JP3369771B2 - 半導体集積回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は半導体集積回路に関す
る。特に通常の信号入力端子とテストモードに設定する
ための信号入力端子とを共用する構成の半導体集積回路
に関する。

【０００２】

【従来の技術】半導体集積回路の動作テストにおいて
は、特定のテストをより簡単に短時間で行なうためにテ
ストモード設定信号が所定の入力端子に印加されるが、
最近では入力端子数の削減の目的で、通常信号の入力端
子とテスト入力端子とを共用して使用する構成が開発さ
れている。

【０００３】図８は従来の半導体集積回路の構成を示す
回路図である。この半導体集積回路にあっては、通常動
作時においてその入力信号を検知する入力回路2 と、テ
ストモード設定信号を受けてテスト信号を発生する高電
圧検知回路3 とが１つの入力端子1 に接続されている。

【０００４】高電圧検知回路3 の信号検知レベルは、入
力回路2 の信号検知レベルよりも高く設定されており、
例えば入力端子1 に１２Ｖが印加された際に高電圧検知
回路3 からテスト信号が発生される。

【０００５】通常動作時における入力信号のレベルは０
Ｖから５Ｖの範囲であるので、入力回路2 の検知レベル
は入力信号が例えば１．５Ｖ以下で“０”、１．５Ｖ以
上で“１”と判断できるように設定される。従って、入
力回路2 が“１”，“０”を切換えて動作する範囲で
は、高電圧検知回路3 の出力は常に“０”であり、通常
使用時はテストモードに設定されることなく正常に動作
する。

【０００６】ところで、近年ではコストの低減および高
機能化の目的で、半導体集積回路は益々微細化、高集積
化が進められている。このように素子の微細化が進む
と、これに伴いトランジスタのゲート絶縁膜は薄くな
る。これは、微細化によりトランジスタのチャネル長が
短くなるため、ゲート絶縁膜を薄くしないと良好な動作
特性が得られないためである。微細化に伴ってゲート絶
縁膜が薄くなると、その絶縁耐圧が低下するので、テス
トモード時に入力端子に１２Ｖが印加された際にトラン
ジスタが破壊されてしまう問題が生じる。

【０００７】現在では、ゲート絶縁膜が２０ｎｍのトラ
ンジスタを有するデバイスも使用されているが、このよ
うなトランジスタのゲートに１２Ｖが印加されれば、ゲ
ート絶縁膜にかかる電界は６ＭＶ／ｃｍにもなり、たと
え破壊にまで至らなくてもゲート絶縁膜の劣化はまぬが
れない。また、製造上のバラツキによりゲート絶縁膜に
欠陥があるものについては、即座に破壊されてしまう。

【０００８】このようなトランジスタ破壊の問題はテス
トモード時に入力端子に印加される電圧を低くすれば解
決することができるが、このようにすると今度は高電圧
検知回路3 が誤動作する問題が生じる。つまり、テスト
モード設定信号のレベルを低くすると高電圧検知回路3
の信号検知レベルを低く設定しなければならないので、
通常使用時に例えば電源変動等の影響で入力信号のレベ
ルが見かけ上大きくなると、高電圧検知回路3 が誤動作
してテストモードに設定されてしまう場合が生じる。ま
た、入力端子に印加される信号には、通常オーバーシュ
ートがあり、特に入力が急速に立上がる時にはそのオー
バーシュートが大きい。高電圧検知回路3 の検知レベル
が低いと、このようなオーバーシュートにも反応して誤
動作することがある。

【０００９】このように、微細化された半導体集積回路
においてはゲート絶縁膜の破壊、または高電圧検知回路
の誤動作等の問題から、図８のように、検知レベルの異
なる２つの回路間で１つの入力端子を共用し、１つの入
力端子をテストモード設定用と通常動作用とで兼用する
ように構成することは信頼性を考慮すると非常に困難で
あった。

【００１０】図９は従来の半導体集積回路の構成を示す
第２の回路図である。上述のような諸問題の解決策とし
て従来では、入力端子1 と入力回路2 との間にゲートが
電源電圧に接続されたデプレッション型トランジスタを
挿入し、テストの時に入力回路2 に高電圧が印加されな
いようにした構成が使用される。

【００１１】すなわち、図９において、1 は通常動作時
およびテストモード時の双方において共通に使用される
入力端子であり、この入力端子1 にはＮチャネルデプレ
ッション型ＭＯＳトランジスタＴ1 の電流路を介して入
力回路2 の入力端が接続されている。また、入力端子1
には高電圧のテストモード設定信号を検知するための高
電圧検知回路3 が接続されている。Ｎチャネルデプレッ
ション型ＭＯＳトランジスタＴ1 のゲートは電源ＶＣの
端子に接続されている。

【００１２】入力回路2 は、通常動作時における入力信
号のレベルを検知するものであるので、その信号検知レ
ベルは入力信号が例えば１．５Ｖ以上の時に“１”を出
力し、それ以下の時に“０”を出力するように設定され
ている。ＣＭＯＳ型のインバータＩＶ1 及びＩＶ2 が直
列に接続されて構成される。

【００１３】高電圧検知回路3 は、テストモード設定用
の高電圧例えば１２Ｖを検知するものであり、その信号
検知レベルは例えば入力信号が９Ｖ以上の時に“１”を
出力し、それ以下の時に“０”を出力するように設定さ
れている。ＰチャネルＭＯＳトランジスタＱ11，Ｑ12，
Ｑ13の直列接続の一端であるＱ11のソースは入力端子1
に接続されている。直列接続の他端であるＱ13のドレイ
ン（ノードＡ）と接地間にはＮチャネルＭＯＳトランジ
スタＱ14のソース・ドレイン間が接続されている。トラ
ンジスタＱ11，Ｑ12それぞれのゲート・ドレイン間は接
続され、トランジスタＱ13，Ｑ14のゲートには電源ＶＣ
が供給される。上記ノードＡよりＣＭＯＳ型のインバー
タＩＶ3 及びＩＶ4 が直列接続されＩＶ4 の出力（ノー
ドＣ）が検知出力となる。

【００１４】上記構成によれば、入力端子1 に印加され
る電圧はトランジスタＴ1 によって電圧制限され、この
電圧制限された入力電圧が入力回路2 の入力に供給され
る。このトランジスタＴ1 のしきい電圧をＶth1 とする
と、入力回路2 の入力端には、ＶＣ−Ｖth1 で決まる電
圧以上は印加されない。

【００１５】そこで、電源電圧ＶＣを５Ｖとし、しきい
電圧Ｖth1 を−２Ｖに設定すれば、ＶＣ−Ｖth1 ＝５Ｖ
−（−２Ｖ）＝７Ｖとなり、入力回路2 には７Ｖ以上は
印加されないことになる。従って、入力端子1 にテスト
モードの設定のために高電圧例えば１２Ｖを印加して
も、入力回路2 の入力は７Ｖ以上にはならない。

【００１６】入力回路2 は、その信号検知レベルが低い
ので、通常は図示のようなＣＭＯＳインバータの縦続接
続により構成される。従って、初段のインバータＩＶ1
を構成するＰチャネルＭＯＳトランジスタＱ1 およびＮ
チャネルＭＯＳトランジスタＱ2 の各ゲートにはそれぞ
れ入力端子1 の電圧が伝達されるが、上述したようにそ
の入力される電圧値はトランジスタＴ1 によって制限さ
れるため、たとえ微細化によりトランジスタＱ1 ，Ｑ2
のゲート絶縁膜が薄い場合にもその絶縁破壊を招くこと
がなくなる。

【００１７】このように、入力回路2 に入力される電圧
は入力端子に印加される電圧値に関係なく所定の値に制
限でき、これによってゲート絶縁膜の破壊を防止できる
ので、テストモード設定用の高電圧信号のレベルを下げ
る必要はなくなる。また、高電圧検知回路3 は入力端子
1 に直接接続されているので、高電圧検知回路3 の入力
には入力端子1 に印加される電圧がそのまま供給され
る。従って、高電圧検知回路3 の検知レベルは、テスト
モード設定用の高電圧だけを検知し、通常動作時の信号
レベルには応答しないような高い値に設定することがで
きる。

【００１８】上記構成によれば、高電圧検知回路3 の信
号検知レベルを入力回路2 の検知レベルよりも充分に高
く設定することによって、電源変動等の影響による誤動
作を妨げ、動作の信頼性を高めることが可能になる。

【００１９】高電圧検知回路3 としては、信号検知レベ
ルを高めるために、入力端子1 の電圧値がＰチャネルＭ
ＯＳトランジスタＱ11，Ｑ12，Ｑ13の各しきい電圧の合
計値と電源ＶＣの値との和以上になった際に、インバー
タＩＶ3 ，ＩＶ4 の出力電位がそれぞれ反転することを
利用している。

【００２０】すなわち、インバータＩＶ3 の入力ノード
Ａの電位がインバータＩＶ3 のしきい電圧以上に上昇し
た際に、インバータＩＶ3 の出力ノードＢの電位が
“１”から“０”レベルに変化し、これによってインバ
ータＩＶ4 の出力ノードＣの電位も“０”から“１”レ
ベルに変化する。

【００２１】このようにノードＣの電位が“１”レベル
になると、集積回路はテストモードに設定される。この
ような構成の高電圧検知回路3 を用いれば、入力端子1
に高電圧を印加しても回路3 内のトランジスタのゲート
絶縁膜の破壊を防ぐことができる。

【００２２】いま、ＰチャネルＭＯＳトランジスタＱ1
1，Ｑ12，Ｑ13それぞれのしきい電圧が−１Ｖに設定さ
れ、入力端子１にテストモード設定用の１２Ｖの高電圧
信号が印加されると、トランジスタＱ11とＱ12の接続点
はそのしきい電圧分だけ低い値となり、１１Ｖになる。
つまり、トランジスタＱ11のゲートとソース間の電位差
は１Ｖ、またトランジスタＱ12のゲートとソース間の電
位差も１Ｖである。従って、入力端子１に１２Ｖが印加
されてもトランジスタＱ11，Ｑ12が破壊されることはな
い。また、トランジスタＱ13のゲートは電源ＶＣ、つま
り５Ｖであり、そのソースは１０Ｖであるから、ゲート
とソース間には５Ｖの電位差しかないため、このトラン
ジスタＱ12も破壊の心配はない。

【００２３】ノードＡの電位は各トランジスタＱ11，Ｑ
12，Ｑ13，Ｑ14の導通抵抗の比によって決定される。入
力端子1 に１２Ｖが印加されればトランジスタＱ11〜Ｑ
14を介して接地端子に電流が流れるため、トランジスタ
Ｑ11とＱ12、およびトランジスタＱ13とＱ14の各接続点
の電位も実際には前述の１１Ｖ，１０Ｖよりも低い値に
なる。ノードＡの電位はトランジスタＱ14を電流が流れ
るので、トランジスタＱ14の導通抵抗の設定値にもよる
が、１０Ｖよりも低くなる。つまり、インバータＩＶ3
のゲート電位は、１０Ｖよりも低い値になる。

【００２４】また、ノードＡの電位はトランジスタＱ14
の導通抵抗を小さくすれば、１０Ｖよりもさらに小さく
することができる。このように、この高電圧検知回路3
においては、入力端子1 に高電圧が印加されてもトラン
ジスタのゲート破壊が生じることはない。

【００２５】しかしながら、図９のような従来の構成の
回路では、デプレッション型トランジスタを使用してい
るので、このデプレッション型トランジスタを作るため
の製造工程が余分に必要となるため、製造コストが増
え、また時間もかかるという欠点があった。

【００２６】

【発明が解決しようとする課題】従来の半導体集積回路
で通常信号の入力端子とテスト信号入力端子とを共用し
て使用する構成には通常信号の入力回路へのトランスフ
ァゲートとしてデプレッション型トランジスタが使用さ
れている。このため、製造工程が余分に必要となり、製
造コストが増大しまた時間もかかるという欠点がある。

【００２７】この発明は上記のような事情を考慮してな
されたものであり、その目的は、製造コストが増えず、
また確実にテストモードに設定できる半導体集積回路を
提供することにある。

【００２８】

【課題を解決するための手段】この発明の半導体集積回
路は、電源電圧が供給される電源電圧供給端子と、外部
からの入力信号が供給される入力端子と、前記入力端子
にソース・ドレイン電流路の一端が接続され、ゲートに
所定の電圧が供給されたＮチャネルでエンハンスメント
型のＭＯＳトランジスタと、前記ＭＯＳトランジスタの
前記ソース・ドレイン電流路の他端に接続された第１の
信号検知レベルを有する第１の入力回路と、前記入力端
子に接続され、前記第１の信号検知レベルよりも高い第
２の信号検知レベルを有する第２の入力回路と、前記電
源電圧よりも高い昇圧電圧を発生し、この昇圧電圧を前
記所定の電圧として前記ＭＯＳトランジスタのゲートに
供給する昇圧回路とを具備したことを特徴とする。ま
た、本発明の半導体集積回路は、電源電圧が供給される
電源電圧供給端子と、外部からの入力信号が供給される
入力端子と、前記入力端子にソース・ドレイン電流路の
一端が接続され、ゲートに所定の電圧が供給されたＭＯ
Ｓトランジスタと、前記ＭＯＳトランジスタの前記ソー
ス・ドレイン電流路の他端に接続された第１の信号検知
レベルを有する第１の入力回路と、前記入力端子に接続
され、前記第１の信号検知レベルよりも高い第２の信号
検知レベルを有する第２の入力回路と、前記電源電圧よ
りも高い昇圧電圧を発生し、この昇圧電圧を前記所定の
電圧として前記ＭＯＳトランジスタのゲートに供給する
昇圧回路とを具備したことを特徴とする。

【００２９】さらに、本発明の半導体集積回路は、外部
からの入力信号が供給される入力端子と、前記入力端子
に接続される第１の入力回路と、前記入力端子にソース
・ドレイン電流路の一端が接続されゲートが基準電位に
接続されたＮチャネルでエンハンスメント型のＭＯＳト
ランジスタと、前記ＭＯＳトランジスタの前記ソース・
ドレイン電流路の他端に接続された第２の入力回路と、
前記第２の入力回路と前記ＭＯＳトランジスタの前記他
端との接続部に接続され、前記ＭＯＳトランジスタが非
導通状態の時に前記接続部の電位を設定するための電位
設定手段とを具備したことを特徴とする。また、本発明
の半導体集積回路は、外部からの入力信号が供給される
入力端子と、前記入力端子に接続される第１の入力回路
と、前記入力端子にソース・ドレイン電流路の一端が接
続されゲートが基準電位に接続されたＭＯＳトランジス
タと、前記ＭＯＳトランジスタの前記ソース・ドレイン
電流路の他端に接続された第２の入力回路と、前記第２
の入力回路と前記ＭＯＳトランジスタの前記他端との接
続部に接続され、前記ＭＯＳトランジスタが非導通状態
の時に前記接続部の電位を接地電位よりも高い所定の電
位に設定するための電位設定手段とを具備したことを特
徴とする。

【００３０】

【作用】この発明では、製造コスト増大の原因となるデ
プレッション型トランジスタを不要とする。トランスフ
ァゲートとして通常のエンハンスメント型のＭＯＳトラ
ンジスタを用いて構成する。このＭＯＳトランジスタの
ゲートには昇圧回路からの電源電圧より高い電圧を印加
する。これにより、第１の入力回路への通常の信号伝達
に支障なくすると共にテストモードの高電圧が入力され
ても、ＭＯＳトランジスタのゲート電圧の制御で第１の
入力回路へは高電圧を伝達しないようにする。

【００３１】また、半導体基板に負の電圧を印加して動
作する半導体集積回路では、入力端子に負の電圧を供給
した時にテストモードへ切り替わるようにして、入力回
路の入力初段のトランジスタのゲート絶縁膜にかかる電
界を小さくする。この場合もデプレッション型トランジ
スタを用いる必要がない。

【００３２】

【実施例】図１はこの発明の第１実施例に係る半導体集
積回路の回路図であり、通常信号入力及びテストモード
信号入力共用型の内部回路の構成を示す回路図である。
前記図９の従来のデプレッション型ＭＯＳトランジスタ
Ｔ1 の代りにＮチャネルエンハンスメント型ＭＯＳトラ
ンジスタＴ10を用いる。このため、内部回路のトランジ
スタと同じ種類のトランジスタを用いるので、製造工程
が増えることはない。

【００３３】このトランジスタＴ10のゲートには、昇圧
回路4 から、電源電圧ＶＣを昇圧した、ＶＣよりも高い
電圧が供給される。この図１の実施例では、電源電圧Ｖ
ＣよりもＮチャネルエンハンスメント型ＭＯＳトランジ
スタＴ10のしきい電圧Ｖthだけ高い電圧が昇圧回路4 の
出力Ｎ3 からトランジスタＴ10のゲートに供給される。
このため入力端子1 に供給される信号の“１”レベルが
電源電圧ＶＣと同じ電圧であっても、トランジスタＴ10
を通して“１”レベルの電圧がそのまま入力回路2 に供
給される。勿論昇圧回路4 から出力される電圧は、この
値である必要はなく、電源電圧ＶＣにトランジスタＴ10
のしきい電圧Ｖthを加えた値よりも高い値であれば、入
力信号の“１”レベルがＶＣと同じ値であってもそのま
ま入力回路2 に伝達される。しかし、昇圧回路4 からの
出力電圧が高すぎる場合は入力端子に供給される電圧が
０Ｖの時にトランジスタＴ10自体が破壊される恐れがあ
るので注意を要する。

【００３４】入力端子1 に１２Ｖの電圧が供給された場
合、入力回路2 には、トランジスタＴ10のゲート電圧か
らトランジスタＴ10のしきい電圧を引いた電圧が伝達さ
れるため、トランジスタＴ10のゲート電圧が［ＶＣ＋Ｖ
th］であるならば、入力回路2 に入力される電圧はＶＣ
となり、図９に示した従来例と同様に入力回路2 の入力
部のトランジスタが破壊される恐れはない。

【００３５】図１における入力回路2 は、インバータＩ
Ｖ1 の出力が制御できるように信号ＣＥによりゲート制
御されるＰチャネルＭＯＳトランジスタＱ01、Ｎチャネ
ルＭＯＳトランジスタＱ02が設けられている。すなわ
ち、インバータＩＶ1 の電源との間にトランジスタＱ01
のソース・ドレイン電流路が接続され、インバータＩＶ
1 の出力端と接地電位ＧＮＤとの間にトランジスタＱ02
のソース・ドレイン電流路が接続されている。

【００３６】図１における昇圧回路4 は以下のように構
成されている。ＣＭＯＳ型のインバータＩＶ11，12，13
が直列接続され、ＩＶ13の出力端（ノードＮ1 ）はＩＶ
11の入力端に接続されている。ＩＶ11と12，ＩＶ12と13
の各接続点と接地電位ＧＮＤとの間には容量Ｃ1 ，Ｃ2
がそれぞれ接続されている。

【００３７】ＩＶ12のＮチャネルＭＯＳトランジスタ側
のソースと接地電位ＧＮＤとの間には信号ＣＥでゲート
制御されるＮチャネルＭＯＳトランジスタＱ21のソース
・ドレイン電流路が接続されている。ＩＶ12と13の接続
点と電源電圧ＶＣとの間には信号ＣＥでゲート制御され
るＰチャネルＭＯＳトランジスタＱ22のソース・ドレイ
ン電流路が接続されている。

【００３８】ＩＶ13の出力端Ｎ1 は容量Ｃ3 の一方電極
に接続される。容量Ｃ3 の他方電極のノードＮ2 はゲー
ト及びドレインが電源電圧ＶＣに接続されたＮチャネル
ＭＯＳトランジスタＱ23のソースに接続されると共にＮ
チャネルＭＯＳトランジスタＱ24のゲート及びドレイン
に接続されている。

【００３９】ＭＯＳトランジスタＱ24のソースはゲート
及びドレインが電源電圧ＶＣに接続されたＮチャネルＭ
ＯＳトランジスタＱ25のソースに接続されると共にドレ
インが電源電圧ＶＣに接続されたＮチャネルＭＯＳトラ
ンジスタＱ26のゲート及びソースに接続され、さらに容
量Ｃ4 の一方電極に接続されている。容量Ｃ4 の他方電
極には信号ＣＥが供給される。ＭＯＳトランジスタＱ26
のソースは昇圧回路の出力Ｎ3 となり、トランジスタＴ
10のゲートに接続される。

【００４０】図２は上記実施例の昇圧回路4 の回路動作
を示す各部の波形図である。信号ＣＥは半導体集積回路
をアクティブ状態にするかスタンドバイ状態にするかを
決める信号で、信号ＣＥが“１”レベルであれば半導体
集積回路がアクティブ状態となり、“０”レベルであれ
ばスタンドバイの非動作状態になる。

【００４１】信号ＣＥが“０”レベルのスタンドバイ状
態時は、昇圧回路における出力Ｎ3はトランジスタＱ25
による充電経路だけになるので、出力Ｎ3 の電位は電源
電圧ＶＣからトランジスタＱ25のしきい電圧Ｖthを引い
た値に安定する。

【００４２】半導体集積回路がスタンドバイ状態からア
クティブ状態に変化するときは、信号ＣＥは“０”から
“１”へと変化する。この“０”から“１”への変化の
時に図１の容量Ｃ4 による信号ＣＥと出力Ｎ3 との容量
結合によって、出力Ｎ3 の電位が急速に上昇し、電源電
圧ＶＣよりもトランジスタＱ26のしきい電圧だけ高くな
ったとき出力Ｎ3 の電位がトランジスタＱ26を通して電
源電圧ＶＣに放電され、出力Ｎ3 の電位は電源電圧ＶＣ
よりトランジスタＱ26のしきい電圧だけ高い値に安定す
る。その後、チャージポンプ動作を始めＮ3 の電位は安
定的に保持される。

【００４３】チャージポンプ動作は次のようである。ま
ず、スタンドバイ状態の時には、信号ＣＥは、“０”で
あるので、図１の昇圧回路4 において、トランジスタＱ
21はオフしており、トランジスタＱ22は導通している。
このためインバータＩＶ12の出力は電源電圧ＶＣに、イ
ンバータＩＶ13の出力すなわちノードＮ1 は０Ｖに、イ
ンバータＩＶ11の出力は電源電圧ＶＣに、それぞれ設定
されている。次に、アクティブ状態となる上記信号ＣＥ
の“０”から“１”への変化で、トランジスタＱ22に代
ってＱ21が導通状態になり、インバータＩＶ11の出力
は、電源電圧ＶＣであるので、これによってインバータ
ＩＶ12の出力は０Ｖに放電されはじめ、この電圧変化に
応答して、インバータＩＶ13の出力すなわちノードＮ1
は０Ｖから電源電圧ＶＣに向かって充電されていく。こ
のため、ノードＮ1 はスタンドバイ状態の０Ｖから電源
電圧ＶＣになる。一方、ノードＮ2 は、スタンドバイ状
態では電源電圧ＶＣよりトランジスタＱ23のしきい電圧
（Ｖｔｈ）分低い電圧に設定されている。上記アクティ
ブ状態になると、容量Ｃ3 による容量結合によってノー
ドＮ1 の電圧変化がノードＮ2 に伝達され、ノードＮ2
の電位は急速に上昇し、電源電圧ＶＣよりもトランジス
タＱ24とＱ26の両しきい電圧を加えた分だけ高くなった
ときノードＮ2 の電位がトランジスタＱ24を介しＱ26を
通して電源電圧ＶＣに放電され、ノードＮ2 の電位は電
源電圧ＶＣよりトランジスタＱ24とＱ26の両しきい電圧
分（２Ｖth）だけ高い値に設定される。直列接続のイン
バータＩＶ11〜13は奇数段であるから発振動作する。ノ
ードＮ1 の電位が電源電圧ＶＣに向かって充電される
と、これに応答してインバータＩＶ11の出力は電源電圧
から０Ｖに向かって放電されはじめるので、インバータ
ＩＶ12の出力はこの放電に応答して０Ｖから電源電圧Ｖ
Ｃに向かって充電されはじめる。このインバータＩＶ12
の出力の変化に応答してインバータＩＶ13の出力すなわ
ちノードＮ1 は電源電圧ＶＣから０Ｖに向かって放電さ
れはじめる。このような動作をインバータＩＶ11，ＩＶ
12，ＩＶ13が順次繰り返し、図２に示したアクティブ状
態の時のノードＮ1 の発振波形が得られる。ノードＮ1
が電源電圧ＶＣから０Ｖに変化する時は、容量Ｃ3 を介
してこの０Ｖへの電圧変化がノードＮ2 に伝えられ、ノ
ードＮ2の電位は急速に低下するが、トランジスタＱ23
のしきい電圧分下がったところでトランジスタＱ23がオ
ンし、ノードＮ2 を充電する。これにより、ノードＮ2
は電源電圧ＶＣからトランジスタＱ23のしきい値電圧分
低い電位に設定される。この動作は上記奇数段のインバ
ータＩＶ11〜13による発振動作により、アクティブ状態
の期間中繰り返され、これらチャージポンプ動作によ
り、ノードＮ3 の電位は、電源電圧ＶＣよりもトランジ
スタＱ26のしきい電圧だけ高い電位に保持される。

【００４４】上記第１実施例の構成によれば、入力端子
1 に供給される入力信号を、Ｎチャネルエンハンスメン
ト型ＭＯＳトランジスタＴ10を通して入力回路に供給
し、このＮチャネルエンハンスメント型ＭＯＳトランジ
スタＴ10のゲートに電源電圧よりもこのトランジスタの
しきい電圧だけ高い電圧を供給するようにしたので、入
力端子に供給される通常の“１”レベルの信号が電源電
圧と同じ電圧であっても、そのまま入力回路2 に供給す
ることができ、しかもテストの時の入力端子に高電圧が
印加されても入力回路2 に供給される電圧を低い値に制
限し、入力回路2を破壊から回避する。しかも、製造工
程も増加しないのでコストも増えない半導体集積回路が
実現できる。

【００４５】図３はこの発明の第２実施例に係る半導体
集積回路の回路図であり、通常信号入力及びテストモー
ド信号入力共用型の内部回路の構成を示す回路図であ
る。この図３の構成は半導体基板に負の電圧を与えるよ
うにして動作する半導体集積回路に好適な実施例であ
る。

【００４６】図示しないが、半導体集積回路において
は、半導体集積回路内部に基板バイアス発生回路を内蔵
して、負の電圧を発生し、この負の電圧を半導体基板に
与えるようにしているものがある。例えばスタティック
ＲＡＭやダイナミックＲＡＭにはこのような方式のもの
が多い。

【００４７】この図３の実施例では入力端子に基板の電
圧よりも高い負の電圧を与えてテストモードに設定す
る。基板の電圧よりも高い電圧であるから入力端子に供
給される電圧が負の値を持っても基板に影響を与えな
い。

【００４８】図３に示すように入力端子1 にはＮチャネ
ルエンハンスメント型のＭＯＳトランジスタＴ20のソー
ス・ドレイン電流路の一端が接続され、その他端のノー
ドＮ10はインバータＩＶ21の入力に接続されると共に、
ゲートが接地電位ＧＮＤのＰチャネルエンハンスメント
型のＭＯＳトランジスタＴ21を通して電源電圧ＶＣに接
続される。インバータＩＶ21の出力のノードＮ11はイン
バータＩＶ22の入力に接続される。このノードＮ11と接
地電位ＧＮＤとの間には容量Ｃ10が接続されている。イ
ンバータＩＶ22の出力のノードＮ12とＧＮＤとの間には
容量Ｃ11が接続されている。

【００４９】図４，図５はそれぞれ上記図３の構成の回
路動作を示す波形図である。図４に示すように、期間ｔ
1 の通常の動作時の入力端子1 への入力信号が０Ｖより
も高いときにはトランジスタＴ20はオフするので、ノー
ドＮ10はＶＣに充電され、インバータＩＶ21の出力Ｎ11
は“０”に、インバータＩＶ22の出力Ｎ12は“１”に設
定され、この時はテストモードではない状態を示す。テ
ストモードに設定するときには、入力端子1 に基板の負
の電圧よりも高く、トランジスタＴ20のゲート電圧から
トランジスタＴ20のしきい電圧Ｖthを引いた電圧よりも
低い値の電圧を供給する。

【００５０】これにより、トランジスタＴ20が導通し、
ノードＮ10が図４の期間ｔ2 に示すように負の入力端子
の電圧に向かって放電される。このＮ10の電圧が降下す
るので、これが入力されているインバータＩＶ21の出力
Ｎ11が“１”になり、インバータＩＶ22の出力Ｎ12が
“０”となり、この状態になるとテストモードに設定さ
れることになる。

【００５１】例えば、トランジスタＴ20のしきい電圧が
０．５Ｖ〜１Ｖであるとすれば、入力端子1 に−１．５
Ｖ程度の電圧を与えてやれば、トランジスタＴ20が導通
してテストモードに移行する。このため入力回路2 の入
力部には大きな電圧が印加されることがないので、破壊
の心配はない。

【００５２】トランジスタＴ20が導通した時に、ノード
Ｎ10の電位が入力端子1 に供給された負の電圧になるべ
く近い値にするためにトランジスタＴ21の抵抗値は十分
大きく設定するのが望ましい。

【００５３】通常の動作の時に入力端子1 に供給される
信号が、“１”から“０”に変化したときには、図５に
示したように入力信号がアンダーシュートする場合があ
る。このアンダーシュートによって入力端子1 に供給さ
れる電圧が図５の期間ｔ3 のように、トランジスタＴ20
のゲート電圧からトランジスタＴ20のしきい電圧Ｖthを
引いた値よりも低くなった時には、このトランジスタＴ
20は導通する。

【００５４】このアンダーシュートによってトランジス
タＴ20が導通するとノードＮ10は放電される。この場合
インバータＩＶ21の出力には容量Ｃ10が接続されている
ので、この容量によってインバータＩＶ21の出力の応答
速度が遅くされているためノードＮ10の変化は伝達され
ず、論理レベルは変化しない。この図３の実施例ではイ
ンバータＩＶ22の出力にも容量Ｃ11が接続され、インバ
ータＩＶ21の出力がたとえ変化してもインバータＩＶ22
の出力にこの変化が表れないようにしている。

【００５５】テストモードに設定するための回路は応答
速度が遅くても問題ないのでこれら容量Ｃ10，Ｃ11を十
分大きく設定して、入力のアンダーシュートが伝達され
ないようにすることが必要である。

【００５６】図６はこの発明の第３実施例に係る半導体
集積回路の回路図であり、通常信号入力及びテストモー
ド信号入力共用型の内部回路の構成を示す回路図であ
る。図３と同様の箇所は同一符号を付けている。テスト
モードにするために入力端子1に供給する負の電圧はで
きるだけ０Ｖに近いことが望ましい。なぜなら、入力回
路2 の入力部のトランジスタが破壊されないようにする
ためには、入力部のトランジスタのゲート絶縁膜にかか
る電界はできるだけ小さい方がよいことは当然であり、
このため入力端子1 に印加される負の電圧はできるだけ
０Ｖに近い方がよい。

【００５７】この図６の実施例では入力端子1 に供給さ
れる負の電圧を図３に示した実施例よりも０Ｖに近くな
るようにしている。このため、トランジスタＴ20のゲー
トを接地電位に接続するのではなく、０Ｖよりも高く且
つ通常の動作の時にトランジスタＴ20が導通しないよう
な所定の電圧ＶＲを与えるようにしている。

【００５８】上記構成により、図３の実施例よりも０Ｖ
に近い電圧でテストモードに設定できるようにしてい
る。トランジスタＴ20のしきい電圧をＶthとし、入力端
子に供給される負の電圧を−Ｖinとすると、図３の実施
例では［−Ｖin＜０Ｖ−Ｖth］の条件を入力電圧が満足
すればトランジスタＴ20は導通するが、図６の実施例で
は［−Ｖin＜ＶＲ−Ｖth］の条件を満足すればトランジ
スタＴ20が導通するため、この図５の実施例の方がより
０Ｖに近い電圧でトランジスタＴ20が導通する。

【００５９】すなわち、図６の実施例でトランジスタＴ
20のゲートに供給される電圧ＶＲは正の値であるため、
［０Ｖ−Ｖth＜ＶＲ−Ｖth］の電位関係を有するためで
ある。このため、この図６の実施例の方が入力回路2 を
破壊から守るという点において優れている。

【００６０】図７（ａ），（ｂ）はそれぞれ図６のトラ
ンジスタＴ20のゲートに供給される電圧ＶＲを発生する
ための回路図である。図７（ａ）に示した実施例では、
ゲートとドレインとが接続されたＮチャネル型のトラン
ジスタＴ30のドレイン側から電圧ＶＲが出力される。こ
のため、電圧ＶＲはほぼトランジスタＴ30のしきい電圧
に等しい値となる。ショートチャネル効果を利用して、
トランジスタＴ30のチャネル長を図６に示すトランジス
タＴ20よりも小さく設定しておけば、トランジスタＴ20
のしきい電圧よりもトランジスタＴ30のしきい電圧が小
さな値となるため、通常の使用時にトランジスタＴ20が
導通することはない。Ｐチャネル型トランジスタＴ32は
信号ＣＥの反転信号（図面にはＣＥの上にバーが記され
ている）でゲート制御され、この半導体集積回路がスタ
ンドバイ状態の時、非導通状態にしてこの回路で消費さ
れる電流を削減するようにしたもので、負荷として働く
Ｐチャネル型トランジスタＴ31を、このトランジスタＴ
32で共用することもできる。ここではトランジスタＴ3
2，Ｔ31，Ｔ30は電源ＶＣと接地電位ＧＮＤとの間に直
列に接続されている。

【００６１】図７（ｂ）は、電圧ＶＲを発生するための
他の実施例で、図７（ａ）のトランジスタＴ31に代えて
Ｎチャネル型トランジスタＴ33を用いたもので、ゲート
とドレインとが接続されたＮチャネル型トランジスタＴ
33のドレインに、さらにゲートが電源ＶＣに接続された
Ｎチャネル型トランジスタＴ34のドレインを接続して、
この接続点から電圧ＶＲを得るようにしたものである。
導通状態のトランジスタＴ34をトランジスタＴ33と並列
に接続したので、電圧ＶＲは必ずトランジスタＴ33のし
きい電圧よりも小さくなり、トランジスタＴ20のしきい
電圧をトランジスタＴ33のしきい電圧と等しくしておけ
ば、トランジスタＴ20を確実に非導通状態とすることが
できる。そしてスタンドバイ状態の時にはトランジスタ
Ｔ32はオフするので導通状態のトランジスタＴ34によっ
てＶＲは０Ｖに設定される。

【００６２】なお、トランジスタＴ33は必ずしも必要で
はなく、トランジスタＴ34，Ｔ31，Ｔ32の導通抵抗値を
適宜設定することで、トランジスタＴ33を省略して、０
Ｖよりも高くトランジスタＴ20のしきい電圧よりも低い
値に電圧ＶＲを出力できる。また、トランジスタＴ31も
必ずしも必要でなく、各トランジスタの導通抵抗を適宜
設定することで、トランジスタＴ32，Ｔ33，Ｔ34で回路
を構成しても良く、あるいはトランジスタＴ32，Ｔ34の
２個のトランジスタ回路を構成するようにしてもよい。

【００６３】以上説明したように、この発明を用いれ
ば、デプレッション型トランジスタを使用する必要がな
いので、デプレッション型トランジスタを作るための製
造工程が必要なくなり、このため製造コストを安くで
き、更に製造時間が短縮できるという利点を有する。

【００６４】また、半導体基板に負の電圧を印加して動
作する半導体集積回路では、入力端子に負の電圧を供給
した時にテストモードへ切り替わるようにして、入力回
路の入力初段のトランジスタのゲート絶縁膜にかかる電
界を小さくし、この場合もデプレッション型トランジス
タを用いる必要がないので製造コストを安くする利点を
有する。

【００６５】

【発明の効果】以上説明したようにこの発明によれば、
通常信号入力及びテストモード信号入力共用型の回路を
デプレッション型トランジスタなしに構成したので、端
子数削減に寄与すると共に、製造コストが増えず、また
確実にテストモードに設定できる半導体集積回路を提供
することができる。

【図面の簡単な説明】

【図１】この発明の第１実施例に係る半導体集積回路の
回路図。

【図２】図１の構成の回路動作を示す波形図。

【図３】この発明の第２実施例に係る半導体集積回路の
回路図。

【図４】図３の構成の回路動作を示す第１の波形図。

【図５】図３の構成の回路動作を示す第２の波形図。

【図６】この発明の第３実施例に係る半導体集積回路の
回路図。

【図７】図６の構成の一部の具体的な回路図。

【図８】通常動作時の入力信号とテストモード設定信号
入力端子を一つの入力端子で共用する従来の半導体集積
回路の構成を示す第１の回路図。

【図９】通常動作時の入力信号とテストモード設定信号
入力端子を一つの入力端子で共用する従来の半導体集積
回路の構成を示す第２の回路図。

【符号の説明】

1…入力端子、Ｔ10…Ｎチャネルエンハンスメント型ト
ランジスタ、2 …入力回路、 3…高電圧検知回路、 4…
昇圧回路。

フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/822 G01R 31/28 H01L 21/66 H01L 27/04

Claims (10)

(57)【特許請求の範囲】
1. 【請求項１】 電源電圧が供給される電源電圧供給端子
   と、 外部からの入力信号が供給される入力端子と、 前記入力端子にソース・ドレイン電流路の一端が接続さ
   れ、ゲートに所定の電圧が供給されたＮチャネルでエン
   ハンスメント型のＭＯＳトランジスタと、 前記ＭＯＳトランジスタの前記ソース・ドレイン電流路
   の他端に接続された第１の信号検知レベルを有する第１
   の入力回路と、 前記入力端子に接続され、前記第１の信号検知レベルよ
   りも高い第２の信号検知レベルを有する第２の入力回路
   と、 前記電源電圧よりも高い昇圧電圧を発生し、この昇圧電
   圧を前記所定の電圧として前記ＭＯＳトランジスタのゲ
   ートに供給する昇圧回路と を具備したことを特徴とする半導体集積回路。
2. 【請求項２】 電源電圧が供給される電源電圧供給端子
   と、 外部からの入力信号が供給される入力端子と、 前記入力端子にソース・ドレイン電流路の一端が接続さ
   れ、ゲートに所定の電圧が供給されたＭＯＳトランジス
   タと、 前記ＭＯＳトランジスタの前記ソース・ドレイン電流路
   の他端に接続された第１の信号検知レベルを有する第１
   の入力回路と、 前記入力端子に接続され、前記第１の信号検知レベルよ
   りも高い第２の信号検知レベルを有する第２の入力回路
   と、 前記電源電圧よりも高い昇圧電圧を発生し、この昇圧電
   圧を前記所定の電圧として前記ＭＯＳトランジスタのゲ
   ートに供給する昇圧回路と を具備したことを特徴とする半導体集積回路。
3. 【請求項３】 前記昇圧回路は、前記半導体集積回路の
   アクティブ時に前記昇圧電圧を発生し、前記半導体集積
   回路のスタンドバイ時には前記昇圧電圧が発生されない
   ようにしたことを特徴とする請求項１又は２記載の半導
   体集積回路。
4. 【請求項４】 外部からの入力信号が供給される入力端
   子と、 前記入力端子に接続される第１の入力回路と、 前記入力端子にソース・ドレイン電流路の一端が接続さ
   れゲートが基準電位に接続されたＮチャネルでエンハン
   スメント型のＭＯＳトランジスタと、 前記ＭＯＳトランジスタの前記ソース・ドレイン電流路
   の他端に接続された第２の入力回路と、 前記第２の入力回路と前記ＭＯＳトランジスタの前記他
   端との接続部に接続され、前記ＭＯＳトランジスタが非
   導通状態の時に前記接続部の電位を設定するための電位
   設定手段と を具備したことを特徴とする半導体集積回路。
5. 【請求項５】 外部からの入力信号が供給される入力端
   子と、 前記入力端子に接続される第１の入力回路と、 前記入力端子にソース・ドレイン電流路の一端が接続さ
   れゲートが基準電位に接続されたＭＯＳトランジスタ
   と、 前記ＭＯＳトランジスタの前記ソース・ドレイン電流路
   の他端に接続された第２の入力回路と、 前記第２の入力回路と前記ＭＯＳトランジスタの前記他
   端との接続部に接続され、前記ＭＯＳトランジスタが非
   導通状態の時に前記接続部の電位を接地電位よりも高い
   所定の電位に設定するための電位設定手段と を具備したことを特徴とする半導体集積回路。
6. 【請求項６】 前記第２の入力回路は、前記第１の入力
   回路よりも応答速度が遅く設定されていることを特徴と
   する請求項４又は５記載の半導体集積回路。
7. 【請求項７】 前記所定の電位が接地電位であることを
   特徴とする請求項４又は５記載の半導体集積回路。
8. 【請求項８】 前記所定の電位は、接地電位よりも高
   く、前記入力端子に通常の入力信号が供給されたときに
   前記ＭＯＳトランジスタが非導通状態に設定される所定
   の電位であることを特徴とする請求項４又は５記載の半
   導体集積回路。
9. 【請求項９】 前記半導体集積回路は、基板に負の電圧
   が供給されることを特徴とする請求項４又は５記載の半
   導体集積回路。
10. 【請求項１０】 前記入力端子には、テストモード時に
    前記基板に供給される電圧よりも高い電圧が供給される
    ことを特徴とする請求項９記載の半導体集積回路。