KR100205003B1 - 반도체 장치의 내부전원승압회로 - Google Patents

반도체 장치의 내부전원승압회로 Download PDF

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Abstract

본 발명은 최소의 레이아웃 면적을 갖고 VINT의 클램핑 구간에서 클램핑되는 Vpp를 제공하는 반도체 장치의 내부전원승압회로를 제공하기 위한 것으로, 본 발명의 내부전원승압회로는 액티브 킥커 인에이블 신호 PAKE의 레벨 천이에 따라서 다수의 제어신호들을 생성하는 제어신호생성회로(100)와, 4개의 MOS 커패시터들(211,212,213,214)과, 스위칭 회로(350) 및, MOS 커패시터들을 '프리챠징'하기 위한 프리챠지 회로로 구성되며, 제3노드(430)의 펄스 폭을 조절하는 것에 의해 제4노드(440)의 프리챠지 레벨을 제어하여 Vcc 레벨의 변동에 상관없이 일정한 Vpp 레벨을 얻을 수 있다.

Description

반도체 장치의 내부전원승압회로(a boosted voltage supply of semiconductor devices)
제1도는 내부전원승압회로의 구성을 보여주는 블럭도.
제2도는 종래의 액치브 킥커 회로의 회로도.
제3도는 외부전원전압 Vcc의 변화에 따른 내부전원전압 VINT및 그 승압전압 Vpp의 특성을 나타낸 도면.
제4도는 본 발명에 따른 액티브 킥커 회로의 바람직한 실시예를 보여주는 회로도.
제5도는 액티브 킥커 인에이블(PAKE) 신호의 레벨 천이에 따라서 제4도의 주요 노드들에서 얻어지는 신호들의 타이밍도.
제6도는 본 발명에 따른 액티브 킥커 회로의 다른 바람직한 실시예를 보여주는 회로도.
제7도는 본 발명에 따른 액티브 킥커 회로의 또 다른 바람직한 실시예를 보여주는 회로도.
제8도는 PAKE 신호의 레벨 천이에 따라서 제7도의 주요 노드들에서 얻어지는 신호들의 타이밍도.
* 도면의 주요부분에 대한 부호의 설명
100 : 제어신호생성회로 110 : 펄스발생회로
211~214 : MOS 커패시터
301, 302, 311, 312, 321, 322 : 프리챠지 회로
350 : 스위칭 회로 500 : 레벨 시프터 회로
본 발명은 반도체 장치(semiconductor devices)의 내부전원승압회로(a boosted voltage supply)에 관한 것으로, 특히 초고집적(VLSI) DRAM, NVM(nonvolitile memory), E2PROM 칩 등과 같은 반도체 장치의 내부전원승압회로에서 '부스트'된 전압(Vpp)을 생성하는 액티브 킥커(active kicker)에 관한 것이다.
반도체 장치의 고집적화, 고성능화의 추세에 따라, 반도체 장치의 내부전원전압(VINT)이 낮아지게 되었다. 예로서, DRAM의 경우를 살펴보면, 이와 같은 내부전원전압(VINT)의 저하는 충분한 워드 라인 전압(word line voltage; Vpp)의 확보를 곤란하게 한다. 이는 메모리 셀에 연결되는 전달 트랜지스터(transfer transistor)인 NMOS 트랜지스터의 드레솔드 전압(threshold voltage; VTN)은 크게 달라지지 않았는데 동작 전압만 낮아졌기 때문이다.
최근, 내부 전원 전압(VINT)을 이용하여 워드 라인 전압의 레벨(level)을 상승시키기 위한 기술로서, 장치의 내부에 내부전원승압회로 즉, Vpp 생성회로(Vpp generator)를 장착하는 기술의 적용이 일반적인 추세로 되고 있다. 칩의 내부에 전원 전압(VINT)을 공급하는 내부전원전압회로(internal power supply)를 사용하면, 외부 전원 전압(Vcc)을 칩 내부에 그대로 사용할 경우에 제기될 수 있는 장치 신뢰성(즉, 산화막 등의 균열로 인한 장치 파손에 대한 내성)에 대한 의혹이 해소되고 동작 전압의 증가 등을 막을 수 있는 장점들이 얻어진다.
예컨대, 256M비트급 DRAM의 경우에는, 약 3.3V정도의 외부 전원 전압(Vcc)과 약 2.2~2.5V정도의 내부 전원 전압(VINT)이 사용되는 것이 장치에 대한 신뢰성의 측면이나 동작 전압의 측면에서 바람직한 것으로 알려지고 있다. 이 경우, 워드 라인 전압(Vpp)은 전달 트랜지스터로서 사용되는 NMOS 트랜지스터의 드레솔드 전압(VTN)을 감안하여 내부 전원 전압(VINT)의 레벨보다 약 1.5V정도 높은 레벨을 갖는 것이 필요하다. 예컨대, VINT가 3V인 경우 Vpp는 약 4.5V정도 되어야 하며, VINT가 2.2V인 경우 Vpp는 3.7V정도 되어야 한다.
제1도는 이미 잘 알려진 전형적인 내부전원승압회로의 구성을 보여주고 있다. 제1도를 참조하면, 내부전원승압회로는 TTL 신호인 로우 어드레스 스트로브(row address strobe) 신호를 CMOS 신호로 변환하는 버퍼(1)와,신호가 '인에비블(enable)'되는 것에 응답하여 소정의 액티브 킥커 인에이블(PAKE) 신호를 발생하는 PAKE 발생기(2), 상기 PAKE 신호에 의해 '인에이블'되는 액티브 킥커(active kicker)(3), 검출기(detector)(4), 발진기(oscillator)(5), 메인 펌프(main pump)(6)로 구성된다. 이와 같은 구성을 갖는 내부전원승압회로에서, 검출기(4)와, 발진기(5) 및 메인 펌프(6)로 이루어지는 Vpp 공급회로는 칩의 파워-업(power-up) 후와 스탠바이(stand-by) 상태에서 Vpp 레벨을 제공하는 기능을 하며, 그리고 PAKE 발생기(2) 및 액티브 킥커(3)로 이루어지는 Vpp 레벨 유지 회로는 칩의 동작 상태에서 Vpp 단자에서의 방전(discharge)을 보상하여 Vpp 단자가 일정한 전압 레벨을 유지하도록 하는 기능을 한다.
더 구체적으로, 스탠바이 상태에서는, 검출기(4)가 Vpp 단자의 전압 레벨(이하, 'Vpp 레벨'이라 함)을 검출하여 소정의 목표 레벨(target level)과 비교하며, 검출된 Vpp 레벨이 목표 레벨보다 낮은 경우, 상기 검출기(4)는 발진기(5)를 인에이블 시켜 메인 펌프(6)가 동작하도록 한다. 액티브 상태에서는, 칩의 동작에 따라서, Vpp 단자의 전하가 방전되는데, 이때, 제공되는신호로부터의 정보(예컨대, 로우 레벨)에 응답하여, PAKE 발생기(2)는 소정의 레벨(예컨대, 하이 레벨)을 갖는 PAKE 신호를 발생하는 것에 의해 액티브 킥커(3)를 구동시킨다. 이로써, 액티브 킥커(3)는 Vpp 레벨이 목표 레벨과 동일해 지도록 Vpp 단자를 충전(charge)시킨다.
제2도에는 종래의 액티브 킥커 회로가 도시되어 있다. 제2도를 참조하면, PAKE 신호가 하이 레벨(이하, H 레벨'로 약칭함)에서 로우 레벨(이하, 'L 레벨'로 약칭함)로 천이될 때에는, 노드(210)의 전압 레벨을 올려 주기 위한 MOS 커패시터(204)에 의해 노드(210)가 충전된다. 그 후, PAKE 신호가 'L' 레벨에서 'H' 레벨로 천이될 때에는, 노드(210)는 다른 부스팅(boosting)용 MOS 커패시터(202)에 의해 충전된다. 이와 같이 이중으로 부스팅하는 이유는 노드(210)의 레벨을 충분히 높여서 Vpp 단자로 전달 되게 하는 전하의 량을 충분히 확보하기 위함이다.
그러나, 이 경우, 충분한 레벨을 얻기 위해서는 MOS 커패시터(202,204)의 크기를 증가시키는 것이 필요하다. 왜냐하면, VINT가 3V일 때 Vpp는 약 4.5V정도이므로, 이때의 Vpp는 VINT×1.5이지만, VINT가 2.2V일 때에는 Vpp가 약 3.7V정도이므로, 이때의 Vpp는 VINT×1.68이어야 한다. 이와 같은 사실로부터 VINT가 낮을 수록 부스팅용 MOS 커패시터들의 크기가 증가되어야 함을 알 수 있다. 이와 같이, MOS 커패시터들의 크기를 증가시키면, 예컨대, 256M비트급의 DRAM 경우, 레이아웃 면적(layout arear)의 증가와 넷 다이(net die)의 감소가 초래된다. 왜냐하면, MOS 커패시터(204)의 크기는 MOS 커패시터(202)의 크기에 비례해서 커져야 하기 때문이다.
한편, MOS 커패시터들의 크기가 증가함에 따라서 트랜지스터들(205,207)의 드레인들에 VINT가 아닌 Vcc가 인가되게 하는 경우에는, 제3도에 도시된 바와 같은, Vpp 곡선을 얻을 수 없게 된다. 이에 대해 더 구체적으로 설명하면 다음과 같다. VINT가 클램핑(clamping)되어 있는 구간에서는 Vpp의 상승이 불필요한 데, 트랜지스터들(205,207)의 드레인들에 Vcc가 인가되게 하는 경우에는, 실제로 회로에 제공되는 Vcc 레벨이 소정의 기준 Vcc 레벨(즉, 이상적인 Vcc 레벨로서 설계된 레벨) 이상으로 상승할 때에는, 즉, 하이 Vcc에서는, VINT의 클램핑 구간에서 노드들(209,210)의 프리챠지 레벨(precharge level)이 지속적으로 높아지게 되며, 이로써 노드(210)로부터 Vpp 단자로의 전하유입량이 증가하게 되고, 이는 결국 Vpp 레벨의 상승을 가져온다. 이와 같은 Vpp 레벨의 상승은 장치의 신뢰성을 떨어뜨리고, 더 많은 전력소모를 유발하며, 장치의 오동작 가능성을 높이게 된다.
본 발명의 목적은 최소의 레이아웃 면적을 갖고 VINT의 클램핑 구간에서 클램핑되는 Vpp를 제공하는 반도체 장치의 내부전원승압회로를 제공하는 것이다.
본 발명의 실시예에 따른 반도체 장치의 내부전원승압회로는, 소정의 입력 신호에 응답하여 상기 내부 전원 전압이 변화되는 것에 상관 없이 Vpp 단자로 공급되는 상기 승압 전압을 일정하게 유지하는 수단을 구비하되, 상기 승압 전압을 일정하게 유지하는 수단은; 상기 입력 신호에 응답하여 소정의 제1 내지 제4제어신호들을 각각 생성하는 제어신호 생성수단과, 두개의 단자들을 갖고 상기 제1제어신호가 자신의 상기 두 단자들 중의 제1단자로 제공되는 제1MOS 커패시터와, 두개의 단자들을 갖고 상기 제2제어신호가 자신의 상기 두 단자들 중의 제1단자로 제공되는 제2MOS 커패시터와, 소정의 제1전원 전압이 제공되고 상기 제2MOS 커패시터의 상기 두 단자들 중의 제2단자의 전압 레벨을 따라서 상기 제1MOS 커패시터의 상기 두 단자 중의 제2단자를 상기 제1전원 전압의 레벨로 '프리챠칭'하는 제1프리챠지 수단과, 소정의 제2전원 전압이 제공되고 상기 제1MOS 커패시터의 상기 두 단자들 중의 제2단자의 전압 레벨에 따라서 상기 제2MOS 커패시터의 상기 두 단자 중의 제2단자를 상기 제2전원 전압의 레벨로 '프리챠징'하는 제2프리챠지 수단과, 하나의 제어단자와 두개의 단자들을 갖고 상기 제1MOS 커패시터의 상기 제2단자에 자신의 상기 제어단자가 연결되며 상기 Vpp 단자에 자신의 상기 나머지 두 단자들 중의 제1단자가 연결되는 스위칭 수단과, 두개의 단자들을 갖고 상기 제3제어신호가 자신의 상기 두 단자들 중의 제1단자로 제공되고 상기 스위칭 수단의 상기 나머지 두 단자들 중의 제2단자에 자신의 상기 두 단자들 중의 제2단자가 연결되는 제3MOS 커패시터와, 두개의 단자들을 갖고 상기 제4제어신호가 자신의 상기 두 단자들 중의 제1단자로 제공되는 제4MOS 커패시터와, 상기 제1전원 전압이 공급되고 상기 제4MOS 커패시터의 상기 제2단자의 전압 레벨에 따라서 상기 제3MOS 커패시터의 상기 두 단자들 중의 제2단자를 상기 제1전원 전압 레벨로 '프리챠징'하는 제3프리챠지 수단과, 상기 제2전원 전압이 공급되고 상기 제1MOS 커패시터의 상기 제2단자의 상기 전압 레벨에 따라서 상기 제4MOS 커패시터의 상기 두 단자들 중의 제2단자를 상기 제2전원 전압의 레벨로 '프리챠징'하는 제4프리챠지 수단으로 구성된다.
다른 실시예에 있어서, 상기 제어신호 생성 수단은 상기 입력 신호가 소정의 레벨을 유지할 때 상기 스위칭 수단이 '오프'되는 것에 의해 상기 Vpp 단자로부터 상기 제3MOS 커패시터의 상기 제2단자로 전류가 역류하는 것을 방지하기 위한 역류방지 수단을 구비한다.
본 발명의 다른 실시예에 따른 반도체 장치의 내부전원승압회로는, 소정의 입력 신호에 응답하여 상기 내부 전원 전압이 변화되는 것에 상관 없이 Vpp 단자로 공급되는 상기 승압 전압을 일정하게 유지하는 수단을 구비하되, 상기 승압 전압을 일정하게 유지하는 수단은; 상기 입력 신호에 응답하여 소정의 제1 내지 제5제어신호들을 각각 생성하는 제어신호 생성 수단과, 두개의 단자들을 갖고 상기 제어신호 생성 수단으로부터의 상기 제1제어신호가 자신의 상기 두 단자들 중의 제1단자로 제공되는 제1MOS 커패시터와, 두개의 단자들을 갖고 상기 제2제어신호가 자신의 상기 두 단자들 중의 제1단자로 제공되는 제2MOS 커패시터와, 소정의 제1전원 전압이 제공되고 상기 제2MOS 커패시터의 상기 두 단자들 중의 제2단자의 전압 레벨에 따라서 상기 제1MOS 커패시터의 상기 두 단자 중의 제2단자를 상기 제1전원 전압의 레벨로 '프리챠칭'하는 제1프리챠지 수단과, 소정의 제2전원 전압이 제공되고 상기 제1MOS 커패시터의 상기 두 단자들 중의 제2단자의 전압 레벨에 따라서 상기 제2MOS 커패시터의 상기 두 단자 중의 제2단자를 상기 제2전원 전압의 레벨로 '프리챠징'하는 제2프리챠지 수단과, 하나의 제어단자와 두개의 단자들을 갖고 상기 제1MOS 커패시터의 상기 제2단자에 자신의 상기 제어단자가 연결되고 Vpp 단자에 자신의 상기 나머지 두 단자들 중의 제1단자가 연결되는 스위칭 수단과, 두개의 단자들을 갖고 상기 제3제어신호가 자신의 상기 두 단자들 중의 제1단자로 제공되고 상기 스위칭 수단의 상기 나머지 두 단자들 중의 제2단자에 자신의 상기 두 단자들 중의 제2단자가 연결되는 제3MOS 커패시터와, 두개의 단자들을 갖고 상기 제4제어신호가 자신의 상기 두 단자들 중의 제1단자로 제공되는 제4MOS 커패시터와, 상기 제1전원 전압이 공급되고 상기 제4MOS 커패시터의 상기 제2단자의 전압 레벨에 따라서 상기 제3MOS 커패시터의 상기 두 단자들 중의 제2단자를 상기 제1전원 전압 레벨로 '프리챠징'하는 제3프리챠지 수단과, 상기 제2전원 전압이 공급되고 상기 제1MOS 커패시터의 상기 제2단자의 상기 전압 레벨에 따라서 상기 제4MOS 커패시터의 상기 두 단자들 중의 제2단자를 상기 제2전원 전압의 레벨로 '프리챠징'하는 제4프리챠지 수단과, 상기 제5제어신호가 제공되는 것에 응답하여 소정의 제3전원전압의 레벨과 상기 제1전원전압의 레벨을 갖는 제1 및 제2레벨 신호들을 생성하는 레벨 시프터 수단과, 상기 레벨 시프터 수단이 상기 제1레벨을 출력하는 것에 응답하여 상기 제1MOS 커패시터의 상기 제2단자를 상기 제1전원전압 레벨로 '프리챠징'하는 제5프리챠지 수단으로 구성된다.
본 발명의 또 다른 실시예에 따른 반도체 장치의 내부전원승압회로는, 소정의 입력 신호에 응답하여 상기 내부 전원 전압이 변화되는 것에 상관 없이 Vpp 단자로 공급되는 상기 승압 전압을 일정하게 유지하는 수단을 구비하되, 상기 승압 전압을 일정하게 유지하는 수단은; 상기 입력 신호에 응답하여 소정의 제1 내지 제3제어신호들을 각각 생성하는 제어신호 생성 수단과, 상기 제1제어신호에 응답하여 소정의 제1전압 레벨 또는 소정의 제2전압 레벨을 갖는 레벨 신호를 생성하는 레벨 시프터 수단과, 상기 레벨 시프터 수단으로부터의 상기 레벨 신호가 제공되는 제어단자와 두개의 단자들을 갖되 이 두개의 단자들 중 어느 하나는 상기 Vpp 단자와 연결되며 상기 레벨 신호의 전압 레벨에 따라서 상기 두개의 단자들이 상호 전기적으로 연결되거나 전기적으로 절연되게 하는 스위칭 수단과, 상기 제2제어신호가 제공되는 제1단자와 상기 스위칭 수단의 상기 두 단자들 중 다른 한 단자에 연결되는 제2단자를 갖는 제1MOS 커패시터와, 상기 제3제어신호가 자신의 상기 두 단자들 중의 제1단자로 제공되는 제2MOS 커패시터와, 상기 제1전원 전압이 공급되고 상기 제2MOS 커패시터의 상기 제2단자의 전압 레벨에 따라서 상기 제1MOS 커패시터의 상기 두 단자들 중의 제2단자를 상기 제1전원 전압 레벨로 '프리챠징'하는 제1프리챠지 수단과, 상기 제2전원 전압이 공급되고 상기 제1MOS 커패시터의 상기 제2단자의 상기 전압 레벨에 따라서 상기 제2MOS 커패시터의 상기 두 단자들중의 제2단자를 상기 제2전원 전압의 레벨로 '프리챠징'하는 제2프리챠지 수단으로 구성된다.
이제부터는 첨부된 도면들에 의거하여 본 발명의 바람직한 실시예들에 대해 상세히 설명하겠다.
[제1실시예]
제4도는 본 발명에 따른 액티브 킥커 회로의 바람직한 일 실시예를 나타낸 것이다.
제4도를 참조하면, 본 실시예의 액티브 킥커 회로는 액티브 킥커 인에이블 신호 PAKE의 레벨 천이에 따라서 다수의 제어신호들을 생성하는 제어신호생성회로(100)와, 4개의 MOS 커패시터들(211,212,213,214)과, 스위칭 회로(350) 및 상기 MOS 커패시터들을 '프리챠징'하기 위한 프리챠지회로 (301,302,311,312,321,322,331,332)로 구성된다. 상기 제어신호생성회로(100)는 복수의 인버터들 및 낸드 게이트들(101∼123)로 구성되며, 소정의 폭을 갖는 펄스 신호를 제어신호로서 발생하는 펄스발생회로(110)를 구비하고 있다. 상기 프리챠지 회로의 트랜지스터들(301,311,321,331)은 칩의 파워-업과 동시에 해당 노드들을 내부전원전압(VINT)으로 '프리챠징'한다. 제어신호생성회로(100)는 로우 어드레스 스트로브 신호에 의해 '트리거링(triggering)'되는 PAKE 신호의 레벨 천이에 따라서 소정의 제1 내지 제4제어신호들을 각각 생성하여 제1 내지 제4MOS 커패시터들(211∼214)로 각각 제공한다. 제1 내지 제4MOS 커패시터들(211∼214) 각각은 두개의 단자들을 가지며 제어신호생성회로(100)로부터의 해당 제어신호(제1 내지 제4제어신호들 중 어느 하나)를 자신의 두 단자들 중의 어느 한 단자(이하, '제1단자'라 함)로 받아들인다. 제1 내지 제4MOS 커패시터들(211∼214) 각각의 나머지 단자(이하, '제2단자'라 함)에는 제1 내지 제4프리챠지회로들(301,302;311,312;321,322;331,332) 각각이 순서대로 연결된다. 제3프리챠지회로(321,322) 및 제3MOS 커패시터(213)의 제2단자와 Vpp 단자 사이에는 스위칭 회로(350)가 연결되는 데, 이 스위칭 회로(350)의 상기 제어단자는 제1프리챠지 회로(301,302)의 출력단자와 제1MOS커패시터(211)의 제2단자(440)에 각각 연결되며, 제어단자로 제공되는 신호의 전압 레벨에 따라서 '온(ON)/오프(OFF)'된다 이 실시예에서, 스위칭 회로(350)는 하나의 NMOS 트랜지스터(351)로 구성된다. 이 스위칭용 NMOS 트랜지스터(351)의 게이트 전극은 제1MOS 커패시터(211)의 제2단자에 연결되고, 소오스 및 드레인 전극들은 Vpp 단자 및 제3MOS 커패시터(213)의 제2단자 및 제3프리챠지 회로(321,322)의 출력단자에 각각 연결된다.
제5도는 PAKE 신호의 레벨 천이와 관련하여 제4도에서의 주요노드들에 나타나는 신호들의 타이밍도이다. 제5도에서, (a)는 PAKE 신호의 파형을 나타내고, (b)는 노드(410)에서의 신호 파형을 나타내며, (c) 내지 (e)는 노드들(420,430,440)에서의 신호 파형들을 보이고 있다. 다음에는 제5도를 참조하면서 본 실시예의 동작에 대해 상세히 설명하겠다.
먼저, PAKE 신호의 레벨이, 제5도의 (a)에 도시된 바와 같이, 'L'레벨에서 'H' 레벨로 천이되면, 다시 말해, PAKE 신호가 인에이블(enable)되면, 제5도의 (b)를 참조하면, 제4MOS 커패시터(214)에 의해 노드(401)(이하, '제1노드'라 함)가 '커플-다운(couple down)'되고, 제5도의 (c)를 참조하면, 제3MOS 커패시터(213)에 의해 노드(420)(이하, '제2노드'라 함)가 '커플-업(coup1e up)'된다. 그 이후, 제5도의 (d)를 참조하면, 노드(430)(이하, '제3노드'라 함)에는 펄스 생성 회로(110)에 의해 펄스가 발생되고, 제1MOS 커패시터(211)에 의해 노드(440)(이하, '제4노드'라함)가 제5도의 (e)에 도시된 바와 같이 '커플-업'되면, 스위칭 회로(350)내 NMOS 트랜지스터 (351)가 '턴 -온(turn on)'되어서 제2노드(420)의 전하들이 Vpp 단자로 전달된다. 여기서 , 제5도의 (c) 및 (e)를 참조하면, 제2노드(420)의 '커플-업 ' 이후에 제4노드(440)의 '커플-업'이 이루어지도록 하는 이유는 Vpp 단자로부터의 전류가 스위칭용 트랜지스터(351)를 통하여 제2노드(420)로 역류하는 것을 방지하기 위함이다. 반면,제4노드(440)의 '커플-업' 이후에 제2노드(420)의 '커플-업 '이 이루어지도록 한다면, Vpp 단자로부터의 전류가 스위칭용 트랜지스터(351)를 통하여 제2노드(420)로 역류하는 데, 이런 경우에는 액티브 킥커의 효율이 나빠진다.
다음, PAKE 신호의 레벨이, 제5도의 (a)에 도시된 바와 같이, 'H'레벨에서 'L' 레벨로 천이되면, 즉, PAKE 신호가 '디스에이블(disable)'되면, 제5도의 (e) 및 (c)를 참조하면, 제4노드(440) 및 제2노드(420)가 차례로 '커플-다운'되는 반면, 제5도의 (b) 및 (c)에 도시된 바와 같이, 제1노드(410)는 제2노드(420)의 '커플-다운'과 동시에 '커플-업'된다. 이와 같이, 제1노드(410)가 '커플-업'되면, Vcc가 공급되는 제3프리챠지 회로 내의 한 트랜지스터(322)가 '턴-온'되어서 제2노드(420)는 Vcc 전압 레벨로 '프리챠징 '된다. VINT가 클램핑되는 경우, Vpp로 전달되는 전하량은 제2 노드(420)의 프리챠지 레벨에 따라 결정된다. 즉, Vcc가 증가하더라도 제2노드(420)의 프리챠지 레벨이 크게 변하지 않으면, Vpp단자로의 전하전달량은 크게 변하지 않는다.
제5도의 (b)를 참조하면, 액티브 킥커의 인에이블 상태에서는, 제3노드(430)가 '커플-업'된 상태이며, 제1노드(410)는 VINT레벨로 '프리챠징'된다. 한편, 액티브 킥커의 디스에이블 상태에서, 제1노드(410)는 제4MOS 커패시터(214)에 의해 대략 '프리챠지 레벨(VINT레벨) + VINT레벨' 즉, '2VINT'만큼 상승된다. 이때, 제5도의 (c)를 참조하면, 제2노드(420)는 제1노드(410)의 전압 레벨이 게이트 전극으로 제공되는 트랜지스터 (322)에 의해 Vcc 레벨로 '프리챠징'되는 데, 제2노드(420)의 전압이 Vcc 레벨로 되면 상기 트랜지스터(322)의 게이트-소오스의 전위차(VGS)는 거의 생기지 않게 되며 , 이로 인해 상기 트랜지스터(322)는 '턴-오프'된다. 이로써, 제2노드(420)의 전압 레벨은 더 이상 상승하지 않는다. 이때, 제1노드(410)의 '프리챠지 레벨'과 '커플-업 레벨'은 VINT가 클램핑된 구간에서 거의 일정하므로, 소정의 기준 Vcc 레벨(즉, 이상적인 Vcc 레벨로서 설계된 레벨) 이하의 '로우 Vcc'와 소정의 기준 Vcc 레벨 이상의 '하이 Vcc'에서의 제2노드(490)의 프리챠지 레벨도 큰 차이를 보이지 않는다.
액티브 킥커의 디스에이블 상태에서 , 제4노드(440)의 전압 레벨이 스위칭용 트랜지스터(351)를 '턴-온'시킬 수 있을 정도로 높아지면, Vpp 단자의 전하가 제2노드(420)로 역류하므로, 이를 막기 위혜, 펄스발생회로(110)는 제어형태의 제어신호를 발생 한다. 역류방지수단으로서 작용하는 펄스발생회로(110)에 의해 제3노드(430)에서는 제5도의 (d)에 도시된 바와 같이 펄스 형태의 신호가 얻어진다. 이로써, 제4노드(440)의 프리챠징 레벨은 제3노드(430)의 펄스 폭을 조절하는 것에 의해 제어된다.
[제2실시예]
제6도는 본 발명에 따른 액티브 킥커 회로의 제2실시예를 보여주고 있다.
제4노드(440)의 프리챠지 레벨을 펄스 폭으로 제어함에 있어서, 로우 Vcc의 경우 제4노드(440)의 프치챠지 레벨이 낮아짐에 따라 스위칭 트렌지스터(351)의 Vgs 가 상대적으로 낮아진다. 이로써, 스위칭 트랜지스터(351)의 Vpp 단자로의 차지전달특성이 저하된다. 이 실시예는 로우 Vcc의 경우 전하전달특성을 개선하기 위한 것으로, PAKE 신호의 인에이블 상태에서는 제3노드(430)의 펄스가 충분한 폭을 갖도록 하고, 그것의 디스에이블 상태에서는 제4노드가 VINT의 프리챠지 레벨을 갖도륵 한다.
제6도를 참조하면, 본 실시예는 제4도에 도시된 회로의 구성에 다른 하나의 제어신호생성회로(130)와, 레벨 시프터 회로(level shifter circuit)(500) 및, NMOS 트랜지스터(600)가 부가된 구성을 갖는다. 제어신호생성회로(130)는 인버터들(131,132)과 낸드 게이트(133)로 구성되며, 앞의 예에서 설명된 바와 같이 PAKE 신호의 레벨 천이에 따라서 소정의 제5제어신호를 생성한다. 레벨 시프터 회 로(500)는 인버터들(501,506)과 래치 회로(502∼505)로 구성되며, 제어신호의 입력에 응답하여 Vss 레벨의 신호와 Vcc 레벨의 신호를 생성 한다. 이 레벨 시프터 회로(500)의 출력은 트랜지스터(600)의 게이트 전극으로 제공된다. 트랜지스터(600)는 PAKE 신호의 디스에이블 상태에서 제4노드(440)를 VINT레벨로 만든다. 한편, 레벨 시프터 회로(500)의 출력단을 이루는 인버터(506)로는 전원으로서 Vcc가 제공되는 데, 이는 특별한 경우이다. 즉, 본 명세서에서, 본 발명의 실시예들을 구성하는 인버터들, 낸드 게이트들로는 특별한 언급이 없는 한 전원으로서 VINT가 제공되는 것으로 이해하길 바란다
[제3실시예]
제7도는 본 발명에 따른 액티브 킥커 회로의 제3실시예를 나타낸 것이다.
제7도를 참조하면, 본 실시예의 액티브 킥커 회로는 액티브 킥커 인에이블 신호 PAKE의 레벨 천이에 따라서 제1 내지 제3제어신호들을 생성하는 제어신호생성회로(150)와, 2개의 MOS 커패시터들(221,222)과, 스위칭 수단인 PMOS 트랜지스터(352)와, 레벨 시프터 회로(510) 및, 상기 MOS 커패시터들(221,222)을 '프리챠징'하기 위한 프리챠지 회로(361,362,371,372)로 구성된다. 상기 제어신호생성회로(150)는 복수의 인버터들 및 낸드 게이트들(151∼162)로 구성된다. 레벨 시프터 회로(510)는 그것의 출력 단이 2개의 인버터들(516,517)로 구성되는 것을 제외하고는 앞에서 설명된 제2실시예의 레벨 시프터 회로(500)의 구성과 동일하다. 상기 인버터들(516,517)로는 전원전압으로서 Vpp가 제공된다. 이 실시예에서, 스위칭회로는 하나의 PMOS 트랜지스터(352)로 구성된다. 이 스위칭용 PMOS 트랜지스터(352)의 게이트 전극은 레벨 시프터 회로(510)의 인버터(517)의 출력단과 연결되고, 소오스 및 드레인 전극들은 Vpp 단자, MOS 커패시터(222) 및 프리챠지 회로(321,322)에 각각 연결된다.
제8도는 PAKE 신호의 레벨 천이와 관련하여 제7도에서의 주요노드들에 나타나는 신호들의 타이밍도이다. 제8도에서, (a)는 PAKE 신호의 파형을 나타내고, (b)는 노드(450)에서의 신호 파형을 나타내며 , (c) 및 (d)는 노드들(450,460,470)에서의 신호 파형들을 보이고 있다. 다음에는 제8도를 참조하면서 본 실시예의 동작에 대해 상세히 설명하겠다.
먼저, PAKE 신호가 인에이블되면, 제8도의 (b)를 참조하면, MOS 커패시터(214)에 의해 노드(450) '커플-다운'되고, 제8도의 (c)를 참조하면, MOS 커패시터(213)에 의해 노드(460)가 '커플-업'된다. 그 이후, 제8도의 (d)를 참조하면, 노드(470)가 Vpp에서 Vss로 천이되면, 노드(460)의 전하가 스위칭용 트랜지스터(352)를 통하여 Vpp 단자로 전달된다
앞의 실시예들에서와 같이, 이 실시예에서도 Vpp 단자의 전하가 역류하는 것을 막기 위해 노드(460)를 먼저 '커플-업'시킨 후에 노드(470)의 전압이 Vss 레벨로 천이되도록 한다. 로우 Vcc에서의 전하전달특성을 개선하기 위해 노드(470)의 프리챠지용 트랜지스터(362)의 드레인으로 Vcc가 제공되며, 트랜지스터(372)는 Vcc의 증가에 따른 노드(460)의 레벨 상승을 막는 역할을 한다.
PAKE 신호의 인에이블 상태에서, 노드(460)가 '커 플-업'됨에 따라 트랜지스터(372)의 게이트 전압이 상승하여 노드(450)가 VINT레벨로 '프리챠징'된다. PAKE 신호의 인에이블 상태에서는 노드(450)가 MOS 커패시터(222)에 의해 '커플-업'되는데, 이때, 노드(450)의 레벨은 2VINT가 된다. 따라서 노드(460)는 스위칭용 트랜지스터(352)가 '턴-오프'될 때까지 '프리챠징'된다.
이상에서 설명된 본 발명에 따르면, 일정한 Vpp를 얻을 수 있으므로 장치 신뢰성의 신뢰성이 높아지고, Vpp 단자로부터의 전하 역류가 방지되므로 액티브 킥커의 효율을 높일 수 있을 뿐만 아니라 Vpp 레벨의 불필요한 상승을 방지하므로 장치의 소비전력을 낮출 수 있다.

Claims (15)

  1. 반도체 장치의 내부 전원 전압을 승압하여 얻어지는 승압 전압을 승압 전압 공급 단자(Vpp)를 통하여 상기 반도체 회로들로 공급하는 내부 전원 승압 회로에 있어서; 소정의 입력 신호에 응답하여 상기 내부 전원 전압이 변화되는 것에 상관없이 상기 Vpp 단자로 공급되는 상기 승압 전압을 일정하게 유지하는 수단을 구비하되; 상기 승압 전압을 일정하게 유지하는 수단은; 상기 입력 신호에 응답하여 소정의 제1 내지 제4제어신호들을 각각 생성하는 제어신호 생성 수단과, 두개의 단자들을 갖고 상기 제1제어신호가 자신의 상기 두 단자들중의 제1단자로 제공되는 제1MOS 커패시터와, 두개의 단자들을 갖고 상기 제2제어신호가 자신의 상기 두 단자들 중의 제1단자로 제공되는 제2MOS 커패시터와, 소정의 제1전원 전압이 제공되고 상기 제2MOS 커패시터의 상기 두 단자들 중의 제2단자의 전압 레벨에 따라서 상기 제1MOS 커패시터의 상기 두 단자 중의 제2단자를 상기 제1전원 전압의 레벨로 '프리챠징'하는 제1프리챠지 수단과, 소정의 제2전원 전압이 제공되고 상기 제1MOS 커패시터의 상기 두 단자들 중의 제2단자의 전압 레벨에 따라서 상기 제2MOS 커패시터의 상기 두 단자 중의 제2단자를 상기 제2전원 전압의 레벨로 '프리챠징'하는 제2프리챠지 수단과, 하나의 제어단자와 두개의 단자들을 갖고 상기 제1MOS 커패시터의 상기 제2단자에 자신의 상기 제어단자가 연결되며 상기 Vpp 단자에 자신의 상기 나머지 두 단자들 중의 제1단자가 연결되는 스위칭 수단과, 두개의 단자들을 갖고 상기 제3제어신호가 자신의 상기 두 단자들 중의 제1단자로 제공되고 상기 스위칭 수단의 상기 나머지 두 단자들 중의 제2단자에 자신의 상기 두 단자들 중의 제2단자가 연결되는 제3MOS 커패시터와, 두개의 단자들을 갖고 상기 제4제어신호가 자신의 상기 두 단자들 중의 제1단자로 제공되는 제4MOS 커패시터와, 상기 제1전원 전압이 공급되고 상기 제4MOS 커패시터의 상기 제2단자의 전압 레벨에 따라서 상기 제3MOS 커패시터의 상기 두 단자들 중의 제2단자를 상기 제1전원 전압 레벨로 '프리챠징'하는 제3프리챠지 수단 및, 상기 제2전원 전압이 공급되고 상기 제1MOS 커패시터의 상기 제2단자의 상기 전압 레벨에 따라서 상기 제4MOS 커패시터의 상기 두 단자들 중의 제2단자를 상기 제2전원 전압의 레벨로 '프리챠징'하는 제4프리챠지 수단을 구비하는 반도체 장치의 내부전원승압회로.
  2. 제1항에 있어서, 상기 제어신호 생성 수단은 상기 입력 신호가 소정의 레벨을 유지할 때 상기 스위치 수단이 '오프'되는 것에 의해 상기 Vpp 단자로부터 상기 제3MOS 커패시터의 상기 제2단자로 전류가 역류하는 것을 방지하기 위한 역류방지 수단을 구비하는 반도체 장치의 내부전원승압회로.
  3. 제2항에 있어서, 상기 역류방지 수단은 상기 제2MOS 커패시터의 상기 제2단자에서 소정의 폭을 갖는 펄스가 발생되게 하는 반도체 장치의 내부전원승압회로.
  4. 제1항, 제2항 또는 제3항에 있어서, 상기 제1, 제3 및 제4프리챠지 수단들은 회로의 초기동작시 상기 제1, 제3 및 제4MOS 커패시터들의 상기 제2단자들을 상기 제2전원 전압의 레벨로 각각 '프리챠징'하기 위한 스위칭 수단들을 구비하는 반도체 장치의 내부전원승압회로.
  5. 제4항에 있어서, 상기 스위칭 수단은 상기 제1MOS 커패시터의 상기 제2단자에 연결되는 게이트 전극과 상기 Vpp 단자에 연결되는 소오스 전극 및 상기 제3MOS 커패시터의 상기 제2단자에 연결되는 드레인 전극을 갖는 NMOS 트랜지스터를 구비하는 반도체 장치의 내부전원승압회로.
  6. 반도체 장치의 내부 전원 전압을 승압하여 얻어지는 승압 전압을 승압 전압 공급 단자(Vpp)를 통하여 상기 반도체 회로들로 공급하는 내부 전원 승압 회로에 있어서; 소정의 입력 신호에 응답하여 상기 내부 전원 전압이 변화되는 것에 상관 없이 상기 Vpp 단자로 공급되는 상기 승압 전압을 일정하게 유지하는 수단을 구비하되; 상기 승압 전압을 일정하게 유지하는 수단은; 상기 입력 신호에 응답하여 소정의 제1 내지 제5제어신호들을 각각 생성하는 제어신호 생성 수단과, 두개의 단자들을 갖고 상기 제어신호 생성 수단으로부터의 상기 제1제어신호가 자신의 상기 두 단자들 중의 제1단자로 제공되는 제1MOS 커패시터와, 두개의 단자들을 갖고 상기 제2제어신호가 자신의 상기 두 단자들 중의 제1단자로 제공되는 제2MOS 커패시터와, 소정의 제1전원 전압이 제공되고 상기 제2MOS 커패시터의 상기 두 단자들 중의 제2단자의 전압 레벨에 따라서 상기 제1MOS 커패시터의 상기 두 단자 중의 제2단자를 상기 제1전원 전압의 레벨로 '프리챠징'하는 제1프리챠지 수단과, 소정의 제2전원 전압이 제공되고 상기 제1MOS 커패시터의 상기 두 단자들 중의 제2단자의 전압 레벨에 따라서 상기 제2MOS 커패시터의 상기 두 단자 중의 제2단자를 상기 제2전원 전압의 레벨로 '프리챠징'하는 제2프리챠지 수단과, 하나의 제어단자와 두개의 단자들을 갖고 상기 제1MOS 커패시터의 상기 제2단자에 자신의 상기 제어단자가 연결되고 Vpp 단자에 자신의 상기 나머지 두 단자들 중의 제1단자가 연결되는 스위칭 수단과, 두개의 단자들을 갖고 상기 제3제어신호가 자신의 상기 두 단자들 중의 제1단자로 제공되고 상기 스위칭 수단의 상기 나머지 두 단자들 중의 제2단자에 자신의 상기 두 단자들 중의 제2단자가 연결되는 제3MOS 커패시터와, 두개의 단자들을 갖고 상기 제4제어신호가 자신의 상기 두 단자들 중의 제1단자로 제공되는 제4MOS 커패시터와, 상기 제1전원 전압이 공급되고 상기 제4MOS 커패시터의 상기 제2단자의 전압 레벨에 따라서 상기 제3MOS 커패시터의 상기 두 단자들 중의 제2단자를 상기 제1전원 전압 레벨로 '프리챠징'하는 제3프리챠지 수단과, 상기 제2전원 전압이 공급되고 상기 제1MOS 커패시터의 상기 제2단자의 상기 전압 레벨에 따라서 상기 제4MOS 커패시터의 상기 두 단자들 중의 제2단자를 상기 제2전원 전압의 레벨로 '프리챠징'하는 제4프리챠지 수단과, 상기 제5제어신호가 제공되는 것에 응답하여 소정의 제3전원전압의 레벨과 상기 제1전원전압의 레벨을 갖는 제1 및 제2레벨 신호들을 생성하는 레벨 시프터 수단 및, 상기 레벨 시프터 수단이 상기 제1레벨을 출력하는 것에 응답하여 상기 제1MOS 커패시터의 상기 제2단자를 상기 제1전원전압 레벨로 '프리챠징'하는 제5프리챠지 수단을 구비하는 반도체 장치의 내부전원승압회로.
  7. 제6항에 있어서, 상기 제어신호 생성 수단은 상기 입력 신호가 소정의 레벨을 유지할 때 상기 스위칭 수단이 '오프'되는 것에 의해 상기 Vpp 단자로부터 상기 제3MOS 커패시터의 상기 제2단자로 전류가 역류하는 것을 방지하기 위한 역류방지 수단을 구비하는 반도체 장치의 내부전원승압회로.
  8. 제7항에 있어서, 상기 역류방지 수단은 상기 제2MOS 커패시터의 상기 제2단자에서 소정의 폭을 갖는 펄스가 발생되게 하는 반도체 장치의 내부전원승압회로.
  9. 제6항, 제7항 또는 제8에 있어서, 상기 제1, 제3 및 제4프리챠지 수단들은 회로의 초기동작시 상기 제1, 제3 및 제4MOS 커패시터들의 상기 제2단자들을 상기 제2전원 전압의 레벨로 각각 '프리챠징'하기 위한 수단들을 구비하는 반도체 장치의 내부전원승압회로.
  10. 제9항에 있어서, 상기 스위칭 수단은 상기 제1MOS 커패시터의 상기 제2단자에 연결되는 게이트 전극과 상기 Vpp 단자에 연결되는 소오스 전극 및 상기 제3MOS 커패시터의 상기 제2단자에 연결되는 드레인 전극을 갖는 NMOS 트랜지스터를 구비하는 반도체 장치의 내부전원승압회로.
  11. 반도체 장치의 내부 전원 전압을 승압하여 얻어지는 승압 전압을 승압 전압 공급 단자(Vpp)를 통하여 상기 반도체 회로들로 공급하는 내부 전원 승압 회로에 있어서; 소정의 입력 신호에 응답하여 상기 내부 전원 전압이 변화되는 것에 상관 없이 상기 Vpp 단자로 공급되는 상기 승압 전압을 일정하게 유지하는 수단을 구비하되; 상기 승압 전압을 일정하게 유지하는 수단은; 상기 입력 신호에 응답하여 소정의 제1 내지 제3제어신호들을 각각 생성하는 제어신호 생성 수단과, 상기 제1제어신호에 응답하여 소정의 제1전압 레벨 또는 소정의 제2전압 레벨을 갖는 레벨 신호를 생성하는 레벨 시프터 수단과, 상기 레벨 시프터 수단으로부터의 상기 레벨 신호가 제공되는 제어단자와 두개의 단자들을 갖되 이 두개의 단자들 중 어느 하나는 상기 Vpp 단자와 연결되며 상기 레벨 신호의 전압 레벨에 따라서 상기 두개의 단자들이 상호 전기적으로 연결되거나 전기적으로 절연되게 하는 스위칭 수단과, 상기 제2제어신호가 제공되는 제1단자와 상기 스위칭 수단의 상기 두 단자들 중 다른 한 단자에 연결되는 제2단자를 갖는 제1MOS 커패시터와, 상기 제3제어신호가 자신의 상기 두 단자들 중의 제1단자로 제공되는 제2MOS 커패시터와, 상기 제1전원 전압이 공급되고 상기 제2MOS 커패시터의 상기 제2단자의 전압 레벨에 따라서 상기 제1MOS 커패시터의 상기 두 단자들 중의 제2단자를 상기 제1전원 전압 레벨로 '프리챠징'하는 제1프리챠지 수단 및, 상기 제2전원 전압이 공급되고 상기 제1MOS 커패시터의 상기 제2단자의 상기 전압 레벨에 따라서 상기 제2MOS 커패시턴의 상기 두 단자들 중의 제2단자를 상기 제2전원 전압의 레벨로 '프리챠징'하는 제2프리챠지 수단을 구비하는 반도체 장치의 내부전원승압회로.
  12. 제11항에 있어서, 상기 제어신호 생성 수단은 상기 입력 신호가 소정의 레벨을 유지할때 상기 스위칭 수단이 '오프'되는 것에 의해 상기 Vpp 단자로부터 상기 제1MOS 커패시터의 상기 제2단자로 전류가 역류하는 것을 방지하기 위한 역류방지 수단을 구비하는 반도체 장치의 내부전원승압회로.
  13. 제12항에 있어서, 상기 역류방지 수단은 상기 제1MOS 커패시터의 상기 제2단자에서 소정의 폭을 갖는 펄스가 발생되게 하는 반도체 장치의 내부전원승압회로.
  14. 제11항, 제12항 또는 제13항에 있어서, 상기 제2프리챠지 수단은 상기 제1MOS 커패시터의 상기 제2단자의 전압 레벨이 상승하는 것을 방지하는 수단을 구비하는 반도체 장치의 내부전원승압회로.
  15. 제14항에 있어서, 상기 스위칭 수단은 상기 레벨 시프터 수단의 출력단에 연결되는 게이트 전극과 상기 Vpp 단자에 연결되는 소오스 전극 및 상기 제1MOS 커패시터의 상기 제2단자에 연결되는 드레인 전극을 갖는 PMOS 트랜지스터를 구비하는 반도체 장치의 내부전원승압회로.
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