KR950000533B1 - 데이타 출력버퍼 - Google Patents
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Abstract
내용 없음.
Description
제 1 도는 종래기술에 따른 데이터 출력버퍼.
제 2 도는 본 발명에 따른 데이터 출력버퍼.
제 3 도는 제 2 도의 각 노드의 전압크기를 나타내는 전압특성도.
제 4 도는 제 2 도에 따른 구체회로도.
제 5 도는 제 4 도의 동작 타이밍도.
제 6 도는 제 3 도의 내부전압 발생회로의 구체회로도.
제 7 도는 제 6 도의 동작특성도.
본 발명은 반도체 메모리장치에 관한 것으로, 특히 상기 메모리장치의 출력단에 접속되어 데이터를 외부로 출력하는 데이터 출력버퍼에 관한 것이다.
최근의 반도체 메모리장치에서는 점점 고집적화되는 추세이다. 메모리장치가 점점 고집적화됨에 따라, 메모리장치내의 트랜지스터 등이 미세화되며, 그로 인하여 트랜지스터의 게이트내압이 문제가 된다. 따라서 이러한 문제점을 해결하기 위해서는 낮은 게이트구동전압이 요구된다. 그 결과로 외부전원전압보다 낮은 내부전원전압을 발생시키는 회로를 메모리장치내에 탑재하여 이용하는 기술이 개발되어 왔다. 따라서 외부전원전압과 내부전원전압을 모두 사용하기 위해서는 넓은 전압범위에서 동작하는 데이터 출력버퍼가 요구된다. 데이터 출력버퍼가 넓은 전압범위에서 동작하려면, 높은 전원전압에서는 충분한 내압을 가져야 하고 낮은 전압범위에서는 동작스피드의 감소가 없어야 한다.
제 1 도는 종래기술에 의해 데이터 출력버퍼의 기능블록도이다. 제 1 도는 메모리장치로부터 출력데이타 DI/O와를 각각의 입력단자에 받아들이며 출력제어신호 øDoute에 제어되는 출력구동단 제어회로(10)와 상기 출력구동단 제어회로(10)에 제어되어 외부로 데이터를 출력하는 출력구동단(11)으로 이루어져 있다. 상기 출력구동단(11)은 외부전원전압 EVCC와 출력노드(111) 사이에 접속된 풀업 트랜지스터(pull-up transistor)인 P모오스트랜지스터(12)와 상기 출력노드(111)와 접지단전압 VSS사이에 접속된 풀다운(pull-down) 트랜지스터인 엔모오스트랜지스터(113)로 이루어진다. 제 1 도의 동작을 설명한다. 출력제어신호 øDoute신호가 액티브되지 않으면 풀업 트랜지스터(112)와 풀다운 트랜지스터(113)가 모두 턴오프되므로, 출력단은 하이 임피던스(high impedance) 상태를 유지한다. 출력제어신호 øDoute신호가 액티브된 상태에서 출력제어신호 DI/O가 "하이"가 "로우"로 인가되면 출력구동단 제어회로(10)에 의해 풀업 트랜지스터(112) 및 풀다운 트랜지스터(113)의 게이트단자에는 øDoute신호가 액티브된 상태에서 출력제어신호 DI/O가 "로우가 "하이"로 인가되면 출력구동단 제어회로(10)에 의해 풀업 트랜지스터(112)의 게이트단자 및 풀다운 트랜지스터(113)의 게이트단자 EVCC가 인가된다. 따라서 출력노드에는 접지단전압 VSS레벨의 "로우"출력이 나타난다.
그러나 상기 제 1 도의 회로에서는 출력구동단의 풀업 트랜지스터 및 풀다운 트랜지스터에 고전계(high electric)가 인가되는 경우가 발생된다. 즉, 출력노드에서 "로우"를 출력할 때에 상기 풀업 트랜지스터(112) 및 풀다운 트랜지스터(113)의 게이트단자에는 EVCC가 인가되므로, 상기 트랜지스터들의 게이트단자와 소오스단자(출력단 Dout) 사이에는 EVCC의 전압이 인가된다. 또한 출력노드에서 "하이"를 출력할 때에는 풀업 트랜지스터(112) 및 풀다운 트랜지스터(113)의 게이트단자에는 0볼트가 인가되므로 상기 게이트단자와 소오스단자(출력단 Dout) 사이에 EVCC의 전압이 인가된다. 따라서 디램셀의 중요한 특성인 게이트산화막의 내압특성이 나빠지고, 그 결과로 제품의 신뢰도가 떨어지게 된다.
상기 문제점을 해결하기 위한 본 발명은 출력버퍼 구동단을 형성하는 트랜지스터의 게이트단자에 인가되는 전압을 감소시켜 동작특성을 가지는 데이터출력 버퍼를 제고하는데 있다.
상기 목적을 달성하기 위한 본 발명은 외부전원과 출력노드 사이에 접속된 풀업 트랜지스터와 상기 출력노드와 접지전압단 사이에 접속된 풀다운 트랜지스터로 이루어진 출력구동단과 데이터 출력 인에이블신호에 의해 액티브되며 메모리소자 내부의 출력을 받아 상기 출력구동단의 풀업 및 풀다운 트랜지스터를 상보적으로 턴온시키는 출력구동단 제어회로와 상기 외부전원을 정형하여 일정크기를 내부전압 Vint를 발생시켜 상기 출력구동단 제어회로의 동작전압으로 공급하는 내부전압 발생회로를 구비하며 반도체 메모리소자의 출력단에 접속되어 소자외부로 데이터를 출력하는 데이터 출력버퍼에 있어서, 상기 풀업 및 풀다운 트랜지스터들의 게이트막을 보호함을 특징으로 한다.
이하 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.
제 2 도는 본 발명에 따른 데이터 출력버퍼의 기능블럭도이다. 제 2 도는 출력구동단 제어회로(21)와 내부전압 발생회로(23)와 출력구동단(22)으로 이루어져 있다. 출력구동단 제어회로(21)는 출력데이타 DI/O 및를 입력하며, 출력제어신호 øDoute에 제어되어 출력구동단의 트랜지스터들을 제어한다. 출력구동단(22)은 외부전원전압 EVCC와 출력노드 사이에 접속된 제 1∼제 2 트랜지스터(221, 222)와 출력노드와 접지단전압 VSS사이에 직렬접속된 제 3, 제 4 트랜지스터(223, 224)로 이루어진다. 상기 제 1, 제 2 트랜지스터(221, 222) 및 제 4 트랜지스터(224)는 출력구동단 제어회로의 출력에 제어되며, 제 3 트랜지스터(223)는 내부전원전압 Vint에 제어된다. 상기 제 1∼제 4 모오스 트랜지스터는 모두 증가형 엔모오스 트랜지스터로 구성되어 있다. 상기 출력제어신호 øDoute는 출력버퍼를 턴온/턴오프시키기 위한 제어신호이다.
제 3 도는 상기 제 2 도의 각 노드전압 크기를 나타내는 전압특성도이다. 제 3(a) 도 및 제 3(b) 도는 각각 상기 제 2 도의 출력버퍼가 "하이" 및 "로우"데이타를 출력할 때의 각 노드전압의 특성도이다. 상기 제 3 도에서 가로축은 외부전원전압 EVcc이고 세로축은 각 노드의 전압레벨이다. 제 3 도에서는 외부전원전압의 크기에 따라 3개의 구간으로 나뉘어지며, 각 구간은 로우 Vcc구간, 정상동작구간, 번-인(burn-in) 구간이다. 제 3 도의 예에서, 로우 Vcc구간은 EVcc의 크기가 3볼트 이하로 입력되는 구간으로, 이때에는 내부 전원전압 Vint는 EVcc의 전압을 그대로 출력하게 된다. 또한 정상동작구간은 EVcc가 3볼트에서 6볼트 사이에서 내부전원전압 Vint가 3볼트를 유지하는 구간이다. 또한 번-인 구간은 메모리장치의 제조공정을 완료한 후에 초기불량의 제거목적으로 실시하는 번-인 테스트시에 EVcc가 정상동작전압 이상의 고전압으로 인가되는 구간으로, 이 구간에서는 내부전원전압 Vint는 외부전원전압 EVcc에 비례하여 증가된다. 또한 설명의 편의상, 제 1∼제 4 트랜지스터의 드레시홀드 전압(threshold voltage)의 크기는 1볼트라 가정한다.
제 3 도를 참조하여 제 2 도의 출력버퍼가 정상동작구간에서 동작하는 경우를 살펴본다. 먼저 출력데이타 DI/O가 "하이"로가 "로우"로 인가되는 경우에는 제 1, 제 2 트랜지스터(221, 222)의 게이트단자와 접속되는 e노드와 f노드에는 1.5Vint가 인가되도록 하고, 제 3 트랜지스터(223)의 게이트단자는 Vint가 인가되도록 하고, 제 4 트랜지스터(224)의 게이트단자에 접속되는 g노드에는 접지단전압 VSS가 인가되도록 한다. 따라서, 제 1, 제 2 트랜지스터(221, 222)는 턴온되고 제 4 트랜지스터(224)는 턴오프되어 출력노드에는 출력이 "하이"로 나타난다. 이때 제 1∼제 4 트랜지스터의 게이트전극과 소오스/드레인 단자간에 인가되는 전압은 외부인가전압 EVcc의 크기에 따라 달라진다. 즉, 외부인가전압 EVcc의 크기가 1.5Vint-VTN보다 작은 경우에는 제 1 조건으로, 그 이외에는 제 2 조건으로 인가된다. 그러한 이유는 공지공용된 바와 같이, 트랜지스터의 드레인단자에서 소오스단자로 통과되는 전압의 크기는 게이트단자의 구동력에 관계되기 때문이다. 예를들어, 엔모오스 트랜지스터의 드레인단자에 인가되는 전압을 VDD. 게이트단자에 인가되는 전압을 VG라 하고 드레시홀드 전압을 VT라하면, 상기 VG가 VDD+VT일 때에는 소오스단자에 VDD가 모두 전달되고, VG가 VT이하일 때에는 트랜지스터가 턴오프되어 전압의 전달이 일어나지 않으며, 그 사이(VT〈VG〈VDD+VG)에서는 VG-VT가 전달된다. 다음의 〈표 1〉 및 〈표 2〉는 각각 상기 제 2 도 및 제 3(a)도에서 제 1 및 제 2 조건시의 각 트랜지스터에 인가되는 전압조건을 나타낸다. 즉, Dout이 "하이"를 출력할 때의 각 트랜지스터들의 정압 바이어스 상태를 나타낸다. 〈표 1〉 및 〈표 2〉에서 VGD는 게이트단자와 드레인단자 사이에 인가되는 전압이고 는 게이트단자와 소오스단자 사이에 인가되는 전압이다. 상기 두 전압은 모두 절대값으로 표현되고 있음에 주의하여야 한다.
[표 1] EVcc〈(1.5Vint-VTN)
[표 2] EVcc〉(1.5Vint-VTN)
상기 제 2 도의 각 노드(e, f, g, h, i)의 전압특성 및 출력 Dout의 특성은 제 3(a) 도에 도시되어 있으며, 본 발명이 속하는 분야의 통상의 지식을 가진자는 모두 충분히 알 수 있을 것이다.
다음에, 상기 제 2 도의 출력버퍼가 "로우" 데이터를 출력할 때의 동작을 살펴본다. 이때에는 제 1, 제 4 트랜지스터(221, 224)의 게이트단자에는 Vint전압을 인가시키고, 제 2 트랜지스터(222)의 게이트단자에는 접지단자 전압 Vss를 인가시킨다. 제 3 트랜지스터(223)의 게이트단자에는 내부전원 전압이 인가되고 있다. 그 결과로 제 2 트랜지스터(222)가 턴오프 되고 제 3, 제 4 트랜지스터(223, 224)가 턴온되므로, 출력노드에서는 "로우" 데이터를 출력하게 된다. 이때 각 트랜지스터의 게이트막에 인가되는 전압의 크기는 다음의 〈표 3〉과 같다. 또한 각 노드의 전압특성을 제 3(b) 도에 도시하였다.
[표 3]
제 4 도는 본 발명에 따른 데이터 출력버퍼의 바람직한 실시예이다. 제 4 도는 출력구동단 제어회로(41)와 출력구동단(42)으로 이루어져 있다. 출력구동단(42)은 제 1∼제 4 엔모오스 트랜지스터(421, 422, 423, 424)로 이루어져 있다.
제 5 도는 상기 제 4 도의 동작타이밍이다. 제 5(a) 도는 출력 Dout이 "하이"일 때를 나타내고 제 5(b) 도는 출력 Dout이 "로우"일 때를 나타낸다.
제 5 도를 참조하여 제 4 도의 동작을 살펴본다.
먼저 제 4 도의 출력버퍼가 "하이" 데이터를 출력할 때의 동작을 살펴본다. 이때에는 메모리칩으로부터의 출력은 DI/O가 "하이",는 "로우"이다. 대기시간(stand-by time)동안 제 1 펌핑캐패시터(407)는 제 1 엔모오스 트랜지스터(411)에 의해 Vint-VTN레벨로 충전된다. 이때 로우 어드레스 스트로브신호의 폴링에지(falling edge)에서 펌핑신호 øP가 Vint레벨로 액티브되면 제 4 노아게이트(405)의 출력이 "하이"가 되고, 그 결과로 제 1 펌프캐패시터(406)는 펌핑을 시작한다. 따라서 제 3 엔모오스 트랜지스터(409)가 충분히 턴온되므로 Vint전압이 제 2 펌프캐패시터(406)에 충전된다. 소정의 시간이 지연된 뒤에 출력제어신호 øDoute가 Vint레벨로 액티브된다. 그 결과로 제 2 펌프캐패시터(406)가 펌핑을 개시하게되고, 동시에 제 3 피모오스 트랜지스터(410) 및 제 1 피모오스 트랜지스터(412)가 턴온되어 노드e 및 노드f에는 1.5Vint로 펌핑된 전압이 인가되며, 제 4 엔모오스 트랜지스터(414)는 턴오프된다. 따라서 제 5 엔모오스 트랜지스터(421) 및 제 6 엔모오스 트랜지스터(422)가 턴온되어 출력이 "하이"로 나타나게 된다.
다음 상기 제 4 도의 출력버퍼가 "로우" 데이터를 출력할 때의 동작을 살펴본다. 이때에는 메모리칩으로부터의 출력은 DI/O가 "로우",는 "하이"이다. 제 1 노아게이트(401)의 출력이 "로우"가 되므로, 제 2 펌프캐패시터(406)에서는 펌핑동작이 일어나지 않는다. 이때 제 4 엔모오스 트랜지스터(414)는 턴온되어 노드f가 접지전압 VSS레벨로 방전되며, 그 결과로 제 2 피모로스 트랜지스터(413)가 턴온되어 노드e를 Vint레벨로 충전시킨다. 따라서 제 5 엔모오스 트랜지스터(421)는 부분적으로 턴온되나 제 6 엔모오스 트랜지스터(422)가 톤오프되므로, 출력노드가 외부전원전압 EVcc와 접속되지 않는다. 소정의 시간이 경과한 후에 출력제어신호 øDoute가 "하이"로 인에이블되면 제 3 노아게이트(403)의 출력이 "하이"가 되므로, 출력구동단의 제 8 엔모오스 트랜지스터(424)가 턴온된다. 따라서 출력노드가 접지 전압 Vss로 떨어지게 되어 출력 Dout은 "로우"가 된다.
제 6 도는 상기 제 2 도의 내부전압 발생회로(23)의 구제회로도이며, 제 7 도는 제 6 도의 동작특성도이다. 제 6 도의 구성을 살펴보면, 기준전압 발생부(61)와 기준전압 변환부(62)와 번인모드회로(63) 그리고 내부전압 출력단(64)로 이루어져 있다. 기준전압 발생부(61)은 전원전압을 입력하여서 일정크기의 기준전압을 출력하게 된다. 상기 기준전압은 기준전압 변환부(62)에 입력되며, 상기 기준전압 변환부의 출력은 제 7 도에 도시한 바와 같이 즉, 외부전원전압이 미리설정된 일정크기 이하에서는 외부전원전압의 크기와 동일하고, 외부전원전압이 미리설정된 크기로 입력될 때에는 일정전압을 유지하게 된다. 이때에는 번인모드회로(63)는 동작하지 않도록 설계되므로, 상기 기준전압에 따른 일정전압이 내부전압 출력단(64)를 통하여 내부전압 Vint로 출력된다. 상기 번인모드회로(63)에서는 번인모드시에 필요한 번인전압을 출력시키기 위한 회로로서, 이때에는 다시 외부전원전압에 근사한 높은 전압이 필요하게 된다. 따라서 이때에는 내부전압 출력단(64)에서 외부전원전압 EVCC를 출력하게 된다. 이러한 동작특성은 제 7 도를 참조하여 제 6 도의 동작을 살펴보면 본 분야의 통상지식인들은 모두 이해되어질 것이다.
상술한 바와 같이 본 발명에 따른 출력버퍼는 출력구동단의 모오스 트랜지스터의 게이트에 인가되는 전압을 일정 크기로 제한하므로써 게이트막의 신뢰성을 증가시킨다.
또한 동작속도의 전압의존성을 감소시켜 높은 전원전압에서 동작할 때의 노이즈발생이 종래의 기술에 비해 현저히 감소시키므로 제품의 노이즈 특성을 향상시킨다.
Claims (3)
- 외부전원과 출력노드 사이에 접속된 풀업 트랜지스터와 상기 출력노드와 접지전압단 사이에 접속된 풀다운 트랜지스터로 이루어진 출력구동단과 데이터 출력 인에이블신호에 액티브되며 메모리소자 내부의 출력을 받아 상기 출력구동단의 풀업 및 풀다운 트랜지스터를 상보적으로 턴온시키는 출력구동단 제어회로와 상기 외부전원을 정형하여 일정크기의 내부전압을 발생시켜 상기 출력구동단 제어회로의 동작전압으로 공급하는 내부전압 발생회로를 구비하며 반도체 메모리소자의 출력단에 접속되어 소자외부로 데이터를 출력하는 데이터 출력버퍼에 있어서, 상기 풀업 및 풀다운 트랜지스터의 게이트단자에 인가되는 전압이 외부전원전압의 크기에 능동적으로 대응하여 인가되도록 하여 상기 트랜지스터들의 게이트막을 보호함을 특징으로 하는 반도체 메모리장치의 데이터 출력버퍼.
- 제 1 항에 있어서, 상기 풀업 트랜지스터와 풀다운 트랜지스터는 각각 직렬 접속된 제 1, 제 2 엔모오스 트랜지스터 및 제 3, 제 4 엔모오스 트랜지스터로 구성됨을 특징으로 하는 반도체 메모리장치의 데이터 출력버퍼.
- 제 2 항에 있어서, 상기 데이터 출력버퍼가 "하이"를 출력할 때에는 제 1, 제 2 엔모오스 트랜지스터의 게이트단자에는 상기 내부전압보다 높은 전압을 인가하고, 제 3, 제 4 엔모오스 트랜지스터의 게이트단자에는 각각 내부전압 및 접지전압을 인가하며, 상기 데이터 출력버퍼가 "로우"를 출력할 때에는 제 1, 제 2 엔모오스 트랜지스터의 게이트단자에는 각각 내부전압 및 접지전압을 인가하고 제 3, 제 4 엔모오스 트랜지스터의 게이트단자에는 각각 내부전압을 인가함을 특징으로 하는 반도체 메모리장치의 데이터 출력버퍼.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019920022632A KR950000533B1 (ko) | 1992-11-27 | 1992-11-27 | 데이타 출력버퍼 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019920022632A KR950000533B1 (ko) | 1992-11-27 | 1992-11-27 | 데이타 출력버퍼 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR940012089A KR940012089A (ko) | 1994-06-22 |
| KR950000533B1 true KR950000533B1 (ko) | 1995-01-24 |
Family
ID=19344148
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019920022632A KR950000533B1 (ko) | 1992-11-27 | 1992-11-27 | 데이타 출력버퍼 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR950000533B1 (ko) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100422821B1 (ko) * | 1997-06-30 | 2004-05-24 | 주식회사 하이닉스반도체 | 출력 버퍼 장치 |
| KR100643912B1 (ko) * | 2004-11-03 | 2006-11-10 | 매그나칩 반도체 유한회사 | 데이터 출력버퍼 |
| KR101677887B1 (ko) * | 2015-07-07 | 2016-11-21 | (주)에이디테크놀로지 | 양방향 버스용 버퍼부 및 그 양방향 버퍼부를 구비한 버스회로 |
-
1992
- 1992-11-27 KR KR1019920022632A patent/KR950000533B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR940012089A (ko) | 1994-06-22 |
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