KR101677887B1 - 양방향 버스용 버퍼부 및 그 양방향 버퍼부를 구비한 버스회로 - Google Patents

양방향 버스용 버퍼부 및 그 양방향 버퍼부를 구비한 버스회로 Download PDF

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Abstract

양방향 버스용 버퍼부 및 그 양방향 버퍼부를 구비한 버스회로가 개시된다. 본 발명의 양방향 버퍼부는 버스 상의 제1 노드와 제2 노드를 연결하며, 제1 노드와 제1 경로입력신호를 제1 경로 방향으로 전달하거나, 제2 노드와 제2 경로입력신호를 제2 경로방향을 향해 제2 노드로 전달할 수 있다. 본 발명의 양방향 버퍼부를 상호 연결함으로써 양방향 전송이 가능한 하나의 버스구조가 형성된다.

Description

양방향 버스용 버퍼부 및 그 양방향 버퍼부를 구비한 버스회로{Buffer for Bidirectional Common Bus and Bus Circuit Comprising the Buffers}
본 발명은 노드 들을 상호 연결하는 방식으로 하나의 데이터 버스를 형성하며 버스에 로딩되는 데이터를 양방향으로 전달할 수 있는 양방향 버스용 버퍼부 및 그 양방향 버퍼부를 구비한 버스회로에 관한 것이다.
집적회로의 설계에서 공통 버스구조는 버스 라인의 수를 줄임으로써 칩의 사이즈를 줄이는데 크게 기여하고 있으며, 고집적화 될수록 그 요구는 더욱 커지고 있다.
예컨대, 도 1은 종래의 공통 데이터 버스 회로를 도시한 회로도이다. 도 1을 참조하면, 복수(n, n>1인 자연수) 개의 출력부와 하나의 출력단부가 하나의 공통 데이터 버스(10)에 의해 연결되며, 각각의 출력부와 공통 데이터 버스(10) 사이마다 출력부 드라이버(21, 23, 25)가 마련된다.
복수 개의 출력부가 하나의 데이터 버스(10)를 공용하는 것이므로, 출력부에서 공통 데이터 버스(10)로의 데이터 전달은 선택적으로 이루어진다. 따라서, 출력부 드라이버(21, 23, 25)는 소위 '3-상태 로직(3-State Logic)'으로 구현되어, 제어신호(EN, ENB)에 의해 선택되지 않은 출력부 드라이버는 하이 임피던스(High Impedance)의 상태로 유지된다.
도 1의 경우, 동시에 m 개(도 1에서는 96개)의 데이터를 동시에 입력하거나 출력한다고 가정하면, 출력단부나 입력단부의 수가 각각 m 개가 되고, m 개의 출력단부와 m 개의 입력단부 각각에 데이터 버스가 연결되어 전체 m×2 개의 데이터 버스가 배치될 것이다. 그리고 그 각각의 데이터 버스에는 n 개의 출력부와 n 개의 입력부가 연결된 집적회로가 된다. 만약 이러한 구조의 집적회로가 공통 데이터 버스를 사용하지 않을 경우에는, 전체 데이터 버스의 개수는 n×m×2 개가 될 것이고, 입출력단부의 개수도 n×m×2가 될 것이므로 칩 사이즈는 그만큼 더 커지게 되고 회로는 더 복잡해질 것이다.
이러한 문제를 해결하기 위하여, 도 2에서 제시하는 것처럼 하나의 데이터 버스에 복수 개의 출력부 및 입력부를 동시에 연결하여, 데이터 버스를 데이터 출력 및 입력에 공용으로 사용하는 입출력 공통 데이터 버스 구조에 대한 연구가 진행되고 있다.
문제는, 집적회로에 따라 칩 사이즈를 고려하여 공통 데이터 버스구조를 채택하더라도, 하나의 데이터 버스(90)에 연결된 출력부의 개수가 수 십개에 이르면 그 데이터 버스(90)의 길이도 수 천㎛ 이상의 긴 형태로 구현될 수 있다. 따라서, 공통 데이터 버스구조를 채택하는 경우라도, 길어진 데이터 버스와 그 데이터 버스에 연결된 출력부의 개수가 늘어남에 따라 메탈 로딩(Metal Loading)과 게이트 로딩(Gate Loading)이 상당히 큰 상태의 설계가 될 수 밖에 없다.
결국, 하나의 출력부 드라이버가 선택되어 공통 데이터 버스에 신호를 구동할 경우에, 선택되지 않은 출력부 드라이버와 길어진 데이터 버스에 의해 커진 커패시턴스에 의하여 데이터 버스로 전달되는 신호(펄스)는 상승 에지(Edge)나 하강 에지에 상당한 경사가 있게 된다. 결국 데이터 버스에서의 신호 전달이 지연되는 문제가 발생하고 당연히 신호 처리가 매우 어려워질 수 있다.
또한, 출력부나 입력부를 제어하는 제어신호가 유지되는 시간과 공통 데이터 버스 신호를 읽어 가는 시간에 오류가 있거나, 그러한 상황이 아니더라도 제어신호가 오프되면서 공통 데이터 버스가 플로팅(Floating)되는 문제도 발생한다.
도 2의 데이터 버스 구조를 그대로 유지한 상태에서 공통 데이터 버스가 플로팅 되는 문제를 해결하기 위한 방법 중 하나로, 플로팅 구간 동안 데이터 버스를 임의의 신호 레벨로 래치하는 구조를 고려할 수 있다. 그러나 이처럼 래치된 신호는 출력부 드라이버나 입력부 드라이버에 의해 구동되는 신호에 비해 구동 전류의 세기가 작은 신호인데다가 버스의 길이는 매우 긴 상태이므로, 인접한 다른 데이터 버스의 신호 변동에 따라 같이 변동되는 신호 커플링(Coupling)의 문제가 발생할 수 있다.
본 발명의 목적은, 노드 들을 상호 연결하는 방식으로 하나의 데이터 버스를 형성하며 버스에 로딩되는 데이터를 양방향으로 전달할 수 있는 양방향 버스용 버퍼부 및 그 양방향 버퍼부를 구비한 버스회로를 제공함에 있다.
본 발명의 다른 목적은, 복수 개의 출력부와 입력부에 동시에 사용되면서도 버스 라인의 길이는 짧게 분절화함으로써 메탈로딩 또는 게이트 로딩 문제가 발생하지 않는 양방향 버스용 버퍼부 및 그 양방향 버퍼부를 구비한 버스회로를 제공함에 있다.
본 발명의 다른 목적은, 공통 데이터 버스의 플로팅(Floating) 또는 커플링 문제가 발생하지 않는 양방향 버스용 버퍼부 및 그 양방향 버퍼부를 구비한 버스회로를 제공함에 있다.
상기 목적을 달성하기 위한 본 발명에 따른 양방향 버퍼부는 서로 단선된 제1 노드와 제2 노드 사이에 마련되어 상기 제1 노드와 제2 노드를 직렬로 연결하여 하나의 버스 라인을 형성할 수 있다.
본 발명의 양방향 버퍼부는, 상기 제1 노드를 제1 동작전압으로 풀업하는 제1 풀업 트랜지스터 및 제2 동작전압으로 풀다운하는 제1 풀다운 트랜지스터와, 상기 제2 노드를 상기 제1 동작전압으로 풀업하는 제2 풀업 트랜지스터 및 상기 제2 동작전압으로 풀다운하는 제2 풀다운 트랜지스터와, 제1 버퍼 및 제2 버퍼를 포함한다.
제1 버퍼는 제1 제어신호에 의해 활성화될 경우, 외부에서 상기 버스로 입력되는 제1 경로입력신호과 상기 제1 노드 전압 중 어느 하나가 논리 로우(Low)가 되는 경우 상기 제1 동작전압으로 프리차지된 상기 제2 노드 전압이 논리 로우가 되도록 상기 제2 풀업 트랜지스터와 제2 풀다운 트랜지스터를 제어한다.
제2 버퍼는 제2 제어신호에 의해 활성화될 경우, 외부에서 상기 버스로 입력되는 제2 경로입력신호과 상기 제2 노드 전압 중 어느 하나가 논리 로우가 되는 경우 상기 제1 동작전압으로 프리차지된 상기 제1 노드 전압이 논리 로우가 되도록 상기 제1 풀업 트랜지스터와 제1 풀다운 트랜지스터를 제어한다.
실시 예에 따라, 상기 제1 버퍼가 상기 제1 제어신호가 논리 하이(High)일때 활성화되며, 상기 제1 제어신호가 논리 로우가 되면 상기 제1 버퍼는 상기 제2 풀업 트랜지스터와 제2 풀다운 트랜지스터를 모두 오프시킨다. 또한, 상기 제2 버퍼가 상기 제2 제어신호가 논리 하이일때 활성화되며, 상기 제2 제어신호가 논리 로우가 되면 상기 제2 버퍼는 상기 제1 풀업 트랜지스터와 제1 풀다운 트랜지스터를 모두 오프시킨다.
구체적으로, 상기 제1 버퍼와 제2 버퍼는 각각, 제1 단자와 제2 단자의 신호를 부정논리곱(NAND)하는 제1 논리소자와, 제3 단자 신호를 반전시키는 제2 논리소자와, 상기 제1 논리소자와 제2 논리소자의 출력을 부정논리합(NOR)하는 제3 논리소자와, 상기 제1 논리소자와 제3 단자의 신호를 부정논리곱하는 제4 논리소자와, 상기 제3 논리소자의 출력을 반전시켜 제4 단자로 출력하는 제5 논리소자와, 상기 제4 논리소자의 출력을 반전시켜 제5 단자로 출력하는 제6 논리소자를 포함할 수 있다.
이 경우, 상기 제1 버퍼의 제1 단자와 제2 단자에는 상기 제1 경로입력신호와 상기 제1 노드 전압이, 상기 제3 단자에는 제1 제어신호가, 상기 제4 단자는 상기 제2 풀업 트랜지스터의 게이트가, 상기 제5 단자에는 상기 제2 풀다운 트랜지스터의 게이트가 각각 연결되며, 상기 제2 버퍼의 제1 단자와 제2 단자에는 상기 제2 경로입력신호와 상기 제2 노드 전압이, 상기 제3 단자에는 제2 제어신호가, 상기 제4 단자는 상기 제1 풀업 트랜지스터의 게이트가, 상기 제5 단자에는 상기 제1 풀다운 트랜지스터의 게이트가 각각 연결된다.
상기 제1 제어신호와 제2 제어신호는 서로 반대 위상을 가짐으로써 임의의 시점에서 상기 제1 버퍼와 제2 버퍼 중 어느 하나가 동작하도록 설계되는 것이 바람직하다.
- 제1 제어신호와 제2 제어신호가 모두 논리 하이가 되는 경우 -
그럼에도 불구하고, 상기 제1 제어신호와 제2 제어신호가 모두 논리 하이가 되는 경우를 고려하여, 제1 버퍼로 하여금 상기 제2 풀업 트랜지스터와 제2 풀다운 트랜지스터를 모두 오프시킴으로써, 제1 버퍼가 상기 버스 신호의 전달에 기여하지 않도록 할 수 있다.
이를 위해, 상기 제1 버퍼는 상기 제1 제어신호와 제2 제어신호를 모두 입력받도록 설계되고, 상기 제1 제어신호와 제2 제어신호가 모두 논리 하이가 된 경우에 상기 제2 풀업 트랜지스터와 제2 풀다운 트랜지스터를 모두 오프시킴으로써, 제1 버퍼가 상기 버스 신호의 전달에 기여하지 않도록 할 수 있다.
구체적인 실시 예로서, 상기 제1 버퍼는, 상기 제3 단자를 대신하여 상기 제1 제어신호 및 제2 제어신호를 입력받는 단자를 구비하고, 상기 제3 제어신호를 입력받는 단자를 구비할 수 있다. 더하여, 상기 제1 제어신호, 제2 제어신호 및 제3 제어신호를 입력받아 부정논리곱하는 제7 논리소자와, 상기 제7 논리소자와 제1 제어신호를 부정논리곱하는 제8 논리소자와, 상기 제8 논리소자의 출력을 반전하여 상기 제3 단자 입력신호로 변환하는 제9 논리소자를 구비할 수 있다. 상기 제1 제어신호와 제2 제어신호가 모두 논리 하이가 된 경우에 제3 제어신호가 논리 하이이면 상기 제1 제어신호를 반전시킴으로써, 마치 제1 제어신호가 논리 로우인 것으로 처리할 수 있다.
당연히, 이러한 구성은 제2 버퍼에도 동일한 방식으로 적용될 수 있다.
- 제1 제어신호와 제2 제어신호가 모두 논리 로우가 되는 경우 -
또한, 제1 버퍼는 상기 제3-1 단자와 제3-2 단자의 입력을 부정논리합하는 제10 논리소자를 포함하고, 상기 제5 논리소자는 상기 제3 논리소자와 제10 논리소자의 출력을 부정논리합 함으로써 상기 제3 논리소자의 출력을 반전시키는 노아 게이트(NOR Gate)로 구현하며, 상기 제6 논리소자는 상기 제4 논리소자와 제10 논리소자의 출력을 부정논리합 함으로써 상기 제3 논리소자의 출력을 반전시키는 노아 게이트(NOR Gate)로 구현할 수 있다. 이러한 경우, 상기 제1 제어신호 및 제2 제어신호가 모두 논리 로우가 되면, 상기 제2 노드를 프리차지 상태가 된다. 당연히, 이러한 구성은 제2 버퍼에도 동일한 방식으로 적용될 수 있다.
이러한 구성과 별개로, 상기 제1 버퍼와 제2 버퍼는 제4 제어신호를 입력받기 위한 제7 단자를 구비하고, 상기 제4 제어신호가 논리 하이가 되면 상기 제4 단자와 제5 단자의 출력을 강제로 논리 로우로 설정할 수 있다.
- 양방향 공통 데이터 버스 회로 등 -
본 발명의 다른 실시 예에 의하면, 이상에서 설명된 양방향 버퍼부 복수 개를 복수 개의 분절된 노드들 사이에 각각 배치하여 상기 복수 개의 분절된 노드들을 하나의 버스 라인으로 연결함으로써 양방향 공통 데이터 버스 회로를 구성할 수 있다. 나아가, 상기 복수 개의 분절된 노드들 중 어느 하나에 상기 양방향 버퍼부가 더 연결됨으로써 상기 버스 라인의 분기회로를 구현할 수 있다.
또한, 상기 복수 개의 양방향 버퍼부 중에, 상기 제4 제어신호를 논리 하이로 설정한 양방향 버퍼부를 적어도 하나 배치할 수 있다. 이러한 경우에 버스를 통한 신호 전달이 해당 양방향 버퍼부에서 더 진행하지 않고 차단된다. 이러한 방법으로, 하드웨어적으로는 하나의 버스 회로로 구현되더라도, 버스 신호가 특정 노드까지만 전달되도록 설계할 수 있다.
본 발명의 또 다른 실시 예에 따르면, 이상의 공통 데이터 버스회로를 구비한 집적회로에도 본 발명이 미친다.
본 발명에 따른 양방향 버퍼부는 버스를 구성하는 각 노드 사이를 연결하여 버스 신호를 양방향으로 전달할 수 있을 뿐만 아니라, 버스에 새롭게 로딩하고자 하는 신호를 입력받아 양방향 어디로도 전송할 수 있다.
본 발명의 양방향 버퍼부를 연결함으로써 구성되는 버스회로는 기본적으로 버스 라인이 분절화(Segmentation)된 구조를 가지므로, 버스에 연결되는 출력부 또는 입력부의 개수가 늘어나더라도 종래의 긴 버스라인 구조에 의해 비롯되는 메탈로딩, 게이트 로딩, 플로팅문제 뿐만 아니라 다른 버스 라인의 노이즈가 커플링되는 문제를 근본적으로 차단한다.
본 발명의 양방향 버퍼부는 노드 사이를 연결하는 것이므로, 하나의 노드에 복수 개의 양방향 버퍼부를 연결하는 방법으로 간단하게 버스라인을 분기할 수 있다.
도 1은 종래의 공통 데이터 버스회로,
도 2는 종래의 입력 및 출력 공통 데이터 버스회로,
도 3은 본 발명의 일 실시 예에 따른 양방향 버퍼부로 구성한 버스회로,
도 4는 도 3의 제1 버퍼의 내부 회로도,
도 5는 도 3의 데이터 버스회로를 구비한 메모리의 데이터 버스회로를 도시한 도면,
도 6은 본 발명의 다른 실시 예에 따른 버퍼를 도시한 도면, 그리고
도 7은 도 6의 버퍼를 포함하는 양방향 버퍼부로 구성한 버스회로를 도시한 회로도이다.
이하 도면을 참조하여 본 발명을 더욱 상세히 설명한다.
도 3 내지 도 5를 참조하면, 본 발명에 따른 버스회로는 복수 개의 분절된 노드(a1, a2, a3, ... aN)들 사이를 양방향 버퍼부(301, 303, 305)들이 연결하여 하나의 버스를 형성하는 구조를 가지며, 버스 상에서 신호가 제1 경로(PATH1, a1 → a2)와 제2 경로(PATH2, a2 → a1) 중 어느 방향으로도 선택하여 진행할 수 있다. 버스라인은 양방향 버퍼부(301, 303, 305)들에 의해 분절(Segmentation)되므로, 기본적으로 메탈 로딩이나 게이트 로딩의 문제가 현저하게 제거되고, 따라서 플로팅 구간과 긴 버스 라인 등에 기초한 커플링 노이즈의 문제도 기본적으로 제거되는 구조이다.
도 3은 버스 상의 노드(Node)인 제1 노드(a1)과 제2 노드(a2) 사이에 연결된 양방향 버퍼부(300)를 도시한 것으로서, 양방향 버퍼부(300)는 제1 동작전압(Vcc)과 제1 노드(a1)에 사이에 마련된 피모스(PMOS)인 제1 풀업 트랜지스터(Q1)와, 제1 노드(a1)와 제2 동작전압(GND) 사이에 마련된 엔모스(NMOS)인 제1 풀다운 트랜지스터(Q2)와, 제1 동작전압과 제2 노드(a2)에 사이에 마련된 피모스인 제2 풀업 트랜지스터(Q3)와, 제2 노드(a2)와 제2 동작전압 사이에 마련된 엔모스인 제2 풀다운 트랜지스터(Q4)를 구비한다. 제1 동작전압은 제2 전원전압 보다 높은 값이며, 제2 전원전압은 통상 그라운드(Ground) 전압이 사용된다.
또한, 양방향 버퍼부(300)는 제2 풀업 트랜지스터(Q3)와 제2 풀다운 트랜지스터(Q4)를 제어하는 제1 버퍼(U1)와, 제1 풀업 트랜지스터(Q1)와 제1 풀다운 트랜지스터(Q2)를 제어하는 제2 버퍼(U2)를 포함한다.
제1 버퍼(U1)는 제1 제어신호(PATH1_ON)가 활성화될 때 제2 풀업 트랜지스터(Q3)와 제2 풀다운 트랜지스터(Q4)를 제어함으로써, 제1 노드(a1)의 신호와 제1 경로입력신호(PATH1_IN) 중 하나를 제1 경로(PATH1)방향을 따라 제2 노드(a2)로 전달한다. 제2 버퍼(U2)는 제2 제어신호(PATH2_ON)가 활성화될 때 제1 풀업 트랜지스터(Q1)와 제1 풀다운 트랜지스터(Q2)를 제어함으로써, 제2 노드(a2)의 신호와 제2 경로입력신호(PATH2_IN) 중 하나를 제2 경로(PATH2)방향을 따라 제1 노드(a1)로 전달한다. 제1 경로입력신호(PATH1_IN)와 제2 경로입력신호(PATH2_IN)는 각각 버스에 새롭게 로딩되는 신호를 나타내며, 다만 제1 경로입력신호(PATH1_IN)는 제1 경로방향으로 전달될 신호이고, 제2 경로입력신호(PATH2_IN)는 제2 경로방향으로 전달될 신호이다.
버스 신호, 즉 제1 노드(a1)와 제2 노드(a2)의 신호는 논리 하이(High)로 프리 차지(Pre-Charge)된 상태에서 데이터가 있는 경우에 논리 로우(Low)로 전이되면서 신호가 로딩된다. 제1 노드(a1)의 신호와 제1 경로입력신호(PATH1_IN) 중의 어느 하나라도 논리 로우가 되면, 제1 버퍼(U1)는 제2 노드(a2)가 논리 로우가 되도록 제2 풀업 트랜지스터(Q3)와 제2 풀다운 트랜지스터(Q4)를 제어하는 방법으로 버스 신호를 전달한다. 마찬가지로, 제2 노드(a2)의 신호와 제2 경로입력신호(PATH2_IN) 중의 어느 하나라도 논리 로우가 되면, 제2 버퍼(U2)는 제1 노드(a1)가 논리 로우가 되도록 제1 풀업 트랜지스터(Q1)와 제1 풀다운 트랜지스터(Q2)를 제어하는 방법으로 버스 신호를 전달한다.
버스의 신호 전달은 각 시점에서 반드시 제1 경로와 제2 경로 중 어느 하나로 선택되어야 하므로, 제1 제어신호(PATH1_ON)와 제2 제어신호(PATH2_ON)는 서로 반대 위상의 신호이어야 한다.
제1 버퍼(U1)와 제2 버퍼(U2)는 동일한 회로로서 동일하게 동작하되, 다만 그 연결된 신호와 배치가 달라 서로 다른 신호를 반대방향으로 전달한다.
도 4를 참조하면, 버퍼(U1, U2)는 버스, 즉 각 노드(a1, a2, a3,,aN) 중 하나가 연결되는 제1 단자(I1)와, 제1 경로입력신호(PATH1_IN) 또는 제2 경로입력신호(PATH2_IN) 중 하나를 입력받는 제2 단자(I2)와, 제1 제어신호(PATH1_ON)와 제2 제어신호(PATH2_ON) 중 하나를 입력받는 제3 단자(PATH)와, 풀업 트랜지스터(Q1 또는 Q3)를 제어하는 신호를 출력하는 제4 단자(P_ONb)와, 풀다운 트랜지스터(Q2 또는 Q4)를 제어하는 신호를 출력하는 제5 단자(N_ON)를 구비한다. 제1 단자(I1)는 버스 라인이 연결되는 단자로서, 제1 버퍼(U1)와 제2 버퍼(U2)를 구비한 하나의 양방향 버퍼부(300)에는 두 개의 제1 단자(I1)이 구비되는 것이다.
또한, 버퍼(U1, U2)는 제1 단자(I1)와 제2 단자(I2)의 신호를 부정논리곱(NAND)하는 제1 논리소자(U11)와, 제3 단자(PATH) 신호를 반전(NOT)하는 제2 논리소자(U12)와, 제1 논리소자(U11)와 제2 논리소자(U12)의 출력을 부정논리합(NOR)하는 제3 논리소자(U13)와, 제1 논리소자(U11)와 제3 단자(PATH)의 신호를 부정논리곱(NAND)하는 제4 논리소자(U14)와, 제3 논리소자(U13)의 출력을 반전시켜 제4 단자(P_ONb)로 출력하는 제5 논리소자(U15)와, 제4 논리소자(U14)의 출력을 반전시켜 제5 단자(N_ON)로 출력하는 제6 논리소자(U16)를 포함한다.
버퍼(U1, U2)의 동작은 다음의 표 1과 같다.
PATH I1 I2 P_ONb N_ON 비고
0 0 0 1 0 P_ONb(High), N_ON(Low)출력,
풀업 트랜지스터 오프,
풀다운 트랜지스터 오프,
동작 오프상태
0 0 1 1 0
0 1 0 1 0
0 1 1 1 0
1 0 0 1 1 풀업 트랜지스터 오프,
풀다운 트랜지스터 온,
(신호 전달)
1 0 1 1 1
1 1 0 1 1
1 1 1 0 0 풀업 트랜지스터 온,
풀다운 트랜지스터 오프,
(프리 차지 상태, 신호 없음)
<제3 단자(PATH)가 논리 하이: 제어신호 논리 하이>
제1 버퍼(U1)와 제2 버퍼(U2)를 예로 들어, 제3 단자(PATH)가 논리 하이인 상태를 설명한다. 도 3에서, 제1 버퍼(U1)는 버스 신호인 제1 노드(a1) 신호를 제1 단자(I1)로 입력받고, 제1 경로입력신호(PATH1_IN)를 제2 단자(I2)로 입력받고, 제1 제어신호(PATH1_ON)를 제3 단자(PATH)로 입력받으며, 제4 단자(P_ONb)의 출력이 제2 풀업 트랜지스터(Q3)의 게이트에 연결되고, 제5 단자(N_ON)의 출력이 제2 풀다운 트랜지스터(Q4)의 게이트에 연결된다.
제2 버퍼(U2)는 버스 신호인 제2 노드(a2)을 제1 단자(I1)로 입력받고, 제2 경로입력신호(PATH2_IN)를 제2 단자(I2)로 입력받고, 제2 제어신호(PATH2_ON)를 제3 단자(PATH)로 입력받으며, 제4 단자(P_ONb)의 출력이 제1 풀업 트랜지스터(Q1)의 게이트에 연결되고, 제5 단자(N_ON)의 출력이 제1 풀다운 트랜지스터(Q2)의 게이트에 연결된다.
표 1에서처럼, 제3 단자(PATH)로 입력되는 제어신호가 논리하이이면 해당 버퍼는 동작 모드에 있게 되고, 제어신호가 논리 로우이면 해당 버퍼는 신호를 전달하지 않는다.
- 프리차지(Pre Charge) -
제1 제어신호(PATH1_ON)가 논리 하이인 상태의 제1 버퍼(U1)에서, 제1 단자(I1)와 제2 단자(I2)가 모두 논리 하이(즉, 신호 없음)이면, 표 1에서처럼 제4 단자(P_ONb)와 제5 단자(N_ON)의 출력은 모두 논리 로우가 되어 제2 풀업 트랜지스터(Q3)는 턴 온되고, 제2 풀다운 트랜지스터(Q4)는 턴 오프됨으로써 제2 노드(a2)는 프리차지된 상태를 유지한다.
이때, 제2 제어신호(PATH2_ON)는 논리 로우가 되므로, 제2 버퍼(U2)는 아래에서 설명하는 것처럼 제1 풀업 트랜지스터(Q1)와 제1 풀다운 트랜지스터(Q2)를 모두 오프시키고 신호 전달에 관여하지 않게 된다.
- 신호전달 -
표 1에서, 제1 단자(I1)와 제2 단자(I2) 중 어느 하나가 로우가 되면(즉, 신호 발생)이면 제4 단자(P_ONb)와 제5 단자(N_ON)의 출력은 모두 논리 하이가 된다.
제1 제어신호(PATH1_ON)가 논리 하이인 상태의 제1 버퍼(U1)에서, 제2 풀업 트랜지스터(Q3)는 턴 오프되고 제2 풀다운 트랜지스터(Q4)는 턴 온됨으로써, 제2 노드(a2)는 논리 로우가 되어, 제1 단자(I1)로 입력되는 제1 노드(a1) 신호와 제2 단자(I2)로 입력되는 제1 경로입력신호(PATH1_IN) 중 어느 하나가 제2 노드(a2)로 전달된다.
반대로, 제2 제어신호(PATH2_ON)가 논리 하이 상태의 제2 버퍼(U2)에서, 제2 노드(a2)의 신호와 제2 경로입력신호(PATH2_IN) 중 하나가 논리 로우가 되면, 제1 풀업 트랜지스터(Q1)는 턴 오프되고 제1 풀다운 트랜지스터(Q2)는 턴 온되어, 제2 노드(a2)와 제2 경로입력신호(PATH2_IN)의 신호가 제1 노드(a1)로 전달한다. 당연히 제1 버퍼(U1)에 의해 제어되는 제2 풀업 트랜지스터(Q3)와 제2 풀다운 트랜지스터(Q4)는 모두 턴 오프된 상태가 된다.
<제3 단자(PATH)가 논리 로우: 제어신호 논리 로우>
제1 제어신호(PATH1_ON)가 논리 하이일 때, 제2 제어신호(PATH2_ON)는 논리 로우가 되고, 반대로 제2 제어신호(PATH2_ON)가 논리 하이이면 제1 제어신호(PATH1_ON)가 논리 로우가 된다.
표 1을 참조하면, 제3 단자(PATH)로 입력되는 제2 제어신호(PATH2_ON)가 논리 로우가 된 경우, 제4 단자(P_ONb) 출력은 논리 하이가 되고 제5 단자(N_ON)의 출력은 논리 로우가 된다. 제1 풀업 트랜지스터(Q1)와 제1 풀다운 트랜지스터(Q2)가 모두 턴 오프된다.
다시 말해, 제3 단자(PATH)로 입력되는 제어신호가 논리 로우가 되면, 해당 버퍼(U1 또는 U2)는 버스의 신호 전달에 기여하지 않게 된다. 따라서 도 3에서, 제1 제어신호(PATH1_ON)가 논리 하이(제2 제어신호는 논리 로우)이면 제1 경로의 신호 전달만 가능해지고, 제1 제어신호(PATH1_ON)가 논리 로우(제2 제어신호는 논리 하이)이면 제2 경로의 신호 전달만 가능해진다.
이상에서 설명된 제1 버퍼(U1)와 제2 버퍼(U2)로 구성된 양방향 버퍼부(300)를 이용하여 다양한 설계가 가능하다.
<설계 예>
예컨대, 도 5에서처럼, 복수 개의 양방향 버퍼부(300)를 이용하여 도 2의 양방향 데이터 버스를 구성할 수 있다.
우선, 제1 양방향 버퍼부(301)의 제2 단자(I2)와 제2 양방향 버퍼부(303)의 제1 단자(I1)가 제2 노드(a2)에서 연결되는 방식으로, 즉 복수 개의 양방향 버퍼부(301, 303, 305)의 제1 단자(I1)을 상호 직렬 연결하는 방식으로, 복수 개의 양방향 버퍼부(300)가 '직렬' 연결되어 있다.
출력부(31, 33, 35)의 신호를 입력받을 출력단부(미도시)가 제N 노드(aN)의 우측에 배치된 경우, 출력부(31, 33, 35) 신호는 제1 경로로 진행하면 족하므로 양방향 버퍼부(301, 303, 305)의 제1 경로입력신호(PATH1_IN)로 입력되도록 배치한다. 입력부(71, 73, 75)는 버스 신호를 입력받는 것이므로 버스 상의 어느 노드(a1, a2, a3,.. aN)에 연결되어도 무방하다. 버스가 출력부(31, 33, 35) 신호를 로딩할 때에는 양방향 버퍼부(301, 303, 305)가 제1 제어신호(PATH1_ON)에 의해 제1 경로로 신호를 전달하고, 버스의 신호를 입력부(71, 73, 75)로 제공할 때에는 양방향 버퍼부(301, 303, 305)가 제2 제어신호(PATH2_ON)에 의해 제2 경로로 신호를 전달하도록 제어된다면, 도 2의 데이터 버스와 동일한 동작을 하게 된다.
<실시 예>
도 5처럼, 양방향 버퍼부(300)를 직렬로 연결하는 것 뿐만 아니라, 도 5의 버스 구조에 더하여 제1 노드(a1) 또는 제2 노드(a2) 또는 다른 노드에 적어도 하나의 양방향 버퍼부(300)를 병렬로 더 연결할 경우에는 버스의 분기회로가 가능해진다.
<버퍼의 다른 실시 예>
도 4의 제1 버퍼(U1)와 제2 버퍼(U2)를 대신하여, 도 6 및 도 7에는 다른 기능을 더 구비한 제1 버퍼(U3)와 제2 버퍼(U4)로 구현될 수 있다.
(1) 우선, 제1 제어신호(PATH1_ON)와 제2 제어신호(PATH2_ON)는 서로 반대 위상으로 동작해야 하나, 처리 속도가 빨라지는 등의 경우에 제어 타이밍에 문제가 발생하여 제1 제어신호(PATH1_ON)와 제2 제어신호(PATH2_ON)가 모두 논리 하이가 될 수 있으며, 이 경우에는 버스 라인이 동작하지 않게 된다. 이를 방지하기 위하여, 도 7의 양방향 버퍼부(700)의 제1 버퍼(U3)와 제2 버퍼(U4)는 강제로 동작을 오프시키는 제3 제어신호를 입력받기 위한 제6 단자(PATH_OFF)를 더 구비할 수 있다.
다시 말해, 제3 제어신호가 활성화되면, 제1 제어신호(PATH1_ON)와 제2 제어신호(PATH2_ON)가 모두 논리 하이가 되더라도 제3 단자(PATH)로 입력되는 제어신호가 내부에서 논리 로우로 변환된다. 이러한 구현을 위해, 각 버퍼는 제1 제어신호(PATH1_ON)와 제2 제어신호(PATH2_ON)를 상태를 모두 확인해야 하므로, 제3 단자(PATH)를 대신하여 제1 제어신호(PATH1_ON)를 입력받는 제3-1 단자(MPATH)와 제2 제어신호(PATH2_ON)를 입력받는 제3-2 단자(SPATH)를 구비한다.
(2) 또한, 제1 버퍼(U3)와 제2 버퍼(U4)는 버스를 강제로 프리차지 상태로 두기 위한 제4 제어신호(Hi-z)를 입력받는 제7 단자(Hi-z)를 구비할 수 있다.
도 6은 제1 버퍼(U3) 또는 제2 버퍼(U4)의 구현 예로서, 제1 버퍼(U3)와 제2 버퍼(U4)는 동일한 버퍼이다. 버퍼(U3, U4)는 제1 단자(I1)와 제2 단자(I2)의 신호를 부정논리곱(NAND)하는 제1 논리소자(U11)와, 제3-1 단자(MPATH)와 제3-2 단자(SPATH)와 제6 단자(PATH_OFF)의 신호를 부정논리곱하는 제7 논리소자(U21)와, 제3-2 단자(SPATH)와 제7 논리소자(U21) 신호를 부정논리곱하는 제8 논리소자(U22)와 제8 논리소자(U22)의 출력을 반전시키는 제9 논리소자(U23)를 포함한다. 제7 논리소자(U21)는 제1 제어신호(PATH1_ON)와 제2 제어신호(PATH2_ON) 및 제3 제어신호(PATH_OFF)를 부정논리곱하게 된다.
또한, 버퍼(U3, U4)는 제9 논리소자(U23)의 출력을 반전시키는 제2 논리소자(U12)와 제1 논리소자(U11)의 출력을 부정논리합하는 제3 논리소자(U13)와, 제1 논리소자(U11)와 제9 논리소자(U23)의 출력을 부정논리곱하는 제4 논리소자(U14)와, 제3-1 단자(MPATH)와 제3-2 단자(SPATH)의 신호를 부정논리합하는 제10 논리소자(U24)와, 제3 논리소자(U13)와 제10 논리소자(U24)의 출력 및 제4 제어신호(Hi-z)를 부정논리합하여 제4 단자(P_ONb)로 출력하는 제5 논리소자(U25)와, 제4 논리소자(U14)와 제10 논리소자(U24)의 출력 및 제4 제어신호(Hi-z)를 부정논리합하여 제5 단자(N_ON)로 출력하는 제6 논리소자(U26)를 포함한다.
버퍼(U3, U4)를 도 3의 버퍼(U1, U2)와 비교하면, 도 3의 버퍼(U1, U2)의 제1,2,3,4 논리소자(U11,U12,U13,U14)는 그대로 적용되고, 인버터인 제5 및 제6 논리소자(U15,U16)은 노아 게이트인 제5 논리소자(U25)와 제6 논리소자(U26)로 바뀌었지만, 제3 논리소자(U13)와 제4 논리소자(U14)에 대해서는 동일한 반전 동작을 수행한다. 도 3의 제2 논리소자(U12)의 출력은 제9 논리소자(U23)의 출력에 해당한다.
도 6의 버퍼(U3, U4)의 동작을 정리하면 다음의 표 2와 같다. 표 2를 참조하면, 도 6의 버퍼(U3, U4)는제3 제어신호(PATH_OFF)가 논리 하이로 설정되면 해당 버퍼가 버스의 신호 전달에 기여하지 않고 논리 로우로 설정된 경우에는 해당 버퍼가 정상 동작하는 것으로 설계된 예임을 알 수 있다.
Hi-z MPATH SPATH PATH_OFF 동작
1 X X X P_ONb(Low), N_ON(Low)출력,
버스는 프리차지 상태
0 1 0 X 입력 I1, I2에 따라 출력결정
정상 동작상태
0 1 1 0 입력 I1, I2에 따라 출력결정
정상 동작상태
0 1 1 1 P_ONb(High), N_ON(Low)출력,
동작 오프상태
0 0 X X P_ONb(High), N_ON(Low)출력,
동작 오프상태
도 7에는 도 6의 버퍼를 이용한 양방향 버퍼부(700)가 개시되어 있다. 도 7을 참고하면, 제1 버퍼(U3)는 제3-1 단자(MPATH)에 제1 제어신호(PATH1_ON), 제3-2 단자(SPATH)에 제2 제어신호(PATH2_ON)를 입력받고, 제3 제어신호(PATH_OFF)와 제4 제어신호(Hi-z)는 논리 로우로 설정된다. 제2 버퍼(U4)는, 제3-1 단자(MPATH)에 제2 제어신호(PATH2_ON), 제3-2 단자(SPATH)에 제1 제어신호(PATH1_ON)를 입력받고, 제3 제어신호(PATH_OFF)는 논리 하이로 설정되고, 제4 제어신호(Hi-z)는 논리 로우로 설정된다.
제3 제어신호(PATH_OFF)는 제1 제어신호(PATH1_ON)와 제2 제어신호(PATH2_ON)가 모두 논리 하이 상태가 된 경우에 해당 버퍼의 동작을 결정한다. 제2 버퍼(U4)는 제3 제어신호(PATH_OFF)가 논리 하이로 설정되었으므로, 제1 제어신호(PATH1_ON)와 제2 제어신호(PATH2_ON)가 모두 논리 하이로 제어된 경우에, 제3-1 단자(MPATH)로 입력되는 제2 제어신호(PATH2_ON)가 비록 논리 하이이지만 제9 논리소자(U23)의 출력의 논리 로우로 변환되어, 마치 제2 제어신호(PATH2_ON)가 논리 로우로 변환된 것과 같은 결과가 되어, 표 2에서처럼 제2 버퍼(U4)의 동작이 오프된다.
제1 버퍼(U3)는 제3 제어신호(PATH_OFF)가 논리 로우로 설정되었으므로, 표 2에서처럼, 제1 제어신호(PATH1_ON)와 제2 제어신호(PATH2_ON)가 모두 논리 하이로 제어되더라도 제1 버퍼(U3)는 그대로 활성화되어 정상 동작한다. 따라서 도 7의 설계는 제1 제어신호(PATH1_ON)와 제2 제어신호(PATH2_ON)가 모두 논리 하이인 경우에 제1 버퍼(U3)이 동작하고 제2 버퍼(U4)는 동작하지 않도록 설계된 예이다.
제4 제어신호(Hi-z)가 논리 하이로 설정되면, 제4 단자(P_ONb)와 제5 단자(N_ON)의 출력은 모두 논리 로우가 된다. 따라서, 제1 버퍼(U3)의 제4 제어신호(Hi-z)가 논리 하이이면, 제2 풀업 트랜지스터(Q3)가 턴온되고 제2 풀다운 트랜지스터(Q4)는 턴 오프되어 제2 노드(a2)가 논리 하이로 프리차지되기 때문에, 제1 단자(I1)와 제2 단자(I2)로 입력되는 데이터에 관계없이 제1 경로로의 신호가 전달되지 않는다. 제2 버퍼(U4)의 제4 제어신호(Hi-z)가 논리 하이이면 제1 노드(a1)가 논리 하이로 프리차지된다.
<실시 예: 제4 제어신호의 사용>
당연히, 도 7의 양방향 버퍼부(700)를 복수 개 연결하여, 도 5와 같은 하나의 버스회로를 구현할 수 있다. 이러한 경우에 제4 제어신호(Hi-z)는, 버스 신호를 특정 노드까지만 전달하도록 설계하는데 사용할 수 있다.
예컨대, 10개의 양방향 버퍼부700)를 도 5처럼 직렬로 연결하되 첫 번째 양방향 버퍼부에서 전송을 개시한 버스 신호가 7번째 양방향 버퍼부까지만 전송되도록 설계하고자 할 경우, 10개의 양방향 버퍼부(700) 중 제1 양방향 버퍼부부터 제7 양방향 버퍼부의 제4 제어신호(Hi-z)를 논리 로우로 설정하는데 반해, 후단에 제8 양방향 버퍼부부터 제10 양방향 버퍼부의 제4 제어신호(Hi-z)는 논리 하이로 설정할 수 있다. 제8 양방향 버퍼부부터 제10 양방향 버퍼부는 모두 강제 프리차지된 상태로 이전 노드의 버스 신호를 앞으로 전달하지 않는다.
<실시 예>
이상 도 7의 예는, 제1 버퍼(U3)와 제2 버퍼(U4)가 동일한 범용의 버퍼를 사용하는 예로서 모두 제6 단자(PATH_OFF)를 구비하고 제3 제어신호(PATH_OFF)를 입력받는 예로 도시되어 있다. 그러나, 예컨대 제1 버퍼(U3)나 제2 버퍼(U4) 중에 어느 하나만 제3 제어신호(PATH_OFF)를 입력받는 제6 단자(PATH_OFF)를 구비하여 논리 하이로 설정되면, 동일한 목적을 달성할 수 있다.
이상에서는 본 발명의 바람직한 실시 예에 대하여 도시하고 설명하였지만, 본 발명은 상술한 특정의 실시 예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 다양한 변형실시가 가능한 것은 물론이고, 이러한 변형실시들은 본 발명의 기술적 사상이나 전망으로부터 개별적으로 이해되어서는 안 될 것이다.

Claims (14)

  1. 서로 단선된 제1 노드와 제2 노드 사이에 배치되어 상기 제1 노드와 제2 노드를 하나의 버스로 연결하는 양방향 버퍼부에 있어서,
    상기 제1 노드를, 제1 동작전압으로 풀업하는 제1 풀업 트랜지스터와 제2 동작전압으로 풀다운하는 제1 풀다운 트랜지스터;
    상기 제2 노드를, 상기 제1 동작전압으로 풀업하는 제2 풀업 트랜지스터와 상기 제2 동작전압으로 풀다운하는 제2 풀다운 트랜지스터;
    제1 제어신호에 의해 활성화될 경우, 외부에서 입력되는 제1 경로입력신호와 상기 제1 노드 중 어느 하나가 논리 로우(Low)가 되는 경우 상기 제1 동작전압으로 프리차지된 상기 제2 노드가 논리 로우가 되도록 상기 제2 풀업 트랜지스터와 제2 풀다운 트랜지스터를 제어하는 제1 버퍼; 및
    제2 제어신호에 의해 활성화될 경우, 외부에서 제2 경로입력신호와 상기 제2 노드 중 어느 하나가 논리 로우가 되는 경우 상기 제1 동작전압으로 프리차지된 상기 제1 노드가 논리 로우가 되도록 상기 제1 풀업 트랜지스터와 제1 풀다운 트랜지스터를 제어하는 제2 버퍼를 포함하는 것을 특징으로 하는 양방향 버퍼부.
  2. 제1항에 있어서,
    상기 제1 버퍼가 상기 제1 제어신호가 논리 하이(High)일때 활성화되며, 상기 제1 제어신호가 논리 로우가 되면 상기 제1 버퍼는 상기 제2 풀업 트랜지스터와 제2 풀다운 트랜지스터를 모두 오프시키는 것을 특징으로 하는 양방향 버퍼부.
  3. 제2항에 있어서,
    상기 제2 버퍼가 상기 제2 제어신호가 논리 하이일때 활성화되며, 상기 제2 제어신호가 논리 로우가 되면 상기 제2 버퍼는 상기 제1 풀업 트랜지스터와 제1 풀다운 트랜지스터를 모두 오프시키는 것을 특징으로 하는 양방향 버퍼부.
  4. 제3항에 있어서,
    상기 제1 제어신호와 제2 제어신호는 서로 반대 위상을 가짐으로써 임의의 시점에서 상기 제1 버퍼와 제2 버퍼 중 어느 하나가 동작하는 것을 특징으로 하는 양방향 버퍼부.
  5. 제4항에 있어서,
    상기 제1 버퍼는,
    상기 제1 제어신호와 제2 제어신호를 모두 입력받아 상기 제1 제어신호와 제2 제어신호가 모두 논리 하이가 된 경우에 상기 제2 풀업 트랜지스터와 제2 풀다운 트랜지스터를 모두 오프시키는 것을 특징으로 하는 양방향 버퍼부.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 제1 버퍼와 제2 버퍼는 각각,
    제1 단자와 제2 단자의 신호를 부정논리곱(NAND)하는 제1 논리소자와, 제3 단자 신호를 반전시키는 제2 논리소자와, 상기 제1 논리소자와 제2 논리소자의 출력을 부정논리합(NOR)하는 제3 논리소자와, 상기 제1 논리소자와 제3 단자의 신호를 부정논리곱하는 제4 논리소자와, 상기 제3 논리소자의 출력을 반전시켜 제4 단자로 출력하는 제5 논리소자와, 상기 제4 논리소자의 출력을 반전시켜 제5 단자로 출력하는 제6 논리소자를 포함하고,
    상기 제1 버퍼의 제1 단자와 제2 단자에는 상기 제1 경로입력신호와 상기 제1 노드가, 상기 제3 단자에는 제1 제어신호가, 상기 제4 단자는 상기 제2 풀업 트랜지스터의 게이트가, 상기 제5 단자에는 상기 제2 풀다운 트랜지스터의 게이트가 각각 연결되며,
    상기 제2 버퍼의 제1 단자와 제2 단자에는 상기 제2 경로입력신호와 상기 제2 노드가, 상기 제3 단자에는 제2 제어신호가, 상기 제4 단자는 상기 제1 풀업 트랜지스터의 게이트가, 상기 제5 단자에는 상기 제1 풀다운 트랜지스터의 게이트가 각각 연결되는 것을 특징으로 하는 양방향 버퍼부.
  7. 제6항에 있어서,
    상기 제1 버퍼는,
    상기 제3 단자를 대신하여 상기 제1 제어신호 및 제2 제어신호를 따로 입력받기 위한 제3-1 단자와 제3-2 단자를 구비하고, 상기 제1 버퍼의 동작을 강제로 오프시키는 제3 제어신호를 입력받는 제6 단자를 구비하며,
    상기 제1 제어신호, 제2 제어신호 및 제3 제어신호를 입력받아 부정논리곱하는 제7 논리소자와, 상기 제7 논리소자와 제1 제어신호를 부정논리곱하는 제8 논리소자와, 상기 제8 논리소자의 출력을 반전하여 상기 제3 단자의 입력 신호로 변환하는 제9 논리소자를 구비하여,
    상기 제1 제어신호와 제2 제어신호가 모두 논리 하이가 된 경우에, 상기 제2 풀업 트랜지스터와 제2 풀다운 트랜지스터를 모두 오프시키는 것을 특징으로 하는 양방향 버퍼부.
  8. 제7항에 있어서,
    상기 제3-1 단자와 제3-2 단자의 입력을 부정논리합하는 제10 논리소자를 포함하고,
    상기 제5 논리소자는 상기 제3 논리소자와 제10 논리소자의 출력을 부정논리합 함으로써 상기 제3 논리소자의 출력을 반전시키는 노아 게이트(NOR Gate)로 구현되어,
    상기 제6 논리소자는 상기 제4 논리소자와 제10 논리소자의 출력을 부정논리합 함으로써 상기 제3 논리소자의 출력을 반전시키는 노아 게이트(NOR Gate)로 구현함으로써, 상기 제1 제어신호 및 제2 제어신호가 모두 논리 로우인 경우에 상기 제2 노드를 프리차지 하는 것을 특징으로 하는 양방향 버퍼부.
  9. 제6항에 있어서,
    상기 제1 버퍼와 제2 버퍼는 제4 제어신호를 입력받기 위한 제7 단자를 구비하고, 상기 제4 제어신호가 논리 하이가 되면, 상기 제4 단자와 제5 단자의 출력을 모두 논리 로우로 출력하는 것을 특징으로 하는 양방향 버퍼부.
  10. 제1항 내지 제5항 중 어느 한 항에 기재된 복수 개의 양방향 버퍼부를 상호 연결하되, 전단 양방향 버퍼부의 제2 노드와 후단 양방향 버퍼부의 제1 노드를 상호 연결하는 방법으로 직렬 연결하여 하나의 버스 라인으로 연결된 것을 특징으로 하는 양방향 버스회로.
  11. 제10항에 있어서,
    상기 복수 개의 양방향 버퍼부가 상호 연결된 노드들 중 어느 하나에 다른 양방향 버퍼부가 더 연결됨으로써 상기 버스 라인의 분기회로를 구성하는 것을 특징으로 하는 양방향 버스 회로.
  12. 제10항에 있어서,
    상기 제1 버퍼와 제2 버퍼는 각각,
    제1 단자와 제2 단자의 신호를 부정논리곱(NAND)하는 제1 논리소자와, 제3 단자 신호를 반전시키는 제2 논리소자와, 상기 제1 논리소자와 제2 논리소자의 출력을 부정논리합(NOR)하는 제3 논리소자와, 상기 제1 논리소자와 제3 단자의 신호를 부정논리곱하는 제4 논리소자와, 상기 제3 논리소자의 출력을 반전시켜 제4 단자로 출력하는 제5 논리소자와, 상기 제4 논리소자의 출력을 반전시켜 제5 단자로 출력하는 제6 논리소자를 포함하고,
    상기 제1 버퍼의 제1 단자와 제2 단자에는 상기 제1 경로입력신호와 상기 제1 노드가, 상기 제3 단자에는 제1 제어신호가, 상기 제4 단자는 상기 제2 풀업 트랜지스터의 게이트가, 상기 제5 단자에는 상기 제2 풀다운 트랜지스터의 게이트가 각각 연결되며,
    상기 제2 버퍼의 제1 단자와 제2 단자에는 상기 제2 경로입력신호와 상기 제2 노드가, 상기 제3 단자에는 제2 제어신호가, 상기 제4 단자는 상기 제1 풀업 트랜지스터의 게이트가, 상기 제5 단자에는 상기 제1 풀다운 트랜지스터의 게이트가 각각 연결되는 것을 특징으로 하는 양방향 버스 회로.
  13. 제12항에 있어서,
    상기 제1 버퍼와 제2 버퍼는 제4 제어신호를 입력받기 위한 제7 단자를 구비하고, 상기 제4 제어신호가 논리 하이가 되면, 상기 제4 단자와 제5 단자의 출력을 모두 논리 로우로 출력하는 것을 특징으로 하는 양방향 버스 회로.
  14. 제13항에 있어서,
    상기 복수 개의 양방향 버퍼부 중에,
    상기 제4 제어신호를 논리 하이로 설정한 양방향 버퍼부를 적어도 하나 배치함으로써 상기 버스를 통한 신호 전달이 더 진행하지 않도록 차단하는 것을 특징으로 하는 양방향 버스 회로.
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Citations (3)

* Cited by examiner, † Cited by third party
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KR940012089A (ko) * 1992-11-27 1994-06-22 김광호 데이타 출력버퍼
KR100557951B1 (ko) * 2003-10-20 2006-03-10 주식회사 하이닉스반도체 입력 버퍼 회로
KR100647418B1 (ko) * 2005-12-29 2006-11-23 동부일렉트로닉스 주식회사 분리 소자로 사용 가능한 레벨 변환기 출력 버퍼 회로

Patent Citations (3)

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