KR100192929B1

KR100192929B1 - 데이타 출력버퍼

Info

Publication number: KR100192929B1
Application number: KR1019950041041A
Authority: KR
Inventors: 김홍석
Original assignee: 김영환; 현대전자산업주식회사
Priority date: 1995-11-13
Filing date: 1995-11-13
Publication date: 1999-06-15
Also published as: KR970031318A

Abstract

본 발명은 데이터 출력버퍼에 관한 것으로, 특히 하이 임피던스상태 제어신호와, 딜레이부를 거쳐 일정시간 지연된 상기 하이 임피던스상태 제어신호를 입력받아 논리조합하여 풀업 및 풀다운 제어신호를 발생시키는 제어수단과; 메모리 셀로부터 판독된 데이터를 입력받아 상기 데이터를 래치시키는 래치수단의 출력신호에 다라 동작이 제어되어 상기 데이터를 래치시키는 래치수단의 출력신호에 따라 동작이 제어되어 상기 풀업 및 풀다운 제어신호를 선택적으로 전달하는 스위칭 수단과; 상기 스위칭 수단을 통해 선택적으로 전달된 풀업 및 풀다운 제어신호에 의해 동작이 제어되어 상기 최종 출력라인의 전위를 풀업 및 풀다운시켜 하이 임피던스상태로의 복귀를 촉진시키는 보조 풀업 드라이버 및 보조 풀다운 드라이버를 추가로 구비하므로써, 반도체 메모리장치의 메모리셀로부터 판독된 데이터를 외부로 출력한 후 하이 임피던스상태로 복귀시 입 · 출력 버스상에서의 데이터 충돌을 방지할 수 있는 데이터 출력버퍼에 관한 것이다.

Description

데이터 출력버퍼

제1도는 종래 데이터 출력버퍼의 회로도.

제2도는 제1도에 도시된 데이터 출력버퍼의 하이 임피던스 특성도.

제3도는 본 발명의 실시예에 다른 데이터 출력버퍼의 회로도.

제4도는 제3도에 도시된 제2 제어수단의 동작 타이밍도.

제5도는 제3도에 도시된 데이터 출력버퍼의 하이 임피던스 특성도.

* 도면의 주요부분에 대한 부호의 설명

10, 30 : 래치수단 12, 32 : 제1 제어수단

34 : 제2 제어수단 36 : 스위칭 수단

본 발명은 데이터 출력버퍼에 관한 것으로, 특히 반도체 메모리 장치의 메모리셀로부터 판독된 데이터를 외부로 출력한 후 하이 임피던스(Hi-Z)상태로 복귀하는 경우 입력/출력 버스상에서의 데이터 충돌을 방지할 수 있는 데이터 출력버퍼에 관한 것이다.

본 발명은 노트북 PC와 같은 하이 임피던스 입력/출력(I/O) 버스를 갖고 있는 시스템과 저전력화를 위해 CMOS 계열등을 사용하는 시스템용 디램 장치의 데이터 출력버퍼에 사용될 수 있다.

디램(Dynamic Random Access Memory; DRAM) 및 에스램(Static Rnadom Access Memory; SRAM)등과 같은 통상의 반도체 메모리장치는 자체내의 메모리셀로부터 판독된 데이터 신호를 외부에 설치되는 주변회로와 정합시키기 위한 데이터 출력버퍼를 구비한다. 상기 데이터 출력버퍼는 상기 메모리셀로부터의 상기 판독된 데이터신호의 전압레벨을 외부의 주변회로가 요구하는 전압레벨로 조절한다.

이하 종래의 데이터 출력버퍼를 제1도 및 제2도를 참조하여 설명한다.

제1도는 종래 데이터 출력버퍼의 회로도이고, 제2도는 제1도에 도시된 데이터 울력버퍼의 하이 임피던스 특성도이다.

먼저 '하이' 데이터를 출력하는 경우를 설명한다.

반도체 메모리장치의 메모리셀로부터 판독되어 데이터버스 감지 증폭기를 거쳐 나온 출력신호, 즉 진위 데이터(DO)가 '하이'이고 보수 데이터(/DO)가 '로우'이고 하이 임피던스(Hi-Z)상태 제어신호(TRI)가 '로우'이면, 래치수단(10)의 출력, 즉 제1 노드(N1)는 '하이'가 되고, 하이 임피던스상태 제어신호(TRI)는 제1 인버터(11)를 통하여 '로우'에서 '하이'로 반전된다.

그리고, 제1 노드(N1)의 '하이'신호와 제2 노드(N2)의 '로우'신호를 입력으로 하는 노어게이트(NOR1)는 '로우'상태의 풀다운 제어신호(pd1)를 출력하여, 후단의 풀다운 트랜지스터(MN12)를 턴-오프시키게 된다.

또, 제1 노드(N1)는 '하이'이고, 상기 인버터(11)의 출력신호가 '하이'이므로 제3 낸드게이트(NAND3)의 출력은 '로우' 상태가 되어, 제2 인버터(I2)를 거쳐 '하이'로 번전된 풀업 제어신호(pu1)에 의해 풀업 트랜지스터(MN11)가 턴-온된다.

상기 동작에 의해, 출력노드(N3)는 전원전압(Vdd)으로 충전되어 '하이'데이터가 출력된다.

이어서, '로우' 데이터를 출력하는 동작을 설명한다.

먼저, 반도체 메모리장치의 메모리셀로부터 판독되어 데이터버스 감지증폭기를 거쳐 나온 출력신호 진위 데이터(DO)가 '로우'이고, 보수 데이터(/DO)가 '하이'이고, 하이 임피던스상태 제어신호(TRI)가 '로우'이면, 래치수단(10)의 출력, 즉 제1 노드(N1)는 '로우'상태가 되고, 하이 임피던스(Hi-Z)상태 제어신호(TRI)는 제1 인버터(I1)를 통하여 '로우'에서 '하이'로 반전된다.

그래서, 상기 '로우' 상태의 제1 노드(N1)신호와, 상기 제1 인버터(I1)의 출력신호인 '하이'신호를 입력으로하는 제3 낸드게이트(NAND3)의 출력신호는 '하이'가 되어, 제2 인버터(I2)를 거쳐 '로우'로 반전된 풀업 제어신호(pu1)를 출력하고, 이에 따라 풀업 트랜지스터(MN11)가 턴-오프된다. 그리고, 제1 및 제2 노드(N1, N2)를 통해 두 '로우'신호를 입력받는 노어게이트(NOR1)는 '하이'상태의 풀다운 제어신호(pd1)를 출력하여, 풀다운 트랜지스터(MN12)는 턴-온 된다.

상기 동작에 의해, 출력노드(N3)의 전하가 접지전압원(Vss)으로 방전되어 '로우'데이터가 출력되는 것이다.

이하, 상기 '하이'데이터 또는 '로우'데이터를 출력한 후 데이터 출력버퍼를 하이 임피던스(Hi-Z)상태로 복귀하는 과정을 설명하기로 한다.

하이 임피던스 상태 제어신호(TRI)가 '로우'에서 '하이'로 전이되면, 상기 데이터버스 감지증폭기를 거쳐 나온 출력신호 진위 데이터(DO) 및 보수 데이터(/DO)의 논리상태에 무관하게 상기 논리수단(12)의 출력 신호인 풀업 및 풀다운 제어신호(pu1, pd1)가 모두 '로우'로 출력되어, 풀업 드라이버(MN11) 및 풀다운 드라이버(MN12)의 게이트에 '로우'신호가 인가되어 상기 풀업 드라이버(MN11) 및 풀다운 드라이버(MN12)가 각각 턴-오프된다.

상기 동작에 의해, 데이터 출력버퍼는 하이 임피던스(Hi-Z)상태가 된다.

상기한 바와 같이 종래의 데이터 출력버퍼는 입 · 출력 공유시 하이 임피던스(Hi-Z) 상태를 사용하는데, 제2도에 도시된 바와 같이 하이 임피던스 준위로 돌아가는데 많은 시간이 걸리게 되는 문제점이 있다.

따라서, 입 · 출력 버스를 공유하기 위하여 시간 지연이 발생하게 되거나, 상기 입 · 출력 버스상에 데이터 충돌이 발생하게 된다. 이와 같은 현상은 시스템 구성용 IC가 저전력화를 위해 TL 소자에서 하이 임피던스 소자인 CMOS계열로 전환되면서 더욱 문제시 되고 있다.

따라서, 본 발명은 상기한 문제점을 해결하기 위한 것으로, 반도체 메모리장치의 메모리셀로부터 판독된 데이터를 외부로 출력한 후 하이 임피던스(Hi-Z)상태로 복귀하는데 걸리는 시간을 줄여 입력/출력 버스상에서의 제이터 충돌을 방지할 수 있는 데이터 출력버퍼를 제공하는데 그 목적이 있다.

상기 목적들을 달성하기 위하여, 본 발명은 메모리 셀로부터 판독된 데이터를 입력받앙 상기 데이터를 래치시키는 래치수단과; 상기 래치수단의 출력신호와, 하이 임피던스상태 제어신호를 논리조합하여 풀업 제어신호와 풀다운 제어신호를 발생시키는 제1 제어수단과; 상기 제1 제어수단으로부터 출력되는 풀업 제어신호와 풀다운 제어신호에 의해 동작이 제어되어 최종 출력라인에 전원전압과 접지전압을 상기 데이터값에 따라 선택적으로 공급하는 주 풀업 드라이버 및 주 풀다운 드라이버를 구비하는 데이터 출력버퍼에 있어서, 상기 하이 임피던스상태 제어신호와, 딜레이부를 거쳐 일정시간 지연된 상기 하이 임피던스상태 제어신호를 입력받아 논리조합하여 제2 제어신호를 발생시키는 제2 제어수단과, 상기 래치수단의 출력신호에 따라 동작이 제어되어 상기 제2 제어신호를 선택적으로 전달하는 스위칭 수단과, 상기 스위칭 수단을 통해 선택적으로 전달된 제2 제어신호에 의해 동작이 제어되어 상기 최종 출력라인의 전위를 풀업 및 풀다운시켜 하이 임피던스상태로의 복귀를 촉진시키는 보조 풀업 드라이버 및 보조 풀다운 드라이버를 구비하는 것을 특징으로 하는 데이터 출력버퍼를 제공한다.

이하, 본 발명을 첨부된 도면을 참조하여 상세히 설명하기로 한다.

제3도는 본 발명의 실시예에 다른 데이터 출력버퍼의 회로도이고, 제4도는 제3도에 도시된 제2 제어수단의 동작 타이밍도이고, 제5도는 제3도에 도시된 데이터 출력버퍼의 하이 임피던스 특성도이다.

본 발명에 따른 데이터 출력버퍼는 메모리 셀로부터 판독된 데이터(DO, /DO)를 입력받아 상기 데이터를 래치시키는 래치수단(30)과; 상기 래치수단(30)의 출력신호(N1)와, 하이 임피던스(Hi-Z)상태 제어신호(TRI)를 논리조합하여 풀업 제어신호(pu1)와 풀다운 제어신호(pd1)를 발생시키는 제1 제어수단(32)과; 상기 제1 제어수단(32)으로부터 출력되는 풀업 제어신호(pu1)와 풀다운 제어신호(pd1)에 의해 동작이 제어되어 최종 출력라인(N7)에 전원전압(Vdd)과 접지전압(Vss)을 상기 데이터값(DO, /DO)에 따라 선택적으로 공급하는 주 풀업 드라이버(MN31) 및 주 풀다운 드라이버(MN32)와; 상기 하이 임피던스상태 제어신호(TRI)와, 제3 노드(N3)로 일정시간 지연된 상기 하이 임피던스 상태 제어신호를 전달하는 딜레이부(33)의 출력신호를 입력받아 논리조합하여 제4 노드(N4)로 제2 제어신호(pu2, pd2)를 발생시키는 제2 제어수단(34)과; 상기 래치수단(30)의 출력노드(N1)의 전위에 따라 동작이 제어되어 상기 제2 제어신호(pu2, pd2)를 선택적으로 전달하는 스위칭 수단(36)과; 상기 스위칭 수단(36)을 통해 선택적으로 전달된 제2 제어신호(pu2, pd2)에 의해 동작이 제어되어 상기 최종 출력라인(N7)의 전위를 풀업 및 풀다운시키는 보조 풀업 드라이버(MN33) 및 보조 풀다운 드라이버(MN34)을 포함하여 구성된다.

상기 래치수단(30)은 2개의 낸드게이트(NAND1, NAND2)로 이루어진 RS플립-플롭구조를 이룬다.

그리고, 상기 제1 제어수단(32)은 상기 하이 임피던스상태 제어신호(TRI)를 반전시키는 제1 인버터(I1)와; 상기 인버터(I1) 출력신호와, 상기 래치수단(30)의 출력노드(N1) 신호를 입력받아 낸드조합하는 낸드게이트(NAND3)와; 상기 낸드게이트(NAND3)의 출력신호를 반전시키는 상기 풀업 제어신호(pu1)를 출력하는 제2 인버터(I2)와; 상기 래치수단(30)의 출력노드(N1) 신호와, 상기 하이 임피던스상태 제어신호(TRI)를 입력받아 노어조합하여 상기 풀다운 제어신호(pd1)를 출력하는 노어 게이트(NOR1)로 구성된다.

또한, 상기 제2 제어수단(34)은, 상기 하이 임피던스상태 제어신호(TRI)를 입력하여 소정의 시간 지연시키는 짝수개의 인버터(도시되지 않음)로 이루어진 딜레이부(33)와; 상기 하이 임피던스 상태 제어신호(TRI)와 딜레이부(37)의 출력노드(N3) 신호를 배타 논리조합하는 익스클루시브 노어 게이트(X-NOR1)로 구성된다.

그리고, 상기 스위칭 수단(36)은 상기 래치수단(30)의 출력노드(N1) 신호의 논리상태에 다라 선택적으로 구동되어, 상기 익스클루시브 노어 게이트(X-NOR1)의 출력노드(N4) 신호(pu2)를 상기 보조 풀업 드라이버(MN33)에 전달하기 위한 제1 스위칭소자(MT31)와; 상기 래치수단(30)의 출력노드(N4) 신호상태에 따라 상기 제1 스위칭소자(MT31)와 상호 선택적으로 구동되어 상기 익스클루시브 노어 게이트(X-NOR1)의 출력노드(N4) 신호(pd2)를 상기 보조 풀다운 드라이버(MN34)에 전달하기 위한 제2 스위칭소자(MT32)로 구성된다. 상기 제1 및 제2 스위칭소자(MT31, MT32)는 전달게이트로 이루어지며, 상기 익스클루시브 노어 게이트(X-NOR1)의 출력노드(N4)의 두신호(pu2, pd2)는 후단의 풀업 드라이버(MN33)과 풀다운 수단(MN34)의 제어신호로 각각 사용되는 것을 나타내기 위해 서로 다르게 표시하였을 뿐, 결국 두 신호(pu2, pd2)는 같은 전위레벨의 동일신호를 의미한다.

또한, 본 발명의 실시예에서는 상기 주 풀업 및 풀다운 드라이버와, 보조 풀업 및 풀다운 드라이버로 채널 모스 트랜지스터를 사용하지만, 각각의 게이트단으로 인가되는 신호의 전위를 조정하여 P채널 모스 트랜지스터로 구현할 수도 있다.

이하, 본 발명에 따른 데이터 출력버퍼의 동작을 상세히 설명하기로 한다.

먼저, '하이' 데이터를 출력하는 경우를 설명한다.

반도체 메모리장치의 메모리셀로부터 판독되어 입력라인을 통하여 입력된 진위 데이터(DO)가 '하이'이고, 보수 데이터(/DO)가 '로우'이며, 제4도에 도시된 바와 같이 t1 시점에서 상기 하이 임피던스 상태 제어신호(TRI)가 '하이'에서 '로우'로 전이된다. 그리고, 래치수단(30)의 출력 즉, 제1 노드(N1)는 '하이' 상태가 되며, 제2 노드(N2)를 통해 입력되는 하이 임피던스상태 제어신호(TRI)는 제1 인버터(I1)를 통하여 '로우'에서 '하이'로 반전된다. 그 후, 상기 두 노드(N1, N2)의 '하이'신호를 입력으로 하는 낸드게이트(NAND3)는 '로우'신호를 출력하고, 상기 '로우'신호는 제2 인버터(I2)를 통해 '하이'로 전이된다. 그래서, '하이'레벨의 전위를 갖는 풀업 제어신호(pu1)에 의해 주 풀업 드라이버(MN31)는 턴-온 된다.

반면, 노어게이트(32)의 출력신호인 풀다운 제어신호(pd1)는 '로우'가 되어 풀다운 드라이버(PD1)는 턴-오프된다. 그결과, 출력노드(N7)는 전원전압(Vdd)으로 충전되어 '하이' 데이터가 출력된다.

또한, 상기 t1 시점에서 '하이'에서 '로우'로 전이된 하이 임피던스상태 제어신호(TRI)가 익스클루시브 노어 게이트(X-NOR1)의 제1 입력단자 및 딜레이부(33)에 각각 인가된다.

그에 따라, 상기 익스클루시브 노어 게이트(X-NOR1)의 출력, 즉 제4 노드(N4)의 전위는, 상기 딜레이부(33)에서 이루어지는 딜레이시간(제4도의 t2-t1 시간)동안 '하이'가 되어, 제1 및 제2 스위칭소자(MT31, MT32)에 인가된다.

한편, 상기 래치수단(30) 출력노드(N1)의 '하이'신호가 스위칭 수단(36)을 이루는 제1 스위칭소자(MT31)는 턴-오프시키고, 제2 스위칭소자(MT32)는 턴-온시키게 된다.

따라서, 상기 익스클루시브 노어게이트(X-NOR1)의 출력노드인 제4 노드(N4)의 '하이' 신호는 턴-온된 제2 스위칭소자(MT32)를 통하여 보조 풀다운 드라이버(MN34)에 인가되어 이를 턴-온시킨다.

그 후, 상기 하이 임피던스상태 제어신호(TRI)가 인가되는 제2 노드(N2)의 '로우'신호는 딜레이부(33)를 거쳐 t2-t1시간 이후, 제4도의 t2 시점에서 제3 노드(N3), 즉 상기 익스클루시브 노어게이트(X-NOR1)의 제2 입력단자에 인가된다.

그에 따라, X-NOR1의 출력, 즉 제4 노드(N4)의 신호는 '로우'레벨이 되어, 상기 제1 및 제2 스위칭소자(MT31, MT32)에 전달된다.

한편, 상기 래치수단(30) 출력노드(N1)의 '하이'신호가 상기 제1 및 제2 스위칭소자(MT31, MT32)의 동작을 제어하여, 제1 스위칭소자(MT31)는 턴-오프되고, 제2 스위칭소자(MT32)는 턴-온된다.

따라서, 상기 턴-온된 제2 스위칭소자(MT32)는 턴-온된다.

따라서, 상기 턴-온된 제2 스위칭소자(MT32)를 통하여 상기 익스클루시브 노어게이트(X-NOR1)의 '로우' 출력신호가 보조 풀다운 트랜지스터(MN34)의 게이트로 인가되어, 이를 턴-오프시키게 된다.

이와 같이 '하이'데이타를 출력하는 경우에는, 주 풀다운 드라이버(MN32), 보조 풀업 및 풀다운 드라이버(MN33, MN34)는 각각 턴오프되고, 주 풀업 드라이버(MN31)는 턴-온되어 출력노드(N7)의 전위를 전원전압(Vdd)으로 충전하여 데이터 출력을 수행한다.

이하 상기 '하이'데이타를 출력한 후 하이 임피던스(Hi-Z)상태로 복귀하는 과정을 설명한다.

제4도에 도시된 바와 같이, 상기 제3 노드(N3)의 전위가 '로우'가 되고 t3-t2시가 지연 후 t3 시점에 하이 임피던스상태 제어신호(TRI)가 '러우'에서 '하이'로 전이되면, 제1 인버터(I1)를 통하여 '로우'로 반전되어, 결국 주 풀업 제어신호(pu1)로 '로우'신호가 출력된다.

그리고, 노어게이트(NOR1)의 출력신호인 주 풀다운 제어신호(pd1) 또한 '로우'신호가 된다. 그래서, 주 풀업 및 풀다운 드라이버(MN31, MN32)는 모두 턴-오프되고, 하이 임피던스(Hi-Z)상태가 된다.

또한, t3 시점에서 상기 '로우'에서 '하이'로 전이된 하이 임피던스상태 제어신호(TRI)가 익스클루시브 노어게이트(X-NOR1)의 제1 입력단자 및 딜레이부(33)에 각각 인가된다.

그에 따라, 상기 익스클루시브 노어 게이트(X-NOR1)의 출력, 즉 제4 노드(N4)의 전위는, 상기 딜레이부(33)에서 이루어지는 딜레이시간(제4도의 t4-t3 시간)동안 '하이'가 되어, 제1 및 제2 스위칭소자(MT31, MT32)에 인가된다.

따라서, 상기 턴-온된 제2 스위칭소자(MT32)를 통하여 상기 익스클루시브 노어게이트(X-NOR1)의 '하이'출력신호가 보조 풀다운 트랜지스터(MN34)의 게이트로 인가되어, 이를 턴-온시키게 된다.

그 후, 상기 '하이'데이타의 출력시 전원전압(Vcc)으로 충전된 출력라인(36)의 전하가 접지전압원(Vss)으로 방출된다.

그런 다음, 상기 하이 임피던스상태 제어신호(TRI)가 인가되는 제2 노드(N2)의 '하이'신호는 딜레이부(33)를 거쳐 상기 지연시간(t4-t3) 이후 제4도의 t4 시점에서 제3 노드(N3), 즉 상기 익스클루시브 노어게이트(X-NOR1)의 제2 입력단자에 인가된다.

그에 따라, X-NOR1의 출력, 즉 제4 노드(N4)는 '로우'레벨 신호가 되어 제1 및 제2 스위칭소자(MT31, MT32)로 전달된다.

한편, 상기 래치수단(30) 출력노드(N1)의 '하이'신호가 상기 제1 및 제2 스위칭소자(MT31, MT32)의 동작을 제어하여 상기 제2 스위칭소자(MT32)는 턴-온시키고, 제1 스위칭소자(MT31)는 턴-오프시키게 된다.

따라서, 턴-온된 제2 스위칭소자(MT32)가 '로우'레벨의 보조 풀다운 제어신호를 보조 풀다운 드라이버(MN34)에 인가해 준다. 그결과, 상기 t3 시점에서 턴-온되었던 보조 풀다운 드라이버(MN34)는 턴-오프되게 된다.

상기 동작에 의해, 본 발명의 데이터 출력버퍼는 이어서 출력되는 데이터를 입력할 수 있는 하이 임피던스(Hi-Z)상태로 유지한다.

이하 '로우'데이타를 출력하는 방법을 설명하기로 한다.

반도체 메모리셀로부터 판독되어 입력라인을 통하여 입력된 진위 데이터(DO)가 '로우'이고 보수 데이터(/DO)가 '하이'이며, 제4도에 도시된 바와 같이 t1 시점에 하이 임피던스 상태 제어신호(TRI)가 '하이'에서 '로우'로 전이되면, 래치수단(30)의 출력, 즉 제1 노드(N1)는 '로우'가 되고, 하이 임피던스상태 제어신호(TRI)는 제1 인버터(I1)를 통하여 '로우'에서 '하이'로 반전된다.

그 후, 노어게이트(NOR1)의 출력신호(pd1)는 '하이'가 되어, 풀다운 드라이버(MN32)는 턴-온되고, 제1 노드(N1)가 '로우'이고 상기 제1 인버터(I1)의 '하이' 출력신호가 입력되는 제3 낸드게이트(NAND3)의 출력은 '하이'가 되고, 제2 인버터(I2)를 토아여 '로우'로 반전되어 주 풀업 드라이버(MN31)를 턴-오프시킨다.

따라서, 출력노드(N7)의 전하가 접지전압원(Vss)으로 방전되어 '로우'데이타가 출력된다.

또한, 상기 t1 시점에 상기 '하이'에서 '로우'로 전이된 하이 임피던스상태 제어신호(TRI)가 익스클루시브 노어게이트(X-NOR1)의 제1 입력단 및 딜레이부(33)에 각각 인가된다.

그에 따라, 상기 익스클루시브 노어게이트(X-NOR1)의 출력, 즉 제4 노드(N4)의 전위는 상기 딜레이부(33)에서 이루어지는 딜레이시간(t2-t1)동안에는 입력단으로 인가되는 두신호의 전위가 다르기 때문에 '하이'가 되고, 상기 '하이'레벨의 제4 노드(N4)신호는 제1 및 제2 스위칭소자(MT31, MT32)에 인가된다.

한편, 상기 래치수단(30)의 출력노드(N1)신호인 '로우'신호에 의해 스위칭수단(36)을 이루는 제1 스위칭소자(MT31)는 턴-온되고, 제2 스위칭소자(MT32)는 턴-오프된다.

따라서, 턴-온된 제1 스위칭소자(MT31)를 통해 전달된 익스클루시브 노어게이트(X-NOR1)의 '하이'출력신호가 보조 풀업 드라이버(MN33)에 인가되어, 이를 턴-온시킨다.

그 후, 상기 하이 임피던스상태 제어신호(TRI)가 인가되는 제2 노드(N2)의 '로우'신호가 딜레이부(33)를 거쳐 t2-t1의 지연시간 이후 제4도의 t2 시점에서 제3 노드(N3)의 전위를 '로우'로 전이시킴므로써, 상기 익스클루시브 노어게이트(X-NOR1)의 출력노드(N4)의 신호는 '로우'로 전이된다.

한편, 상기 래치수단(30)의 출력노드(N1)신호인 '로우'신호에 의해 스위칭수단(36)을 이루는 제1 스위칭소자(MT31)는 턴-온되어 있고, 제2 스위칭소자(MT32)는 턴-오프되어 있기 때문에, 상기 제4 노드(N4)의 '로우'신호는 상기 턴-온된 제1 스위칭소자(MT31)를 통해 보조 풀업 드라이버(MN33)의 게이트단에 인가된다.

그 결과, 상기 턴-온되었던 보조 풀업 드라이버(MN33)는 턴-오프되게 된다.

이와 같이 '로우'데이타를 출력하는 경우에는 주 풀업 드라이버(MN31), 보조 풀업 드라이버(MN33) 및 보조 풀다운 드라이버(MN34)는 각가 턴-온되고, 주 풀다운 드라이버(MN32)는 턴-온되어 출력노드(N7)의 전하를 접지전압원(Vss)으로 방출하여 데이터 출력을 수행한다.

이하, 상기 '로우'데이타를 출력한 후 하이 임피던스상태로 복귀하는 과정을 설명한다.

제4도에 도시된 바와 같이, 상기 제3 노드(N3)가 '로우'가 되고 t3-t2시간의 지연 후, t3 시점에서 하이 임피던스상태 제어신호(TRI)가 '로우'에서 '하이'로 전이되면, 상기 하이 임피던스상태 제어신호(TRI)는 제1 인버터(I1)를 통하여 '로우'로 반전되어 노어게이트(NOR1)의 출력(pd1)은 래치수단(30)의 출력 즉, 제1 노드(N1)의 전위레벨에 무관하게 '로우'상태가 되어, 주 풀다운 트랜지스터(MN32)를 턴-오프시킨다.

그리고, 제3 낸드게이트(NAND3)의 출력은 제1 인버터(I1)에 이해 반전된 '로우'상태의 하이 임피던스상태 제어신호(TRI)로 인해 '하이'상태가 되고, 이는 제2 인버터(I2)에 의해 반전되어, 결국 풀업 제어신호(pu1)로 '로우'상태 신호가 출력된다. 그래서, 주 풀업 드라이버(MN31)도 턴-오프되어 하이 임피던스(Hi-Z)상태가 된다.

또한 t3 시점에서 상기 '로우'에서 '하이'로 전이된 하이 임피던스상태 제어신호(TRI)가 익스클루시브 노어게이트(X-NOR1)의 제1 입력단 및 딜레이부(33)에 각각 인가된다.

그에 따라, 상기 익스클루시브 노어게이트(X-NOR1)의 출력, 즉 제4 노드(N4)는 제5도의 하이 임피던스 특성도에 도시된 바와 같이, 상기 딜레이부(33)에서 이루어지는 딜레이시간(동 도면의 경우 t4-t3를 의미함)동안 '하이'상태 신호가 출력된다.

한편, 상기 래치수단(30)의 출력노드(N1)의 '로우'신호가 상기 스위칭수단(36)을 이루는 제1 및 제2 스위칭소자(MT31, MT32)의 동작을 제어하여, 상기 제1 스위칭소자(MT31)는 턴-온되고, 제2 스위칭소자(MT32)는 턴-오프된다.

따라서, 제1 스위칭소자(MT31)에 인가된 '하이'신호는 보조 풀업 드라이버(MN33)의 게이트단에 인가되어, 결국 보조 풀업 드라이버(MN33)를 턴-온시킨다.

그 후 상기 접지전압(Vss)으로 방전된 출력노드(N7)의 전하가 전원전압원(Vcc)으로 충전된다.

그에 따라, X-NOR1게이트의 출력, 즉 제4 노드(N4)는 '로우'레벨 신호가 되어 제1 및 제2 스위칭소자(MT31, MT32)로 전달된다.

한편, 상기 래치수단(30) 출력노드(N1)의 '로우'신호가 상기 제1 및 제2 스위칭소자(MT31, MT32)의 동작을 제어하여 상기 제2 스위칭소자(MT32)는 턴-오프시키고, 제1 스위칭소자(MT31)는 턴-온시키게 된다.

따라서, 턴-온된 제1 스위칭소자(MT31)가 '로우'레벨의 보조 풀업 제어신호(pu2)를 보조 풀업 드라이버(MN33)에 인가해 준다. 그결과, 상기 t3 시점에서 턴-온되었던 보조 풀업 드라이버(MN33)는 턴-오프되게 된다.

상기 동작에 의해, 본 발명의 데이터 출력버퍼는 이어서 출력되는 데이터를 입력할 수 잇는 하이 임피던스(Hi-Z)상태로 유지한다(제5도 참조).

상기한 바에 따르면, 본 발명은 노트북 PC와 같이 저전력화를 위해 하이 임피던스 입·출력장치를 사용하는 시스템에서 입·출력버스상의 데이터 충돌을 방지할 수 있으며, 하이 임피던스 상태의 준위로 데이터가 빨리 돌아가도록 제어하므로써, 상기 입·출력버스상에서 데이터 전송속도를 높일 수 있는 효과가 있다.

Claims

메모리 셀로부터 판독된 데이터를 입력받아 상기 데이터를 래치시키는 래치수단과; 상기 래치수단의 출력신호와, 하이 임피던스상태 제어신호를 논리조합하여 주 풀업 및 주 풀다운 제어신호를 발생시키는 제1 제어수단과; 상기 제1 제어수단으로부터 출력되는 주 풀업 및 풀다운 제어신호에 의해 동작이 제어되어 최종 출력라인에 전원전압과 접지전압을 상기 데이터값에 따라 선택적으로 공급하는 주 풀업 드라이버와 주 풀다운 드라이버를 구비하는 데이터 출력버퍼에 있어서, 상기 하이 임피던스상태 제어신호와, 딜레이부를 거쳐 일정시간 지연된 상기 하이 임피던스상태 제어신호를 논리조합하여 보조 풀업 및 풀다운 드라이버의 동작을 제어하는 제2 제어신호를 발생시키는 제2 제어수단과, 상기 래치수단의 출력신호에 따라 동작이 제어되어 상기 제2 제어신호를 선택적으로 보조 풀업 및 풀다운 드라이버로 전달하는 스위칭수단과, 상기 스위칭수단을 통해 선택적으로 전달된 제2 제어신호에 의해 동작이 제어되어 상기 최종 출력라인의 전위를 풀업 및 풀다운시는 보조 풀업 드라이버와 보조 풀다운 드라이버를 구비하는 것을 특징으로 하는 데이터 출력버퍼.
제1항에 있어서, 상기 제1 제어수단은, 상기 하이 임피던스상태 제어신호를 반전시키는 제1 인버터와; 상기 제1 인버터의 출력신호와, 상기 래치수단의 출력신호를 논리조합하여 풀업 제어신호를 출력하는 제1 논리소자와; 상기 풀업 제어신호를 반전시켜 전달하는 제2 인버터와; 상기 래치수단의 출력신호와, 상기 하이 임피던스상태 제어신호를 논리조합하여 풀다운 제어신호를 출력하는 제2 논리소자를 구비하는 것을 특징으로 하는 데이터 출력버퍼.
제1항에 있어서, 상기 제2 제어수단은, 상기 하이 임피던스상태 제어신호를 입력하여 소정시간 지연시켜 출력하는 짝수개의 인버터로 이루어진 딜레이부와; 상기 하이 임피던스 상태 제어신호와 상기 딜레이부의 출력신호를 논리조합하는 배타 논리소자를 구비하는 것을 특징으로 하는 데이터 출력버퍼.
제1항에 있어서, 상기 스위칭 수단은 상기 래치수단의 출력신호에 따라 선택적으로 구동되어 상기 제2 제어수단의 출력신호를 전달하는 제1 및 제2 스위칭소자를 구비하는 것을 특징으로 하는 데이터 출력버퍼.
제4항에 있어서, 상기 제1 및 제2 스위칭소자는 전달게이트로 이루어지는 것을 특징으로 하는 데이터 출력버퍼.