KR100293730B1 - 데이타출력버퍼 - Google Patents

Abstract

본 발명은 외부로부터 일정한 주기로 공급되는 클럭에 응답하여 구동되는 데이터 출력 버퍼에 관한 것으로, 이러한 데이터 출력 버퍼는 외부제어신호와 토글되는 펄스에 응답하여 데이터 출력신호를 레벨 변환시켜 출력하는 데이터 입력부와; 상기 데이터 입력부에 접속되며, 상기 레벨 변환된 신호를 일시적으로 저장하기 위한 데이터 래치부와; 상기 데이터 래치부에 접속되며, 풀업 및 풀다운 동작을 수행하는 풀업 및 풀다운 드라이버와; 상기 풀업 및 풀다운 드라이버에 접속되는 풀업 및 풀다운 트랜지스터를 구비함을 특징으로 한다.

Description

데이터 출력버퍼(DATA OUTPUT BUFFER)

본 발명은 반도체 메모리 장치에 적합한 데이터 출력 버퍼에 관한 것으로, 특히 외부에서 인가되는 클럭에 응답하여 메모리셀로부터 제공된 데이터를 외부로 출력하기 위한 데이터 출력 버퍼에 관한 것이다.

데이터 처리 속도의 향상을 위해, 동기 디램(synchoronous DRAM)등과 같은 반도체 메모리 디바이스는 중앙처리장치(CUP) 또는 메모리 콘트롤러 등과 같은 제어 유닛에서 제공되는 외부 클럭(또는 시스템 클럭)을 수신하여 데이터 억세스 동작을 수행한다. 일정한 주기의 상기 외부 클럭이 인가될 경우에 상기 반도체 메모리 디바이스는 최대한 빠른 시간 내에 데이터를 출력할 수 있도록 설계되어진다. 예컨대, 상기 외부 클럭이 100MHz의 주파수를 가진다고 가정할때, 100MHz의 외부 클럭의 라이징 또는 폴링에지마다 데이터가 상기 반도체 메모리 디바이스내의 데이터 출력버퍼로부터 출력되어져야 바람직 한데, 실제적으로는 데이터의 출력이 다소 지연된다. 이와 같이 출력관련 패스에서 지연을 없게 하여 데이터의 출력 스피드를 개선하는 기술이 본 분야에서 요구되고 있다.

도 1a에는 일반적인 데이터 출력버퍼를 동작시키기 위한 통상의 제어신호 발생회로가 나타나 있다. 도 1a를 참조하면, 반도체 메모리 디바이스의 외부 입력핀을 통해 인가되는 시스템 클럭(또는 외부클럭) SC을 수신하여 파형 정형하는 펄스 정형부 10과, 상기 펄스 정형부 10의 출력을 일정시간 동안 지연시켜 제어신호 SCD0를 출력하는 지연부 20으로 구성되는 제어신호 발생회로가 도시된다. 상기 펄스 정형부 10은 상기 시스템 클럭 SC을 차례로 반전시키는 직렬 연결된 인버터들 I1∼I3들과, 상기 인버터 I3의 출력과 상기 시스템 클럭 SC를 게이팅하여 낸드응답을 생성하는 낸드게이트 NG1로 구성된다. 상기 지연부 20은 상기 낸드게이트 NG1의 출력단자에 직렬로 연결되는 인버터들 I4-I6으로 구성된다. 도 1a에 인가되는 상기 시스템 클럭 SC가 도 2의 파형 SC와 같다고 할 경우에 제어신호 발생회로내의 지연부 20에서 출력되는 제어신호 SCDO는 도 2의 파형 SCDO와 같이 파형 정형되고 위상 지연된 결과로써 얻어진다.

도 1b는 종래 기술들중 하나에 따른 데이터 출력 버퍼의 구체 회로도이며, 도 2는 도 1a와 도 1b에 관련된 각부의 출력 신호들의 타이밍도이다.

도 1b의 데이터 출력 버퍼는, 상기 제어신호 SCDO를 수신하고 반전시키는 인버터 18과, 데이터신호 DOB 및 DO를 각기 수신하고 반전시키는 인버터 17, 19와, 전송게이트 TG1, TG2 및 인버터 110으로 이루어진 데이터 입력부 30과, 인버터 111, 112 및 인버터 113, 114로 각기 이루어진 데이터 래치부들 35, 26과, 낸드게이트 NG2 NG3 및 트랜지스터 T1, T2로 이루어진 풀업 드라이버 40과, 낸드게이트 NG4 및 인버터 115로 이루어진 풀다운 드라이버 50과 풀업 및 풀다운 트랜지스터 T3 및 T4로 구성된다.

도 1b와 도 2를 참조하여 데이터 출력 버퍼의 출력동작을 설명한다. 먼저, 도 2의 파형 SC와 같은 시스템 클럭이 도 1a의 인버터 11에 인가되면 도 1a의 회로에 의해 도 2의 파형 SCDO와 같은 제어신호 SCDO가 도 1b의 인버터 18에 인가된다. 이 경우에 도 2파형 DOB, DO와 같은 전압 레벨을 가지는 메모리 셀의 데이터가 인버터 17, 19에 각기 제공된다고 가정하자. 상기 제어신호 SCDO의 라이징 에지에서 상기 인버터 18의 출력은 논리 로우가 되고, 이에 따라 전송게이트 TG1, TG2가 스위칭 동작을 한다. 따라서, 데이터 신호 DOB는 인버터 17을 통해 출력되어 실질적으로 파형 DO와 같이 되는데, 이 파형 DO가 상기 전송게이트 TG1을 통과한다. 상기 파형 DO는 상기 제어신호 SCOD가 다음의 사이클에서 다시 라이징을 시각하기까지는 노드 D에 도 2의 파형 D와 같이 래치 된다. 마찬가지로 데이터 신호 DO는 인버터 19를 통해 출력되어 실질적으로 도 2의 파형 DOB와 같이 되는데, 이 파형 DOB가 상기 전송게이트 TG2를 통과한다. 상기 파형 DOB는 상기 제어신호 SCDO가 다음의 사이클에서 다시 라이징을 시작하기까지는 노드 DB에 도 2의 파형 DB와 같이 래치 된다. 풀업 드라이버 40내의 낸드 게이트 NG2, NG3은 상기 시간동안 저장된 상기 데이터 신호 D와 인가되는 출력인에이블 신호 HZ를 각기 낸드 게이팅한 결과 논리를 고전압 VPP를 받아 동작하는 트랜지스터 T1, T2의 게이트 단자에 각기 인가한다.

상기 풀업드라이버 40내의 피모오스 트랜지스터 T1의 소오스에 인가되는 전원은 반도체 메모리 디바이스 내부의 승압회로에 의해 승압된 고전압 VPP이다. 여기서, 고전압을 사용하는 이유는 풀업 트랜지스터 T3의 게이트 전위를 전원전압 VCC보다 충분히 높게 하여 출력노드 DOUT에 전원전압 VCC 정도의 레벨을 가지는 출력 데이터 출력될 수 있도록 하기 위한 것이다. 상기 출력 인에이블 신호 HZ가 하이인 상태에서 상기 데이터 신호 D가 논리 하이로 입력되는 경우에만 상기 트랜지스터 T1이 도통하고, 트랜지스터 T2가 오프 되어 풀업 드라이버 40의 출력논리는 전원전압 VCC의 레벨보다 높은 레벨의 하이가 된다. 여기서, 상기 출력 인에이블 신호 HZ가 하이로 되는 시점은 동작 마진을 보장하기 위하여 상기 제어신호 SCDO가 다음의 사이클에서 라이징을 하고 나서 일정시간 X, Y가 경과한 후이다.

풀다운 드라이버 50내의 낸드게이트 NG4는 상기 기간동안 래치된 상기 데이터 신호 DB와 인가되는 출력 인에이블 신호 HZ를 낸드 게이팅한 결과 논리를 고전압 VPP를 받아 동작하는 인버터 115의 입력단자에 인가한다. 결과적으로, 트랜지스터 T3, T4중 어느 하나가 도통함에 따라, 단자 DOUT에는 플로팅 상태에서 하이 또는 로우로 천이된 레벨 변환된 신호(즉, 출력 데이터)가 도 2의 대응 파형과 같이 나타난다.

상기한 동작설명에서, 출력노드 DOUT에 데이터가 출력되는 시점을 결정해 주는 상기 신호 HZ의 활성화 시점은 데이터 레치 노드 D와 DB에 래치되는 신호들이 충분히 전위 증폭(develop)이 된 후임을 알 수 있다. 만약, 상기 신호 HZ가 상기 노드 D와 DB가 충분히 전위 증폭되기 전에 하이 레벨로 활성화되면, 풀업 드라이버 46과 풀다운 드라이버 50으로 부적절한 D와 DB가 전달되어 출력노드 DOUT로부터는 에러 데이터가 출력될 수 있다. 그러므로, 상기 신호 HZ를, 유효한 D와 DB가 데이터 래치부 35와 36에서 충분한 레벨로 래치된 후에 활성화시키기 때문에, 종래의 데이터 출력 동작은 D/DB와 신호 HZ의 하이 천이 시점사이의 마진(X, Y)만큼 더 지연되는 문제점을 갖는다. 도 2에서 도시된 구간 X와 Y는 각기 신호 D와 HZ간의 마진과 신호 DB와 신호 HZ간의 마진에 기인하는 지연시간을 보인 것이다.

따라서, 출력 데이터는 제어신호 SCDO의 새로운 주기가 지나고도 구간 X, Y에 대응되는 시간이 경과한 후에야 데이터 출력 버퍼로부터 출력되므로, 출력 스피드의 향상에 제한이 있다. 그러므로, 데이터 출력 관련 패스에서 지연을 없게 하여 데이터의 출력 스피드를 개선하는 기술이 요망된다.

따라서, 본 발명의 목적은 상기한 문제를 해결하여 속도지연을 제거할 수 있는 개선된 데이터 출력 버퍼를 제공함에 있다.

본 발명의 다른 목적은 고속의 출력 동작에 적합한 반도체 메모리 디바이스의 데이터 출력 버퍼를 제공함에 있다.

상기한 목적들을 달성하기 위한 본 발명의 데이터 출력 버퍼에 따르면, 반도체 메모리 디바이스에 적합한 데이터 출력 버퍼는, 데이터 라인 쌍에 제공되는 서로 상보의 데이터 신호들을 출력 인에이블 신호와 각기 논리 게이팅하여 구동용 비상보 데이터 신호들을 생성하는 데이터 게이팅부를, 풀업 및 풀다운 드라이버의 앞단에 위치되며 외부클럭 관련신호에 응답하여 신호전송을 행하는 데이터 입력부의 입력단들에 접속한 것을 특징으로 한다.

제1a도는 일반적인 데이터 출력버퍼를 동작시키기 위한 통상의 제어신호 발생회로도.

제1b도는 종래 기술들중 하나에 따른 데이터 출력 버퍼의 구체 회로도.

제2도는 제1a도와 제1b도에 관련된 각부의 출력신호들의 타이밍도.

제3도는 본 발명의 실시예에 따라 구현된 데이터 출력 버퍼의 회로도.

제4도는 제1a도와 제3도에 관련된 각부의 출력신호들의 타이밍도.

이하 본 발명에 따른 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명할 것이다. 또한, 도면들중 동일한 구성요소 및 부분들을 가능한 한 어느 곳에서든지 동일한 부호들을 나타내고 있음을 유의하여야 한다.

도 3은 본 발명의 실시예에 따라 구현된 데이터 출력 버퍼의 회로도로서, 상기한 기능의 데이터 게이팅부 55와 데이터 입력부 30과 데이터 래치부들 35, 36과, 풀업 드라이버 70과 풀다운 드라이버 80과, 풀업 및 풀다운 트랜지스터 T3, T4로 구성된다. 여기서, 데이터 입력부 30과 데이터 래치부들 35, 36과 풀업 및 풀다운 트랜지스터 T3, T4의 세부 구성 및 연결은 전술한 도 1b와 동일하게 할 수 있으므로 동일한 참조번호를 사용한다. 또한, 풀업 드라이버 70과 풀다운 드라이버 80은 로딩의 감소 및 응답의 고속화를 위해 각기 낸드 게이트 등의 게이트를 구비함 없이 인버터로 구성됨을 알 수 있다. 또한, 상기 풀업 드라이버 70을 인버터 123, 124 및 트랜지스터 T1, T2로 구성하고 상기 풀다운 드라이버 80을 인버터 125와 126으로 구성하도록 하는 것이 가능하여 진다.

본 발명의 목적을 달성하는데 중요한 구성 요소가 되어지는 상기 데이터 게이팅부 55는 제어신호 SCDO를 수신하고 반전시키는 인버터 117, 출력 인에이블 신호 HZ를 반전시키는 인버터 116, 상기 인버터 116의 출력과 데이터 신호 DOB를 노아 게이팅하여 노아 응답을 생성하는 노아 게이트 NG6으로 이루어져 있다. 상기 풀업 드라이버 70내의 피모오스 트랜지스터 T1의 소오스에 인가되는 전원은 출력노드 DOUT에 전원전압 VCC 정도의 레벨을 가지는 데이터가 출력될 수 있도록 하기 위하여, 종래의 경우와 마찬가지로 반도체 메모리 디바이스 내부의 승압회로에 의해 승압된 고전압 VPP일 수 있다.

도 4에는 도 1a와 도 3에 관련된 각부의 출력신호들의 타이밍도가 도시된다.

이하에서, 도 3과 도 4를 참조하여 속도 지연을 제거하는 데이터 출력 버퍼의 동작이 설명된다.

먼저, 도 4의 파형 SC와 같은 시스템 클럭이 도 1a의 인버터 I1에 인가되면, 도 1a의 회로에 의해 도 4의 파형 SCDO와 같은 제어신호 SCDO가 출력되어져 도 3의 인버터 117에 인가된다. 이 경우 도 4의 파형 DOB, DO와 같은 전압 레벨을 가지는 메모리셀의 데이터, 즉, 데이터 라인 쌍에 제공되는 서로 상보의 데이터 신호를 DOB, DO(상보 데이터 DOB 및 데이터 DO)가 노아 게이트 NG5, NG6의 일측 입력에 각기 제공된다고 가정하자. 상기 제어신호 SCDO의 라이징 에지에서 상기 인버터 117의 출력은 논리 로우가 되고, 이에 따라 전송 게이트 TG1, TG2가 스위칭 동작을 한다. 여기서, 상기 전송 게이트 TG1, TG2가 각기 전송하는 신호들은 종래와 같이 상기 파형 DOB, DO와 같으 데이터 신호가 아니라, 노아 게이트 NG5, NG6의 노아 응답 신호임을 주목하여야 한다. 즉, 상기 제어신호 SCDO의 라이징에 동기 하여 상기 전송 게이트들 TG1, TG2가 전송하게 되는 신호들은, 각기 데이터 신호 DOB와 출력인에이블 신호 HZ의 반전 신호를 서로 노아 게이팅한 결과 신호이다. 구동용 비상보 데이터 신호들을 나타내는 노아 게이팅 응답은 두 입력이 모두 로우인 경우에는 하이가 출력되며 나머지의 경우는 로우가 출력되는 것을 말한다. 도 4에서, 출력 인에이블 신호 HZ의 하이로의 전이 즉, 활성화 시점은 상기 데이터 신호 DOB 및 DO의 천이 시점보다 느리나 종래의 경우에 비해 훨씬 빠름을 알 수 있다. 즉, 도 2의 출력 인에이블 신호 HZ의 활성화 시점은 래치 데이터 D, DB의 천이 시점보다 구간 X, Y만큼에 대응하는 시간만큼 느리지만, 도 4의 출력 인에이블 신호 HZ의 활성화 시점은 래치 데이터 D, DB의 천이 시점보다도 빠르다. 상기 출력 인에이블 신호 HZ는 칼럼 어드레스 스트로브 신호 및 클럭들을 조합하여 생성할 수 있다.

결국, 본 실시예에서는 하이 레벨로 입력되는 데이터는 노아 게이팅의 결과에 의해 로우레벨로 되며, 로우레벨로 입력되는 데이터는 노아 게이팅의 결과에 의해 하이 레벨로 된다. 따라서, 노아 게이트 NG5와 노아 응답은 로우 레벨로 되고 이는 전송 게이트 TG1을 통과하여 노드 D에 도 4의 파형 D와 같이 나타난다. 실질적으로 상기 노드 D에는 하이 레벨의 상기 데이터 신호 DOB가 그대로 래치되는 것은 아니며, 상기 데이터 신호 DOB가 로우 레벨로 변화 시에 유효한 데이터로서 취급된다. 상기 노드 D에 나타나는 로우 레벨의 신호는 풀업 드라이버 70의 동작을 디스에이블 시킨다. 즉, 노드 D에 유지되는 로우레벨의 신호는 인버터 123, 124에 의해 각기 하이 레벨로 천이되므로 트랜지스터 T1을 오프 시키고 트랜지스터 T2를 턴온시키는 조건을 만든다. 따라서, 풀업 트랜지스터 T3의 게이트 단자에는 로우레벨이 인가되어 풀업 트랜지스터 T3의 동작은 턴오프로 된다.

유사하게, 도 4의 파형 DO와 같이 로우레벨의 데이터신호 DO를 수신하는 노아 게이트 NG6의 노아 응답은 하이 레벨로 되고 이는 전송 게이트 TG2를 통과하여 노드 DB에 도 4의 파형 DB와 같이 나타난다. 도 4에서, 상기 파형 DB가 라이징 에지를 가지는 시점은 상기 제어신호 SCDO까 다음의 사이클에서 라이징을 시작하는 시점 이후이다. 상기 노드 DB에 래치된 하이 레벨의 신호는 풀다운 드라이버 80의 동작을 인에이블 시킨다. 즉, 노드 DB의 하이 레벨의 신호는 차례로 연결된 인버터 125, 126에 의해 하이 레벨로 천이되므로 풀다운 트랜지스터 T4의 게이트 단자에는 하이 레벨이 인가되어 풀다운 트랜지스터 T4의 동작은 턴온으로 된다.

결국, 종래 기술에서와 같이, 출력단자 DOUT에 유효한 데이터를 전송하는데 발생하였던 속도 지연은 데이터 게이팅부 55에 의해 도 4의 타이밍에서 알 수 있듯이 도 3의 데이터 출력버퍼에서는 발생하지 않는다. 또한, 도 3에서 노드 D와 DB에는 인버터 123, 124 및 125가 각각 연결되어 있기 때문에 종래의 낸드 게이트 NG-NG4가 연결된 구조에 비해 로딩(loading)이 작다. 따라서, 데이터 신호 D와 DB의 전위 증폭(develop)시간도 종래에 비해 빠르게 되어 데이터 출력 스피드를 개선 할 수 있다.

전술한 바와 같이, 본 발명의 데이터 출력 버퍼에 따르면 속도 지연 요소를 제거할 수 있는 이점과, 고속 출력 동작을 수행할 수 있는 이점을 가진다.

Claims (5)

1. 반도체 메모리 디바이스에 적합한 데이터 버퍼에 있어서,

   메모리 셀로부터 데이터 라인 쌍으로 제공되는 서로 상보 데이터 신호들과 출력 인에이블 신호를 각각 부논리 합하여 구동용 비상보 데이터신호들로 변환하는 데이터 게이팅부를, 풀업 및 풀다운 드라이버의 앞단에 위치되어 외부 클럭 관련 신호에 응답하여 신호 전송을 행하는 데이터 입력부의 앞단에 접속한 것을 특징으로 하는 데이터 출력 버퍼.
2. 제1항에 있어서, 상기 데이터 게이팅부는 외부 클럭 관련 신호를 반전시키는 제1인버터와, 출력 인에이블 신호를 반전시키는 제2인버터와, 상기 제2인버터의 출력과 상보 데이터 신호를 노아 게이팅하여 노아 응답을 생성하는 제1노아 게이트와, 상기 제2인버터의 출력과 데이터 신호를 노아 게이팅하여 노아 응답을 생성하는 제2노아 게이트로 이루어지고, 상기 데이터 입력부는 상기 제1인버터에 연결된 제3인버터와, 상기 제1인버터 및 제3인버터의 출력에 응답하여 상기 제1 및 제2노아 게이트에 의해 생성된 구동용 비상보 데이터 신호들을 후단으로 전송하는 제1 및 제2전송 게이트로 이루어짐을 특징으로 하는 데이터 출력 버퍼.
3. 제1항에 있어서, 상기 풀업 드라이버는 고전압에 의해 구동되는 인버터를 포함함을 특징으로 하는 데이터 출력 버퍼.
4. 제1항에 있어서, 상기 데이터 출력 버퍼는 전원전압과 그라운드 사이에 직렬 접속된 엔모오스 트랜지스터로 구성된 풀업 및 풀다운 트랜지스터를 더 포함함을 특징으로 하는 데이터 출력버퍼.
5. 동기식 반도체 메모리 디바이스에 적합한 데이터 출력 버퍼에 있어서,

   데이터 라인쌍에 제공되는 서로 상보의 데이터 신호들을 출력 인에이블 신호와 각기 논리 게이팅하여 구동용 비상보 데이터 신호들을 생성하는 데이터 게이팅부와,

   입력되는 데이터들을 래치하여 일시적으로 저장하여 출력하는 데이터 래치보와,

   상기 데이터 게이팅부와 상기 래치부의 사이에 접속되며, 외부 클럭 관련 신호에 응답하여 상기 구동용 비상보 데이터 신호들을 상기 래치부로 전송하는 데이터 전송부와,

   상기 데이터 래치부의 출력에 응답하여 풀업 및 풀다운 동작이 수행되도록 상기 구동용 비상보 데이터의 레벨을 변환하여 출력하는 풀업 및 풀다운 드라이버와,

   상기 풀업 및 풀다운 드라이버에 접속되어 있으며, 상기 레벨 변환된 구동용 비상보 데이터의 입력에 의해 풀업 및 풀다운 동작을 수행하여 데이터 출력 동작을 고속으로 행하는 풀업 및 풀다운 트랜지스터를 구비함을 특징으로 하는 데이터 출력 버퍼.

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