KR100541802B1 - 반도체 칩 및 이 칩들을 구비한 시스템 - Google Patents

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Abstract

본 발명은 반도체 칩 및 이 칩들을 구비한 시스템을 공개한다. 그 칩은 제1, 2입력신호들의 차를 증폭하여 출력하기 위한 차동 증폭기를 구비한 입력버퍼, 칩 내부에서 발생되는 고주파수 신호와 상기 고주파수 신호를 2분주한 저주파수 신호를 입력하고 상기 고주파수 신호와 상기 고주파수 신호의 반전된 신호를 논리곱한 제1신호 및 상기 고주파수 신호와 상기 저주파수 신호를 논리합한 제2신호를 각각 출력하고, 상기 고주파수 신호의 발생시마다 발생되는 제어신호에 응답하여 상기 제1, 2신호를 각각 전송하고 래치하여 출력하는 제1, 2신호 발생수단, 및 상기 제1신호에 응답하여 상기 제1전압에서 제2전압으로 천이하는 제1출력신호를 발생하고, 상기 제2신호에 응답하여 상기 제1전압보다 낮고 상기 제2전압보다 높은 제3전압에서 상기 제2전압보다 낮은 제4전압으로 천이하는 제2출력신호를 발생하는 제1, 2출력신호 발생수단을 구비한 출력버퍼를 구비한다. 따라서, 이 칩들을 시스템에 적용하게 되면 버스로 전송되는 신호를 저주파수로 변환하여 전송할 수 있으므로 전력소모를 줄일 수 있고, 보드 설계시의 비용을 절감할 수 있다.

Description

반도체 칩 및 이 칩들을 구비한 시스템
본 발명은 반도체 칩들을 구비한 시스템에 관한 것으로, 특히 반도체 칩들사이의 신호 전송시에 전력 소모를 줄일 수 있는 반도체 칩 및 이 칩들을 구비한 시스템에 관한 것이다.
종래의 반도체 칩들을 구비한 시스템은 칩 내부의 동작 주파수가 높은 경우에 다른 칩으로 고주파수의 신호를 전송하는 데는 많은 어려움이 있다. 즉, 고주파수의 신호를 전송하기 위하여는 시스템의 보드(board)를 고급으로 설계하여야 하므로 비용이 많이 들고, 전력소모도 증가한다는 문제점이 있었다.
종래의 시스템은 하나의 반도체 칩의 내부로부터 출력되는 고주파수 신호를 다른 칩으로 그대로 전송하여야 하므로 전력소모가 증가하고 비용이 증가하게 된다.
도1은 일반적인 반도체 칩을 구비한 시스템의 블록도로서, 제어 회로(10), 칩1, ..., n(20-1, ..., 20-n), 제어 버스(CB), 및 데이터 버스(DB)로 구성되어 있다.
도1에 나타낸 시스템의 신호 전송 방법을 설명하면 다음과 같다.
제어회로(10)내부에서 고주파수의 제어신호(CON) 및 데이터 또는 어드레스를 제어버스(CB) 및 데이터 버스(DB)를 통하여 전송한다. 그러면, 칩1 또는 2(20, 30)는 제어버스(CB) 및 데이터 버스(DB)로부터 전송되는 고주파수의 제어신호(CON) 및 데이터 또는 어드레스를 입력하여 동작을 수행한다.
따라서, 종래의 시스템은 제어회로(10) 내부의 주파수, 신호 전송 라인의 주파수, 및 반도체 칩들 각각의 내부 주파수가 모두 동일한 고주파수의 신호를 전송하게 된다. 그래서, 전력 소모가 증가하고 보드 설계시에 비용이 증가한다는 문제점이 있었다.
도2는 도1에 나타낸 시스템의 제어회로(10) 또는 칩1, 2(20, 30)의 출력 핀에 연결되는 출력 버퍼의 구성을 나타내는 것으로, 내부회로(40), PMOS트랜지스터들(P1, P2), 및 NMOS트랜지스터들(N1, N2)로 구성되어 있다.
상기 구성의 동작을 설명하면 다음과 같다.
내부회로(40)는 내부에서 발생되는 제어신호(KOUT)에 응답하여 클럭신호(D1)를 래치하고 반전하여 신호쌍(F, FB)으로 출력한다. PMOS트랜지스터(P1)와 NMOS트랜지스터(N1)로 구성된 출력버퍼는 신호(F)를 반전하여 신호(KO)를 출력한다. PMOS트랜지스터(P2)와 NMOS트랜지스터(N2)로 구성된 출력버퍼는 신호(FB)를 반전하여 신호(KOB)를 출력한다. 출력신호쌍(F, FB)의 위상은 반대이고, "하이"레벨의 전압은 VDDQ이고, "로우"레벨의 전압은 VSS이다.
도3은 도2에 나타낸 내부 회로의 상세 회로도로서, CMOS전송 게이트들(C1, C2), 및 인버터들(I1, I2, I3, I4, I5, I6)로 구성되어 있다.
도3에 나타낸 내부 회로의 동작을 설명하면 다음과 같다.
CMOS전송 게이트(C1)는 "하이"레벨의 제어신호(KOUT)에 응답하여 신호(D1)을 전송한다. 인버터(I1)는 신호(D1)를 반전하여 신호(D1B)를 발생한다. CMOS전송 게이트(C2)는 "하이"레벨의 제어신호(KOUT)에 응답하여 신호(D1B)를 전송한다. 인버터들(I3, I4)로 구성된 래치는 CMOS전송 게이트(C1)의 출력신호를 반전하고 래치하여 신호(F)를 발생한다. 인버터들(I5, I6)로 구성된 래치는 CMOS전송 게이트(C2)의 출력신호를 반전하고 래치하여 신호(FB)를 발생한다. 신호(F)와 신호(FB)의 위상이 정반대가 된다.
도4는 도1에 나타낸 시스템의 제어회로(10) 또는 칩1, 2(20, 30)의 입력 핀에 연결되는 입력 버퍼의 구성을 나타내는 것으로, PMOS 차동 증폭기(50), 및 인버터들(I1, I2, I3)로 구성되어 있다.
PMOS 차동 증폭기(50)는 제어 버스(CB) 또는 데이터 버스(DB)를 통하여 입력되는 신호쌍(KI, KIB)의 차를 증폭하여 출력한다. 입력되는 신호(KI, KIB)는 신호(KO, KOB)와 동일한 형태의 신호이다. 즉, PMOS 차동 증폭기(50)는 신호(KI)의 레벨이 신호(KIB)의 레벨보다 높은 경우에 PMOS트랜지스터(P4)가 온되고 PMOS트랜지스터(P5)가 오프되어 "로우"레벨의 신호를 발생하고, 반대로, 신호(KI)의 레벨이 신호(KIB)의 레벨보다 낮은 경우에 PMOS트랜지스터(P4)가 오프되고 PMOS트랜지스터(P5)가 온되어 "하이"레벨의 신호를 발생한다. 이와같이 발생된 차동 증폭기(50)의 출력신호는 인버터들(I7, I8, I9)을 통하여 지연되고 반전되어 신호(KIN)를 발생한다.
도4에서는 PMOS 차동 증폭기의 구성을 나타낸 것으로, 도시하지는 않았지만 NMOS 차동 증폭기로 구성하여도 상관없다.
도5는 도2, 3, 4에 나타낸 회로를 도1의 제어회로(10), 및 칩1, 2(20, 30)에 적용하였을 경우의 동작을 설명하기 위한 동작 타이밍도이다.
칩 내부에서 발생되는 신호(D1)가 200MHz의 클럭신호이고, 제어신호(KOUT)가 신호(D1)의 상태 천이시마다 발생되는 펄스신호인 경우에, 내부회로(40)의 출력신호는 제어신호(KOUT)의 발생시마다 천이하는 신호로서 칩 내부에서 발생되는 신호이다. 내부회로(40)는 제어신호(KOUT)에 응답하여 신호(D1)와 반전신호(D1B)를 전송한다. 그리고, PMOS트랜지스터들(P1, P2)과 NMOS트랜지스터들(N1, N2)은 신호쌍(F, FB)을 반전하여 출력신호쌍(KO, KOB)을 발생한다. 이 신호는 칩 외부의 버스를 통하여 다른 칩으로 전송된다. 그리고, 각각의 칩의 입력 버퍼는 출력신호쌍(KO, KOB)을 입력 신호쌍(KI, KIB)으로 입력하여 그 신호쌍의 차를 증폭하여 신호(KIN)로 발생한다. 출력신호쌍(KO, KOB)의 레벨은 출력 전원전압(VDDQ)에서 접지전압(VSS)으로 천이하는 신호이고, 입력신호쌍(KI, KIB)의 레벨은 내부 전원전압(VDD)에서 접지전압(VSS)으로 천이하는 신호이다. 그리고, 칩 내부 및 버스상으로 전송되는 신호들의 주파수는 모두 200MHz의 고주파수 신호이다.
즉, 종래의 반도체 칩들을 구비한 시스템의 칩사이의 신호 전송 방법 및 회로는 각각의 칩들의 출력 핀에 도2에 나타낸 출력 버퍼들을 구비하고, 입력 핀에 도3에 나타낸 입력 버퍼들을 구비하여 출력 버퍼들은 내부 전원전압(VDD) 레벨을 출력 전압(VDDQ) 레벨로 변환하여 출력하고, 입력 버퍼들은 출력전압 레벨(VDDQ)을 내부 전원전압(VDD) 레벨로 변환하여 출력한다.
따라서, 종래의 반도체 칩들을 구비한 시스템은 입, 출력 버퍼들이 단지 전압 레벨을 변환하여 출력하는 기능만을 수행하였다. 즉, 종래의 시스템은 칩 내부의 신호들 및 제어 버스 및 데이터 또는 어드레스 버스로 전송되는 신호들의 주파수가 모두 고주파수로 고정되어 있기 때문에 전력 소모가 증가하고 보드 설계시에 비용이 증가한다는 문제점이 있었다.
본 발명의 목적은 고주파수의 신호를 저주파수로 변환하여 출력하고, 저주파수의 신호를 입력하여 고주파수의 신호로 변환할 수 있는 반도체 칩을 제공하는데 있다.
본 발명의 다른 목적은 상기 목적을 달성하기 위한 반도체 칩을 구비함으로써 전력 소모를 줄일 수 있고 보드 설계시의 비용을 줄일 수 있는 반도체 칩들을 구비한 시스템을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 반도체 칩은 제1, 2입력신호들의 차를 증폭하여 출력하기 위한 차동 증폭기를 구비한 입력버퍼, 칩 내부에서 발생되는 고주파수 신호와 상기 고주파수 신호를 2분주한 저주파수 신호를 입력하고 상기 고주파수 신호와 상기 고주파수 신호의 반전된 신호를 논리곱한 제1신호 및 상기 고주파수 신호와 상기 저주파수 신호를 논리합한 제2신호를 각각 출력하고, 상기 고주파수 신호의 발생시마다 발생되는 제어신호에 응답하여 상기 제1, 2신호를 각각 전송하고 래치하여 출력하는 제1, 2신호 발생수단, 및 상기 제1신호에 응답하여 상기 제1전압에서 제2전압으로 천이하는 제1출력신호를 발생하고, 상기 제2신호에 응답하여 상기 제1전압보다 낮고 상기 제2전압보다 높은 제3전압에서 상기 제2전압보다 낮은 제4전압으로 천이하는 제2출력신호를 발생하는 제1, 2출력신호 발생수단을 구비한 출력버퍼를 구비한 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 반도체 칩들을 구비한 시스템은 입력버퍼들과 출력버퍼들을 구비한 소정수의 반도체 칩들, 및 상기 소정수의 반도체 칩들사이의 신호 전송을 위한 신호 전송 라인들을 구비한 시스템에 있어서, 상기 입력버퍼들 각각은 상기 신호 전송 라인을 통하여 입력되는 제1, 2입력신호들의 차를 증폭하여 출력하기 위한 차동 증폭기를 구비하고, 상기 출력버퍼들 각각은 상기 칩 내부에서 발생되는 고주파수 신호와 상기 고주파수 신호를 2분주한 저주파수 신호를 입력하고 상기 고주파수 신호와 상기 고주파수 신호의 반전된 신호를 논리곱한 제1신호 및 상기 고주파수 신호와 상기 저주파수 신호를 논리합한 제2신호를 각각 출력하고, 상기 고주파수 신호의 발생시마다 발생되는 제어신호에 응답하여 상기 제1, 2신호를 각각 전송하고 래치하여 출력하는 제1, 2신호 발생수단, 및 상기 제1신호에 응답하여 상기 제1전압에서 제2전압으로 천이하는 제1출력신호를 발생하고, 상기 제2신호에 응답하여 상기 제1전압보다 낮고 상기 제2전압보다 높은 제3전압에서 상기 제2전압보다 낮은 제4전압으로 천이하는 제2출력신호를 발생하는 제1, 2출력신호 발생수단을 구비한 것을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명의 반도체 칩 및 이 칩들을 구비한 시스템을 설명하면 다음과 같다.
도6은 본 발명의 반도체 칩들을 구비한 시스템의 각각의 칩의 출력 핀에 연결된 출력 버퍼의 일실시예의 구성을 나타내는 것으로, 내부 회로(60), PMOS트랜지스터들(P1, P2), NMOS트랜지스터들(N1, N2), 및 다이오우드들(D1, D2)로 구성되어 있다.
도5에 나타낸 구성의 동작을 설명하면 다음과 같다.
내부회로(60)는 고주파수의 신호(D1) 및 고주파수의 신호(D1)를 2분주한 저주파수의 신호(D2)를 입력하여 제어신호(KOUT)에 응답하여 신호들(E1, E2)을 발생한다. PMOS트랜지스터(P1), NMOS트랜지스터(N1), 및 다이오우드(D1)로 구성된 출력 버퍼는 "로우"레벨의 신호(E1)를 입력하여 "하이"레벨의 신호(KO)를 발생한다. 이때, 발생되는 "하이"레벨의 신호(KO)는 출력전압 레벨(VDDQ)이다. 그리고, 출력버퍼는 "하이"레벨의 신호(E1)를 입력하여 "로우"레벨의 신호(KOB)를 발생한다. 이때 발생되는 "로우"레벨의 신호(KO)는 접지전압에 다이오우드(D1)의 턴온전압(VD)을 더한 레벨이다. PMOS트랜지스터(P2), NMOS트랜지스터(N2), 및 다이오우드(D2)로 구성된 출력 버퍼는 "로우"레벨의 신호(E2)를 입력하여 "하이"레벨의 신호(KOB)를 발생한다. 이때, 발생되는 "하이"레벨의 신호(KOB)는 출력전압 레벨(VDDQ)에서 다이오우드(D2)의 턴온전압(VD)을 뺀 레벨이다. 그리고, "하이"레벨의 신호(E2)를 입력하여 "로우"레벨의 신호(KOB)를 발생한다. 이때, 발생되는 "로우"레벨의 신호(KOB)는 접지전압 레벨이다.
도7은 본 발명의 반도체 칩들을 구비한 시스템의 각각의 칩의 출력 핀에 연결된 출력 버퍼의 다른 실시예의 구성을 나타내는 것으로, 내부 회로(60), PMOS트랜지스터들(P1, P2, P6), 및 NMOS트랜지스터들(N1, N2, N5)로 구성되어 있다.
도7에 나타낸 구성의 동작을 설명하면 다음과 같다.
내부회로(60)는 고주파수의 신호(D1) 및 고주파수의 신호(D1)를 2분주한 저주파수의 신호(D2)를 입력하여 제어신호(KOUT)에 응답하여 신호들(E1, E2)을 발생한다. PMOS트랜지스터(P1), 및 NMOS트랜지스터들(N1, N5)로 구성된 출력 버퍼는 "로우"레벨의 신호(E1)를 입력하여 "하이"레벨의 신호(KO)를 발생한다. 이때, 발생되는 "하이"레벨의 신호(KO)는 출력전압 레벨(VDDQ)이다. 그리고, 출력버퍼는 "하이"레벨의 신호(E1)를 입력하여 "로우"레벨의 신호(KOB)를 발생한다. 이때 발생되는 "로우"레벨의 신호(KO)는 접지전압에 NMOS트랜지스터(N5)의 문턱전압(VT)을 더한 레벨이다. PMOS트랜지스터들(P6, P2), 및 NMOS트랜지스터(N2)로 구성된 출력 버퍼는 "로우"레벨의 신호(E2)를 입력하여 "하이"레벨의 신호(KOB)를 발생한다. 이때, 발생되는 "하이"레벨의 신호(KOB)는 출력전압 레벨(VDDQ)에서 다이오우드(D2)의 턴온전압(VD)을 뺀 레벨이다. 그리고, "하이"레벨의 신호(E2)를 입력하여 "로우"레벨의 신호(KOB)를 발생한다. 이때, 발생되는 "로우"레벨의 신호(KOB)는 접지전압 레벨이다.
도8은 도6, 및 7에 나타낸 내부회로의 실시예의 회로도로서, 인버터들(I10 ~I17), NAND게이트(NA1), NOR게이트(NOR1), 및 CMOS전송 게이트들(C3, C4)로 구성되어 있다.
도8에 나타낸 회로의 동작을 설명하면 다음과 같다.
NAND게이트(NA1)와 인버터(I11)는 칩 내부에서 발생되는 200MHz의 고주파수 신호(D1)와 200MHz의 고주파수 신호를 2분주한 100MHz의 저주파수 신호(D2)를 논리곱하여 신호(K1)를 발생한다. 인버터(I10)는 200MHz의 고주파수 신호를 반전하여 신호(D1B)를 발생한다. NOR게이트(NOR1)와 인버터(I12)는 신호(DIB)와 신호(D2)를 논리합하여 신호(K2)를 발생한다. CMOS전송 게이트(C3)는 "하이"레벨의 제어신호(KOUT)에 응답하여 인버터(I11)의 출력신호를 신호(K1)로 전송하고, CMOS전송 게이트(C4)는 "하이"레벨의 제어신호(KOUT)에 응답하여 인버터(I12)의 출력신호를 신호(K2)로 전송한다. 인버터들(I14, I15)로 구성된 래치는 신호(K1)를 반전하고 래치하여 신호(E1)로 출력하고, 인버터들(I16, I17)로 구성된 래치는 신호(K2)를 반전하고 래치하여 신호(E2)로 출력한다.
도9는 도6, 7, 및 8에 나타낸 회로들 도1에 나타낸 제어회로 및 칩1, 2에 적용하였을 경우의 동작을 설명하기 위한 동작 타이밍도로서, 도9를 이용하여 그 동작을 설명하면 다음과 같다.
내부회로(60)는 칩 내부에서 발생되는 200MHz의 신호(D1)와 100MHz의 신호(D2)를 입력하여 신호들(D1, D2)을 논리곱하여 신호(K1)를 발생하고, 신호들(D1B, D2)을 논리합하여 신호(K2)를 발생한다. CMOS전송 게이트들(C3, C4)은 제어신호(KOUT)에 응답하여 신호들(K1, K2)을 전송한다. 인버터들(I11, I12)로 구성된 래치와 인버터들(I13, I14)로 구성된 래치는 CMOS전송 게이트들(C3, C4)의 출력신호를 각각 반전하여 신호들(E1, E2)을 발생한다. 그리고, PMOS트랜지스터(P1), NMOS트랜지스터(N1), 및 다이오우드(D1) 또는 NMOS트랜지스터(N5)로 구성된 출력버퍼는 신호(E1)를 입력하여 전압(VOL1)에서 전압(VOH1)으로 천이하는 신호를 발생하고, PMOS트랜지스터(P2), NMOS트랜지스터(N2), 및 다이오우드(D2) 또는 PMOS트랜지스터(P6)로 구성된 출력버퍼는 신호(E2)를 입력하여 전압(VOL2)에서 전압(VOH2)으로 천이하는 신호를 발생한다. 도6의 경우에 전압(VOL1)의 레벨은 접지전압에 다이오우드(D1)의 턴온전압(VD)를 더한 레벨이 되고, 전압(VOH1)의 레벨은 출력전압 레벨(VDDQ)가 된다. 그리고, 전압(VOL2)의 레벨은 접지전압 레벨이 되고, 전압(VOH2)의 레벨은 출력전압 레벨(VDDQ)에서 다이오우드(D1)의 턴온전압(VD)을 뺀 레벨이 된다. 즉, 도9의 타이밍도에 나타낸 바와 같은 파형이 얻어지게 된다. 도7의 경우에 전압(VOL1)의 레벨은 접지전압에 NMOS트랜지스터(N5)의 문턱전압(VT)을 더한 레벨이 되고, 전압(VOH1)의 레벨은 출력전압 레벨(VDDQ)이 된다. 그리고, 전압(VOL2)의 레벨은 접지전압 레벨이 되고, 전압(VOH2)의 레벨은 출력전압 레벨(VDDQ)에서 PMOS트랜지스터(P2)의 문턱전압(VT)을 뺀 레벨이 된다. 이와같은 방법으로 발생된 신호들(KO, KOB)이 칩 내부에서 버스들로 출력된다. 따라서, 버스들로 출력되는 신호들(KO, KOB)의 주파수는 100MHz의 저주파수 신호이다. 그리고, 이 신호들(KO, KOB)가 칩 내부의 입력버퍼에 신호들(KI, KIB)로 인가된다. 입력 버퍼는 도4에 나타낸 바와 같은 구성을 가지게 된다. 즉, 입력버퍼는 신호들(KI, KIB)의 차를 증폭하여 신호(KIN)를 발생하게 되는데, 상술한 바와 같이 전압(VOH1)의 레벨은 전압(VOH2)의 레벨보다 높고, 전압(VOH2)의 레벨은 전압(VOL1)의 레벨보다 높고, 전압(VOL1)의 레벨은 전압(VOL2)의 레벨보다 높다. 그래서, 입력 버퍼를 구성하는 차동 증폭기에 의해서 그 차가 증폭되어 신호(KIN)이 발생된다. 즉, 신호(KI)와 신호(KIB)가 모두 "하이"레벨인 경우에는 "하이"레벨의 신호(KIN)가 발생되고, 신호(KI)가 "로우"레벨이고 신호(KIB)가 "하이"레벨인 경우에는 "로우"레벨의 신호(KIN)가 발생되고, 신호(KI)와 신호(KIB)가 모두 "로우"레벨인 경우에는 "하이"레벨의 신호(KIN)가 발생된다. 따라서, 도9에 나타낸 것과 같은 신호(KIN)가 발생된다. 즉, 입력버퍼는 100MHz의 신호를 입력하여 200MHz의 신호(KIN)를 발생하게 된다.
따라서, 본 발명의 반도체 칩은 내부에서 발생되는 고주파수의 신호를 저주파수의 신호로 변환하여 출력할 수 있고, 외부에서 입력되는 저주파수의 신호를 고주파수로 변환할 수 있다.
또한, 본 발명의 반도체 칩들을 구비한 시스템은 칩 내부에서의 동작은 고주파수로 수행하고, 다른 칩으로 신호 전송시에는 저주파수로 변환하여 전송한다.
따라서, 본 발명의 반도체 칩 및 이 칩들을 구비한 시스템은 고주파수의 클럭신호를 저주파수로 변환하여 전송하는 경우에 효과적으로 이용될 수 있다.
본 발명의 반도체 칩 및 이 칩들을 구비한 시스템은 전력소모를 줄일 수 있고, 보드 설계시에 고주파 신호의 전송을 위하여 특별히 고급으로 설계하여야 할 필요가 없으므로 비용이 절감될 수 있다.
도1은 일반적인 반도체 칩들을 구비한 시스템의 블록도이다.
도2는 종래의 반도체 칩들의 출력버퍼의 구성을 나타내는 것이다.
도3은 도2에 나타낸 내부 회로의 실시예의 회로도이다.
도4는 종래의 반도체 칩들의 입력 버퍼의 구성을 나타내는 회로도이다.
도5는 종래의 반도체 칩들을 도1에 나타낸 시스템에 적용하였을 경우의 입력 버퍼와 출력버퍼의 동작을 설명하기 위한 동작 타이밍도이다.
도6은 본 발명의 반도체 칩들의 출력버퍼의 실시예의 구성을 나타내는 것이다.
도7은 본 발명의 반도체 칩들의 출력버퍼의 다른 실시예의 구성을 나타내는 것이다.
도8은 도6 및 7에 나타낸 내부회로의 실시예의 회로도이다.
도9는 본 발명의 반도체 칩들을 도1에 적용하였을 경우의 입력버퍼 및 출력버퍼의 동작을 설명하기 위한 동작 타이밍도이다.

Claims (4)

  1. 제1, 2입력신호들의 차를 증폭하여 출력하기 위한 차동 증폭기를 구비한 입력버퍼;
    칩 내부에서 발생되는 고주파수 신호와 상기 고주파수 신호를 2분주한 저주파수 신호를 입력하고 상기 고주파수 신호와 상기 저주파수 신호를 논리곱한 제1신호 및 상기 고주파수 신호의 반전된 신호와 상기 저주파수 신호를 논리합한 제2신호를 각각 출력하고, 상기 고주파수 신호의 발생시마다 발생되는 제어신호에 응답하여 상기 제1, 2신호를 각각 전송하고 래치하여 출력하는 제1, 2신호 발생수단; 및
    상기 제1신호에 응답하여 제1전압에서 제2전압으로 천이하는 제1출력신호를 발생하고, 상기 제2신호에 응답하여 상기 제1전압보다 낮고 상기 제2전압보다 높은 제3전압에서 상기 제2전압보다 낮은 제4전압으로 천이하는 제2출력신호를 발생하는 제1, 2출력신호 발생수단을 구비한 출력버퍼를 구비한 것을 특징으로 하는 반도체 칩.
  2. 제1항에 있어서, 상기 제1, 2신호 발생수단은
    상기 고주파수 신호와 상기 저주파수 신호를 논리곱하기 위한 논리곱 게이트;
    상기 고주파수 신호의 반전된 신호와 상기 저주파수 신호를 논리합하기 위한 논리합 게이트;
    상기 제어신호에 응답하여 상기 논리곱 게이트의 출력신호를 전송하기 위한 제1전송 게이트;
    상기 제어신호에 응답하여 상기 논리합 게이트의 출력신호를 전송하기 위한 제2전송 게이트;
    상기 제1전송 게이트의 출력신호를 래치하고 반전하여 상기 제1신호를 발생하기 위한 제1래치; 및
    상기 제2전송 게이트의 출력신호를 래치하고 반전하여 상기 제2신호를 발생하기 위한 제2래치를 구비한 것을 특징으로 하는 반도체 칩.
  3. 제1항에 있어서, 상기 제1, 2출력신호 발생수단은
    상기 제1신호를 반전하고 버퍼하여 출력전압 레벨에서 접지전압에 소정전압을 더한 전압 레벨로 천이하는 상기 제1출력신호를 발생하기 위한 제1인버터; 및
    상기 제2신호를 반전하고 버퍼하여 상기 출력전압 레벨에서 상기 소정전압을 뺀 전압 레벨에서 상기 접지전압으로 천이하는 상기 제2출력신호를 발생하기 위한 제2인버터를 구비한 것을 특징으로 하는 반도체 칩.
  4. 입력버퍼들과 출력버퍼들을 구비한 소정수의 반도체 칩들; 및
    상기 소정수의 반도체 칩들사이의 신호 전송을 위한 신호 전송 라인들을 구비한 시스템에 있어서,
    상기 입력버퍼들 각각은
    상기 신호 전송 라인을 통하여 입력되는 제1, 2입력신호들의 차를 증폭하여 출력하기 위한 차동 증폭기를 구비하고,
    상기 출력버퍼들 각각은
    상기 칩 내부에서 발생되는 고주파수 신호와 상기 고주파수 신호를 2분주한 저주파수 신호를 입력하고 상기 고주파수 신호와 상기 저주파 신호를 논리곱한 제1신호 및 상기 고주파수의 반전된 신호와 상기 저주파수 신호를 논리합한 제2신호를 각각 출력하고, 상기 고주파수 신호의 발생시마다 발생되는 제어신호에 응답하여 상기 제1, 2신호를 각각 전송하고 래치하여 출력하는 제1, 2신호 발생수단; 및
    상기 제1신호에 응답하여 제1전압에서 제2전압으로 천이하는 제1출력신호를 발생하고, 상기 제2신호에 응답하여 상기 제1전압보다 낮고 상기 제2전압보다 높은 제3전압에서 상기 제2전압보다 낮은 제4전압으로 천이하는 제2출력신호를 발생하는 제1, 2출력신호 발생수단을 구비한 것을 특징으로 하는 반도체 칩들을 구비한 시스템.
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