KR0156164B1 - 클럭버퍼 회로 - Google Patents

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KR0156164B1 KR1019950030439A KR19950030439A KR0156164B1 KR 0156164 B1 KR0156164 B1 KR 0156164B1 KR 1019950030439 A KR1019950030439 A KR 1019950030439A KR 19950030439 A KR19950030439 A KR 19950030439A KR 0156164 B1 KR0156164 B1 KR 0156164B1
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조동수
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문정환
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Abstract

본 발명은 클럭버퍼 회로에 관한 것으로써, 2입력되는 복수개의 클럭신호가 액티브 상태에서 서로 겹치지 않게 다른 한 클럭의 액티브 상태를 막아 집적회로의 동작신뢰도를 높이는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명은 입력되는 제1,2클럭(CK1,CK2)신호를 반전시키는 제1, 제2인버터(I6,I7)와, 상기 제1, 제2인버터(I6,I7) 출력측에 접속되어 제1, 제2인버터(I6,I7)에 의해 출력된 클럭신호가 게이트측에 입력되는 제1PMOS트랜지스터(P1), 제1NMOS트랜지스터(N1), 제3PMOS트랜지스터(P3), 제2NMOS트랜지스터(N2)와, 상기 제1PMOS트랜지스터(P1)와 제1NMOS 트랜지스터(N1)사이에 제2클럭출력 신호(C2)가 제2PMOS 트랜지스터(P2) 게이트에 입력되어 제 1 클럭출력 신호(C1)가 액티브 상태로 되는 것을 막아주는 제2PMOS트랜지스터(P2)와, 상기 제3PMOS트랜지스터(P3)와 제2NMOS트랜지스터(N2)사이에 제1 클럭출력 신호(C1)가 제4PMOS트랜지스터(P4)게이트에 입력되어 제2클럭출력 신호(C2)가 액티브 상태로 되는 것을 막아주는 제4 PMOS트랜지스터(P4)를 포함하여 구성됨을 특징으로 한다.

Description

클럭버퍼(Clock Buffer)회로
제1도(a)는 종래의 클럭버퍼의 회로의 디-래치(D-Latch)회로도.
(b)는 종래의 클럭버퍼의 회로의 디-래치회로 정상동작시 타임밍도.
(c)는 종래의 클럭버퍼 회로의 디-래치회로 이상동작시 타임밍도.
제2도(a)는 본 발명에 따른 클럭버퍼 회로도.
(b)는 본 발명에 따른 클럭버퍼 회로의 동작시 타임밍도.
제3도는 본 발명에 따른 클럭버퍼 회로의 또다른 실시도.
* 도면의 주요부분에 대한 부호의 설명
I1∼I7: 제1∼7 인버터(Inverter)
T1∼T3: 제1∼3 트랜스미션 게이트(Transmission Gate)
R1: 노아게이트(NOR Gate) P1∼P4: 제1∼4 PMOS 트랜지스터
N1∼N4: 제1∼4PMOS 트랜지스터 d1제1딜레이소자
D2: 제2딜레이소자 Buf1: 제1버퍼소자
Buf1: 제2버퍼소자
본 발명은 고집적 회로의 클럭버퍼 회로에 관한 것으로써, 특히 2입력되는 복수개의 클럭신호가 액티브(Active)한 상태에서 서로 겹치지 않게 다른 한 클럭의 액티브 상태를 막아 집적회로의 동작신뢰도를 높이도록 한 클럭버퍼 회로에 관한 것이다.
이하, 첨부된 도면을 참조하여 종래의 클럭버퍼 회로를 살펴보면 다음과 같다.
제1도(a)는 종랭의 클럭버퍼의 회로의 디-래치 회로도로써. 입력되는 클럭신호를 반전시키는 복수개의 인버터(I1∼I5)와, 상기 입력되는 클럭신호에 따라 스위칭하는 복수개의 트랜스미션 게이트(T1∼T3)와, 상기 제1트랜스미션 게이트(T1)의 출력신호와 리셋신호를 인가받는 노아 게이트(R1)로 구성된다.
상기와 같이 구성된 종래의 클럭버퍼 회로의 디-래치회로의 동작설명은 다음과 같다.
입력되는 신호가 제1인버터(I1)를 통과하면 로우(Low)일때 하이(High)신호로 반전되고, 하이일때 로우신호로 반전된다.
상기 제1인버터(I1)에 의해 반전된 신호는 제1트랜스미션 게이트(T1)에 입력된다.
또한 제1클럭(CK1)신호는 제2인버터(I2)에 의해 반전되어 제1트랜스미션 게이트(T1)는 G1으로 입력된다.
즉, 상기 제1트랜스미션 게이트(T1)는 제2인버터(I2)를 통해 반전되어 제1트랜스미션 게이트(T1)G1측에 로우로 입력되는 제1클럭(CK1)신호일때와 제1트랜스미션 게이트(T1) G2측에 하이로 입력되는 제1클럭(CK1) 신호일때 제1인버터(I2)를 통해 반전된 입력신호가 출력된다.
상기 제1트랜스미션 게이트(T1)에서 출력된 신호는 다음 제2트랜스미션 게이트(T2) 입력측에 인가되고, 또한 노아 게이트(R1)에도 입력된다.
상기 제2트랜스미션 게이트(T2)는 제1트랜스미션 게이트(T1)에서 출력되는 신호와 제3인버터(I3)에 의해 반전되어 제2트랜스미션 게이트(T2)G1측으로 입력되는 제2클럭(CK2)신호와 상기 제2클럭(CK2)신호는 또한 제2트랜스미션 게이트(T2) G2측에도 입력된다.
즉, 상기 제2트랜스미션 게이트(T2)는 제3인버터(I3)통해 반전되어 제2트랜스미션 게이트(T2)G1측에 로우로 입력되는 제2클럭(CK2)신호 일때와 제2트랜스미션 게이트(T2) G2측에 하이로 입력되는 제2클럭(CK2)신호 일때 제1트랜스미션 게이트(T1)를 통해 출력되는 신호가 출력된다.
상기 노아 게이트(R1)는 제1트랜스미션 게이트(T1)의 출력신호와 리셋신호를 인가받아 출력된다.
상기 노아 게이트(R2)에서 출력되는 신호는 제4인버터(I4)에 의해 반전되어 제3트랜스미션 게이트(T3) 일력측에 인가된다.
상기 제3트랜스미션 게이트(T3)는 제3인버터(I3)에 의해 반전되어 제3트랜스미션 게이트(T3)G2측으로 입력되는 제2클럭(CK2)신호와 제3트랜스미션 게이트(T3) G1측으로 입력되는 제2클럭(CK2)신호와, 상기 제2트랜스미션 게이트(T2)에서 출력되는 신호와 상기 제4인버터(I4)에 의해 반전된 신호를 출력한다.
즉, 제3트랜스미션 게이트(T3)G1측으로 로우신호가 입력되고, 제3트랜스미션 게이트(T3) G2측으로 하이신호가 입력되면 상기 제2트랜스미션 게이트(T2)에서 출력되는 신호와 상기 제4인버터(I4)에 의해 반전된 신호를 출력한다.
상기 제3트랜스미션 게이트(T3)에서 출력된 신호는 제5인버터(I5)에 의해 반전된 신호를 출력한다.
상기와 같은 동작시 제1도(b)는 종래의 클럭버퍼 회로의 디-래치회로 정상동작시 타임밍도이다.
그러나, 상기와 같은 종래의 클럭버퍼 회로의 디-래치회로는 제1도(c)에서 나타낸 바와 같이 2입력 클럭신호가 입력될때 각 기능블럭 까지의 클럭이 전달되는 경로가 많고, 회로가 미세하여 질수록 부하가 커지게 되고 클럭은 변형되어 서로 액티브상태일때 일부구간이 겹쳐서 나타나는 문제점이 있었다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로써, 2입력되는 복수개의 클럭신호가 액티브한 상태에서 서로 겹치지 않게 다른 한 클럭의 액티브 상태를 막아 직접회로의 동작신뢰도를 높이는 클럭버퍼 회로를 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 클럭버퍼 회로는 입력되는 제1, 2 클럭(CK1,CK2)신호를 반전시키는 제1, 제2인버터(I6, I7)와, 상기 제1, 제2인버터(I6,I7)출력측에 접속되어 제1, 제2인버터(I6,I7)에 의해 출력된 클럭신호가 게이트측에 입력되는 제1PMOS 트랜지스터(P1), NMOS 트랜지스터(N1), 제3 PMOS 트랜지스터(P3), 제2NMOS 트랜지스터(N1)와, 상기 제1PMOS 트랜지스터(P1) 와 제1 NMOS 트랜지스터(N1)사이에 제2 클럭출럭 신호(C2)가 제2 PMOS 트랜지스터(P2)게이트에 입력되어 제1클럭출력 신호(C1)에 액티브 상태로 되는 것을 막아주는 제2PMOS 트랜지스터(N2)사이에 제1클럭출력 신호(C1)가 제4 PMOS 트랜지스터(P4)게이트에 입력되어 제2 클럭출력 신호(C2)가 액티브 상태로 되는 것을 막아 주는 제4 PMOS 트랜지스터(P4)를 포함하여 구성됨을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 클럭버퍼 회로를 설명하면 다음과 같다.
제2도(a)는 본 발명에 따른 클럭버퍼 회로도로써, 입력되는 제1, 2클럭신호를 반전시키는 제6, 제7인버터(I6,I7)와, 상기 제6, 제7인버터(I6,I7)의 출력신호를 입력받는 제1PMOS 트랜지스터(P1), 제1NMOS 트랜지스터(N1), 제3PMOS 트랜지스터(P3), 제2NMOS 트랜지스터(N2)와, 상기 제1PMOS 트랜지스터(P1)와 제1NMOS 트랜지스터(N1)사이에 제2클럭출럭 신호(C2)가 제2PMOS 트랜지스터(P2) 게이트에 입력되어 제1클럭 출력 신호(C1)가 액티브 상태로 되는 것을 막아주는 제2PMOS 트랜지스터(P2)와, 상기 제3PMOS 트랜지스터(P3)와 제2NMOS 트랜지스터(N2) 사이에 제1클럭출력 신호(C1)가 제4PMOS 트랜지스터(P4) 게이트에 입력되어 제2클럭출력 신호(C2)가 액티브 상태로 되는 것을 막아주는 제4PMOS 트랜지스터(P4)와, 상기 제2PMOS트랜지스터(P2)게이트와 제2 클럭출력 신호(C2)사이에 연결된 제1 딜레이 소자(D1)와, 상기 제4PMOS트랜지스터(P4)게이트와 제1클럭출력 신호(C1)사이에 연결된 제2딜레이 소자(D2)와, 상기 제1,2클럭출력 신호(C1,C2)를 저장하여 출력하는 제1버퍼(Buf1)와 제2버퍼(Buf2)로 구성된다.
상기와 같이 구성된 본 발명의 클럭버퍼 회로의 동작설명은 다음과 같다.
입력되는 제1,2클럭신호가 제6,7인버터(I6,I7)를 통과하면 로우일때 하이신호로 반전되고, 하이일때 로우신호로 반전된다.
상기 제6,7인버터(I6,I7)에 의해 반전된 제1,2클럭신호는 제1,3PMOS 트랜지스터(P1),(P3) 게이트와 제1,2 NMOS 트랜지스터(N1),(N2)게이트에 입력된다.
상기 PMOS 트랜지스터는 로우신호일때 온 되고, 하이신호 일때 오프된다.
또한, 상기 NM0S 트랜지스터는 로우신호 일때 오프되고, 하이신호 일때 온 된다.
즉, 상기 입력 제1클럭(CK1) 신호가 하이일때, 제6인버터(I6)에 의해 로우신호로 반전되고, 상기 입력 제2클럭(CK2)가 로우일때는 제7인버터(I7)에 의해 하이신호로 된다.
따라서, 제2NMOS 트랜지스터(N2)가 온 되고 제2클럭출력 신호(C2)는 로우가 되고, 상기 제2클럭출력 신호(C2)는 제1딜레이 소자(D1)를 거쳐 제2PMOS트랜지스터(P2)를 온 시켜 제1클럭출력 신호(C1)을 하이상태로 출력 유지한다.
그리고, 입력 제1클럭(CK1)신호가 로우일때 제6인버터(I6)에 의해 하이신호로 반전되고, 입력 제2클럭(CK2)신호가 하이일때 제7인버터(I7)에 의해 로우신호로 반전된다.
즉, 제1NMOS 트랜지스터(N1)가 온 됨으로써 제1클럭출력 신호(C1)가 로우로 되고, 상기 제1클럭출력 신호(C1), 제2딜레이 소자(D2)를 거쳐 제4PMOS 트랜지스터(P4)를 온 시켜 제2클럭출력 신호(C2)를 하이상태로 출력 유지한다.
상기와 같은 동작시 제2도(b)는 본 발명에 따른 클럭버퍼 회로의 동작시 타임밍도이고, 제3도는 본 발명에 따른 클럭버퍼 회로의 또 다른 실시도이다.
또한, 제2도(b)에서 나타낸 바와 같이 제2클럭(CK2)신호와 제1클럭(CK1)신호가 겹쳐서 하이상태가 되면 제7인버터(I7)에 의해 로우신호가 된다.
즉, 제3PMOS 트랜지스터(P3)가 온 시키나, 제1클럭출력 신호(C1)가 하이상태로 유지되므로 제4PMOS트랜지스터(P4)가 오프되고, 제2클럭출력 신호(C2)는 전 상태인 로우상태를 유지한다.
이상 상술한 바와 같이 본 발명은 2입력 클럭신호가 액티브한 상태에서 서로 겹치지 않게 다른 한 클럭이 액티브 상태를 막아 집적회로의 동작신뢰도를 높이도록 하는데 있다.

Claims (3)

  1. 입력되는 제1,2클럭(CK1,CK2)신호를 반전시키는 제1,제2인버터(I6,I7)와, 상기 제1, 제2인버터(I6,I7)출력측에 접속되어 제1,제2인버터(I6,I7)에 의해 출력된 클럭신호가 게이트측에 입력되는 제1PMOS트랜지스터(P1), 제1NMOS 트랜지스터(N1), 제3PMOS트랜지스터(P3), 제2NMOS 트랜지스터(N2)와, 상기 제1PMOS트랜지스터(P1)와 제1NMOS 트랜지스터(N1)사이에 제2클럭출력 신호(C2)가 제2PMOS 트랜지스터(P2) 게이트에 입력되어 제1클럭출력 신호(C1)가 액티브 상태로 되는 것을 막아주는 제2PMOS트랜지스터(P2)와, 상기 제3PMOS트랜지스터(P3)와 제2NMOS 트랜지스터(N2)사이에 제1클럭출력 신호(C1)가 제4PMOS트랜지스터(P4) 게이트에 입력되어 제2클럭출력 신호(C2)가 액티브 상태로 되는 것을 막아 주는 제4 PMOS트랜지스터(P4)를 포함하여 구성됨을 특징으로 하는 클럭버퍼회로.
  2. 제1항에 있어서, 상기 제1,2클럭 출력신호가 서로 액티브한 구간에서 겹치지 않도록 상기 제2PMOS 트랜지스터(P2)게이트와 제2클럭출력 신호(C2)사이에 연결된 제1딜레이 소자(D1)와, 상기 제4PMOS트랜지스터(P4)의 게이트와 제1클럭출력 신호(C1)사이에 연결된 제2 딜레이 소자(D2)를 포함하여 구성됨을 특징으로 하는 클럭버퍼회로.
  3. 제1항에 있어서, 상기 제1,2클럭(CK1,CK2)신호가 서로 액티브한 구간에서 겹치지 않도록 상기 제1,2클럭(CK1,CK2)신호의 출력을 저장하여 출력하는 제1버퍼(Buf1)와 제2버퍼(Buf2)를 포함하여 구성됨을 특징으로 하는 클럭버퍼회로.
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* Cited by examiner, † Cited by third party
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KR100541802B1 (ko) * 1998-12-29 2006-05-22 삼성전자주식회사 반도체 칩 및 이 칩들을 구비한 시스템

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KR100541802B1 (ko) * 1998-12-29 2006-05-22 삼성전자주식회사 반도체 칩 및 이 칩들을 구비한 시스템

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