KR930001440B1 - 클록 오우버래핑 방지회로 - Google Patents
클록 오우버래핑 방지회로 Download PDFInfo
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- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
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- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Manipulation Of Pulses (AREA)
Abstract
내용 없음.
Description
제1도는 종래의 회로도.
제2도는 종래의 회로의 각부 파형도.
제3도는 본 발명에 따른 클록 오우버래핑 방지회로도.
제4도는 본 발명에 따른 클록 오우버래핑 방지회로 각부 파형도.
* 도면의 주요부분에 대한 부호의 설명
100 : 인버터 101, 102 : 앤모스 트랜지스터
105 : 클록입력 107 : 인버터 출력
108, 109 : 낸드게이트 출력 110, 111 : 낸드게이트
본 발명은 클록 오우버래핑 방지 회로에 관한 것으로, 특히 클록 오우버래핑(over lapping)에 의한 내부의 오동작을 막아서, 내부 기능을 향상 시킬수 있도록한 것이다.
종래의 회로는 클록입력(105)은 인버터(100)의 입력이 되고, 인버터출력(107)은 클록입력(105)의 반전 신호로 사용된다. 종래의 회로에서는 제2도의 파형도에서와 같이 클록입력(106)이 로우에서 하이로 바뀌면 인버터출력(107)은 인버터에 의하여(100)딜레이(d1)된후 하이에서 로우로 바뀐다.
그리고 클록입력(105)이 하이에서 로우로 바뀌면 인버출력(105)은 딜레이(d2)된후 로우에서 하이로 바뀐다.
이때 딜레이(d2)상태에서는 두개의 앤모스트랜지스터(101, 102)의 게이트에 전압이 인가되 둘다 도통 상태가 되어 노드(103)는 불안정한 상태를 가져 오동작을 일으킬수 있다.
정상상태에서는 클록이 로우 상태이면 노드(103)는 입력(106)상태와 같고, 클록이 하이 상태이면 노드(103)는 입력(104)상태와 같다.
이와같은 딜레이(d2)상태에 의한 문제점을 제거한 본 발명에 따른 클록 오우버래핑방지 회로의 기술구성은 클록이 입력되고 그 출력이 낸드게이트(110)에 입력되는 인버터(100)와, 낸드게이트(111)의 출력이 입력되고 인버터(100)의 출력이 입력되어 낸드게이트(111)와 앤모스트랜지스터(102)의 게이트에 출력하는 낸드게이트(110)와, 클록이 입력되고 낸드게이트(110)의 출력이 입력되고 그 출력이 낸드게이트(110)와 앤모스 트랜지스터(101)의 게이트에 출력되는 낸드게이트(111)로, 구성되어 클록(105)이 로우에서 하이로 바뀌면 낸드게이트 출력(108)은 인버터(100)에 의하여 하이에서 로우로 바뀐 신호와 낸드게이트(111)에 의하여 하이에서 로우로 바뀐 신호가 낸드게이트(110)에 입력이 되어 낸드게이트의 출력(108)은 인버터(100)의 하이에서 로우로 바뀌는 딜레이(d1)과 낸드게이트(110)의 로우에서 하이로 바뀌는 딜레이(d3)후에 하이로 바뀌고, 또한 낸드게이트(111)의 출력(109)은 입력클록(105) 하이와 인버터(100)와 낸드게이트(110)에 의해 두번 딜레이된후 로우에서 하이로 바뀐 신호가 낸드게이트(111)에 입력이 되어 낸드게이트(111)의 하이에서 로우로 바뀌는 딜레이(d5)후 하이에서 로우로 바뀐다.
그리고 입력클록(105)이 하이에서 로우로 바뀌면 낸드게이트는 입력중 하나이상만 로우이면 출력은 하이가 되므로 낸드게이트(111) 출력(109)은 로우에서 "하이"로 바뀌는 딜레이(d6)후 하이로 바뀌고, 또한 낸드게이트(110)의 출력(108)은 인버터(100)의 로우에서 하이로 바뀌는 딜레이(d2)와 낸드게이트(111)출력(109)가 로우에서 "하이"로 바뀌는 딜레이(d6)중 큰 딜레이와 낸드게이트(110)의 하이에서 로우로 바뀌는 딜레이(d4)후 하이에서 로우로 바뀌게 된다.
즉 낸드게이트(111) 출력(109)은 낸드게이트(110) 출력(108)이 로우에서 하이로 바뀐후 하이에서 로우로 바뀐다.
또, 낸드게이트(110) 출력(108)은 낸드게이트(111) 출력(109)이 로우에서 하이로 바뀐후 하이에서 로우로 바뀐다.
따라서 낸드게이트(110) 출력(108)과 낸드게이트(111) 출력(109)이 동시에 로우상태로 되는 경우가 없어 앤모스 트랜지스터(101)와 앤모스트랜지스터(102)가 동시에 도통되는 경우가 없다.
이와같이 본 발명에 의해 설계할 경우 클록오우버래핑에 의한 오동작을 막을수 있다.
Claims (1)
- 클록이 입력되고 그 출력이 낸드게이트(110)에 입력되는 인버터(100)와, 낸드게이트(111)의 출력이 입력되고 인버터(100)의 출력이 입력되어 낸드게이트(111)와 앤모스트랜지스터(102)의 게이트에 출력하는 낸드게이트(110)와, 클록이 입력되고 낸드게이트(110)의 출력이 입력되고 그 출력이 낸드게이트(110)와 앤모스트랜지스터(101)의 게이트에 출력되는 낸드게이트(111)를 포함하여 구성된 것을 특징으로 하는 클록오우버래핑 방지회로.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019900005125A KR930001440B1 (ko) | 1990-04-13 | 1990-04-13 | 클록 오우버래핑 방지회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019900005125A KR930001440B1 (ko) | 1990-04-13 | 1990-04-13 | 클록 오우버래핑 방지회로 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR910019328A KR910019328A (ko) | 1991-11-30 |
| KR930001440B1 true KR930001440B1 (ko) | 1993-02-27 |
Family
ID=19297971
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019900005125A KR930001440B1 (ko) | 1990-04-13 | 1990-04-13 | 클록 오우버래핑 방지회로 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR930001440B1 (ko) |
-
1990
- 1990-04-13 KR KR1019900005125A patent/KR930001440B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR910019328A (ko) | 1991-11-30 |
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