KR930004892Y1 - 래치 장치 - Google Patents

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KR930004892Y1
KR930004892Y1 KR2019890005476U KR890005476U KR930004892Y1 KR 930004892 Y1 KR930004892 Y1 KR 930004892Y1 KR 2019890005476 U KR2019890005476 U KR 2019890005476U KR 890005476 U KR890005476 U KR 890005476U KR 930004892 Y1 KR930004892 Y1 KR 930004892Y1
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김일기
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금성일렉트론 주식회사
문정환
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356—Bistable circuits

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  • Logic Circuits (AREA)

Abstract

내용 없음.

Description

래치 장치
제1도는 본고안 장치의 회로도.
제2도는 종래의 래치 장치 회로도.
제3도 a, b는 위상이 서로다른 클럭 파형도.
본 고안은 디지탈 회로에 사용되는 래치장치에 관한 것으로서 특히, 다수개의 NMOS트랜지스터와 반전기를 설치하여 위상이 서로다른 클럭의 충돌에 인해 발생되는 래치용 데이타의 손실을 방지할 수 있도록한 래치장치에 관한 것이다.
종래의 배치 장치는 제2도에 도시된 바와 같이 입력신호단자(D)는 NMOS트랜지스터(Q1)와 PMOS트랜지스터(Q2)로 구성된 CMOS 스위칭부(31)와 반전기(32)를 통해 출력단자에 연결하고, 출력단자에 입력이 연결된 반전기(33)의 출력은 NMOS트랜지스터(Q3)와 PMOS트랜지스터(Q4)로 구성된 CMOS 스위칭부(34)를 통해 반전기(32)의 입력에 연결하여서된 것으로서, 제3a도와 같이 클럭신호(ø)가 '로우'에서 '하이'로 되는 상승변에서 디지탈 입력신호(D)는 CMOS스위칭부(31)와 반전기(32)를 통해 출력단자에 나타나게 되는데 이때, 출력단자에 나타난 입력신호는 다시 반전기(33)를 통해 반전되어 클럭신호(: 즉 제3b도)가 '하이'에서 '로우'로 변화될때 CMOS스위칭부(34)를 통해 반전기(32)의 입력신호(D)로 궤환되어 래치동작을 하게된다.
그러나 위상이 서로다른 2개의 클럭신호가 입력되면 클럭신호중 A부분(즉 하이상태) 또는 B부분(즉 로우상태)에서 CMOS스위칭부(31,34)가 모두 온상태가 되므로서 (즉 A부분일 경우 각각 NMOS트랜지스터(Q1,Q3)가 온이되고 B부분에서는 각각 PMOS트랜지스터(Q2,Q4)가 온이 되므로서) 반전기(32)에 래치된 데이타와 입력신호(D)가 서로 반대위상일 경우 두신호가 상쇄되어 래치되는 데이타가 손실되게 되는 단점이 있다.
본고안은 이와 같은 종래의 단점을 해결하기 위하여 다수개의 NMOS트랜지스터와 반전기를 설치하여 래치장치를 구성하므로서 래치되는 데이타의 손실을 방지할 수 있도록한 래치장치를 제공하는것을 목적으로 하며, 이하 첨부된 도면을 참조하여 본고안 장치의 구성 및 작용효과를 상세히 설명하면 다음과 같다.
제1도에 의하면 본 고안 장치는 반전기(1)의 출력과 반전기(2)의 입력에 연결된 출력단자는 직렬의 NMOS트랜지스터(Q1,Q2)를 통해 접지하되 NMOS트랜지스터(Q1,Q2)의 게이트는 각각 입력신호(D)단자와 클럭신호(ø)단자를 연결하고, 반전기(1)의 입력과 반전기(2)의 출력에 연결된 출력단자(Q)는 직렬의 NMOS트랜지스터(Q3,Q4)를 통해접지하되 NMOS트랜지스터(Q3,Q4)의 게이트는 각각 입력신호단자와 클럭신호(ø)단자에 연결하여서된 것이다.
이와 같은 구성으로된 본 고안 장치의 작용효과는 먼저, 클럭신호(ø)가 '로우'에서 '하이'로 변화되면 NMOS트랜지스터(Q2,Q4)가 온이되는데 이때 입력신호가 각각 NMOS트랜지스터(Q1,Q3)의 게이트에 입력되면 출력단자에는 입력된 신호가 각각 반전된 상태로 나타나게 된다.
또한, 이출력신호는 각각 반전기(1,2)를 통해 반전되어 다시 출력단자로 궤환됨에 따라 각반전기(1,2)는 래치동작을 행하게 된다.
예를들어, 출력단자에서 각각 '하이'와 '로우'로 출력될 경우 출력단자(Q)의 '하이'신호는 반전기(1)를 통해 '로우'로 반전되어 출력단자에 인가하게 되어 출력단자에는 원래의 출력인 '로우'가 나타나게 되므로서 반전기(1,2)는 래치역할을 행하게 되는 것이다.
이상에서 설명한 바와 같이 본 고안 장치에 의하면 종래의 래치회로에 사용하던 위상이 다른 2개의 클럭을 하나의 클럭으로 래치시킴으로서 클럭의 비대칭으로인해 발생되던 래치의 오동작(즉 데이타손실)을 방지할 수 있게되어 래치를 사용하는 디지탈 시스템의 신뢰도를 크게 향상시킬 수 있고, 더욱이 구동능력이 좋은 출력을 동시에 사용할 수 있다.

Claims (1)

  1. 반전기(1)의 출력과 반전기(2)의 입력에 연결된 출력단자는 직렬의 NMOS트랜지스터(Q1,Q2)를 통해 접지하되 NMOS트랜지스터(Q1,Q2)의 게이트는 각각 입력신호(D)단자와 클럭신호(ø)단자를 연결하고, 반전기(1)의 입력과 반전기(2)의 출력에 연결된 출력단자(Q)는 직렬의 NMOS트랜지스터(Q3,Q4)를 통해 접지하되 NMOS트랜지스터(Q3,Q4)의 게이트는 각각 입력신호단자와 클럭신호(ø)단자에 연결하여서된 래치장치.
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