KR940000253Y1

KR940000253Y1 - 엔모스 배타 오아게이트 회로

Info

Publication number: KR940000253Y1
Application number: KR2019910000460U
Authority: KR
Inventors: 박용수
Original assignee: 금성일렉트론 주식회사; 문정환
Priority date: 1991-01-14
Filing date: 1991-01-14
Publication date: 1994-01-19
Also published as: USD339748S; KR920015873U

Abstract

내용 없음.

Description

엔모스 배타 오아게이트 회로

제1도는 종래의 씨모스 배타 오아게이트 회로도.

제2도는 본 고안에 따른 엔모스 배타 오아게이트 회로도.

* 도면의 주요부분에 대한 부호의 설명

10, 20 : 입력 30 : 출력단

40 : 반전출력단 1∼3 : 피모스

4∼6, 8, 9 : 엔모스 7 : 트랜스미션 게이트

본 고안은 배타 오아게티트(Exclusive-OR Gate)회로에 관한 것으로, 특히 레이아웃 면적 및 지연시간을 줄일 수 있도록 엔모스를 이용한 엔모스 배타 오아게이트 회로에 관한 것이다.

제1도는 종래 씨모스 배타 오아게이트 회로도로서, 이에 도시된 바와같이 입력(10) 트랜스미션 게이트(7)의 엔형 게이트와 엔모스(5)에 연결됨과 동시에 피모스(1)와 엔모스(4)로 이루어진 인버터를 거쳐 트랜스미션 게이트(7)의 피형게이트와 피모스(2)에 연결되고, 입력(20)은 직렬 연결된 상기 피모스(2)에 연결되고, 입력(20)은 직렬 연결된 상기 피모스(2)와 엔모스(5)의 게이트에 연결됨과 동시에 상기 트랜스미션 게이트(7)를 거쳐 상기 피모스(2)와 엔모스(5)의 연결점에 연결된 후 피모스(3)와 엔모스(6)로 이루어진 인버터를 거쳐 출력(30)되게 구성한 것으로, 이와같이 구성되는 종래 씨모스 배타 오아게이트 회로의 동작과정을 설명하면 다음과 같다.

상기와 같이 구성되는 종래 회로에서 입력(10, 20)에 따른 출력(30)의 관계를 진리표를 나타내면 하기의 [진리표 1]와 같이 된다.

[진리표 1]

입력(10)이 저전위 "0"이면 피모스(10)와 엔모스(4)로 이루어진 인버터에서 고전위신호가 출력되고, 이 고전위신호가 트랜스미션 게이트(7)의 피형 게이트에 인가되므로, 엔형 게이트에 상기 저전위의 입력(10)이 인가되는 상기 트랜스미션 게이트(7)는 오프된다.

이때, 입력(20)이 저전위 "0"이면 피모스(2)는 온되고, 엔모스(5)는 오프되므로 그 피모스(2)와 엔모스(5)의 연결점에서 고전위신호가 출력되고, 이 고전위신호는 피모스(3)와 엔모스(6)로 이루어진 인버터에서 저전위신호로 반전되어 출력(30)이 된다.

또한, 입력(20)이 고전위 "1"인 경우에는 이 고전위신호가 피모스(2)와 엔모스(5)의 게이트로 인가되므로, 피모스(2)는 오프되고, 엔모스(5)는 온되어 그의 연결점에서 저전위신호가 출력되고 이 저전위신호는 피모스(3)와 엔모스(6)로 이루어진 인버터에서 고전위로 반전되어 출력(30)이 된다.

한편, 입력(10)이 고전위이면, 상기 피모스(1) 및 엔모스(4)의 인버터에서 저전위신호가 출력되고, 이 저전위신호와 상기 고전위신호의 입력(10)에 의해 상기 트랜스미션 게이트(7)가 도통된다.

이때, 입력(20)이 저전위 "0"이면 피모스(2)는 온되고, 엔모스(5)는 오프되므로 그의 연결점에서 저전위가 출력되고, 이 저전위 신호는 피모스(3)와 엔모스(6)로 이루어진 인버터에서 고전위신호로 반전된 후 출력(30)되어진다.

또한, 입력(20)이 고전위 "1"이면 피모스(2)는 오프되고, 엔모스(5)는 온되어 그의 연결점에서 고전위신호가 출력되므로 피모스(3)와 엔모스(6)의 인버터는 이를 저전위신호로 반전하여 출력(30)하게된다.

즉, 이와같이 동작되어 입력(10), (20)이 같은 신호이면, 출력(30)은 저전위가 되고, 입력(10), (20)이 서로 다른신호이면 출력(30)은 고전위로 된다.

그러나, 상기한 종래의 회로에 있어서는 레이아웃시 많은 면적을 차지하고, 지연시간이 14㎱로 상당히 길어지는 문제점이 있었다.

본 고안은 이러한 문제점을 감안하여 1개의 인버터와 4개의 엔모스로 회로를 구성하여 레이아웃면적을 줄이고, 지연시간을 단축시킬 수 있는 엔모스 배타 오아게이트 회로를 안출한 것으로, 이를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.

제2도는 본 고안의 엔모스 배타 오아게이트 회로도로서, 이에 도시한 바와같이 입력(10)이 엔모스(5)를 통해 반전출력단(40)으로 출력됨과 아울러 피모스(1)와 엔모스(4)로 이루어진 인버터를 통한 후 다시 엔모스(6)를 통해 출력단(30)에서 출력되게 접속하고, 상기 반전출력단(40)과 출력단(30)사이에 엔모스(8), (9)를 직렬접속하여 상기 입력(10)과 상기 피모스(1)및 엔모스(4)의 인버터 출력이 상기 엔모스(8), (9)이 게이트에 각기 인가되게 접속하고, 입력(20)이 상기 엔모스(5), (6)의 게이트 및 상기 엔모스(8), (9)의 접속점에 인가되게 접속하여 구성한 것으로 이와같이 구성한 본 고안의 작동 및 효과를 상세히 설명하면 다음과 같다.

상기와 같이 구성한 본 고안에 있어서, 입력(10), (20)에 따른 출력단(30) 및 반전출력단(40)의 출력관계를 진리표로 나타내면 하기의 [진리표 2]와 같이된다.

[진리표 2]

입력(10)이 저전위 "0"이면 엔모스(8)는 오프되고, 피모스(1) 및 엔모스(4)의 인버터에서는 고전위신호를 출력하므로 엔모스(9)는 온된다.

이때 입력(20)이 저전위 "0"이면, 이 저전위신호는 상기 엔모스(9)를 통해 출력(30)이되고, 그 출력(30)의 반전출력단(40)은 고전위로 된다.

또한, 입력(20)이 고전위 "1"이면 엔모스(5), (6)가 모두 온되므로 상기 피모스(1) 및 엔모스(4)의 인버터출력인 고전위신호는 상기 엔모스(6)를 통해 출력단(30)으로 출력되고, 상기 저전위의 입력(10)은 상기 엔모스(5)를 통해 반전출력단(40)으로 출력되어진다.

한편, 입력(10)이 고전위 "1"이면, 엔모스(8)는 온되고, 피모스(1) 및 엔모스(4)의 인버터는 저전위신호를 출력하므로 엔모스(9)는 오프된다.

이때, 입력(20)이 저전위 "0"이면 이 저전위신호는 상기 엔모스(8)를 통해 반전출력단(40)으로 출력되어지고, 그 반전출력단(40)의 출력단(30)은 고전위신호로 출력된다.

또한, 입력(20)이 고전위 "1"이면, 엔모스(5), (6)가 모두 온되므로 상기 피모스(1) 및 엔모스(4)의 인버터에서 출력되는 저전위신호는 상기 엔모스(6)를 통해 출력단(30)으로 출력되어지고, 상기 고전위의 입력(10)은 상기 엔모스(5)를 통해 반전출력단(40)로 출력되어 진다.

상기에서 설명한 바와같이 본 고안은 엔모스를 이용하여 배타 오아게이트를 설계함으로써, 레이아웃 면적이 줄어들어 전력소모를 줄일 수 있고, 지연시간(약 11, 5㎱)도 줄일 수 있는 효과가 있다.

Claims

입력(10)을 엔모스(5)를 통해 반전출력단(40)에 접속함과 동시에 인버터를 구성하는 피모스(1)와 엔모스(4)의 게이트에 접속하며, 상기 피모스(1)와 엔모스(4)의 드레인 접속점을 엔모스(6)를 통해 출력단(30)에 접속하고, 상기 반전출력단(40)과 출력단(30) 사이에 직렬로 엔모스(8), (9)를 접속하며, 상기 입력(10)과 상기 피모스(1)와 엔모스(4)의 드레인 접속점을 상기 엔모스(8), (9)의 게이트에 각기 접속하고, 입력(20)을 상기 엔모스(5), (6)의 게이트에 공통 접속함과 동시에 상기 엔모스(8), (9)의 접속점에 접속하여 구성한 것을 특징으로 하는 엔모스 배타 오아게이트 회로.