KR940000253Y1 - 엔모스 배타 오아게이트 회로 - Google Patents

엔모스 배타 오아게이트 회로 Download PDF

Info

Publication number
KR940000253Y1
KR940000253Y1 KR2019910000460U KR910000460U KR940000253Y1 KR 940000253 Y1 KR940000253 Y1 KR 940000253Y1 KR 2019910000460 U KR2019910000460 U KR 2019910000460U KR 910000460 U KR910000460 U KR 910000460U KR 940000253 Y1 KR940000253 Y1 KR 940000253Y1
Authority
KR
South Korea
Prior art keywords
nmos
pmos
input
output
output terminal
Prior art date
Application number
KR2019910000460U
Other languages
English (en)
Other versions
KR920015873U (ko
Inventor
박용수
Original Assignee
금성일렉트론 주식회사
문정환
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 금성일렉트론 주식회사, 문정환 filed Critical 금성일렉트론 주식회사
Priority to KR2019910000460U priority Critical patent/KR940000253Y1/ko
Priority to US07/702,696 priority patent/USD339748S/en
Publication of KR920015873U publication Critical patent/KR920015873U/ko
Application granted granted Critical
Publication of KR940000253Y1 publication Critical patent/KR940000253Y1/ko

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits
    • H03K19/21—EXCLUSIVE-OR circuits, i.e. giving output if input signal exists at only one input; COINCIDENCE circuits, i.e. giving output only if all input signals are identical
    • H03K19/215—EXCLUSIVE-OR circuits, i.e. giving output if input signal exists at only one input; COINCIDENCE circuits, i.e. giving output only if all input signals are identical using field-effect transistors
    • G—PHYSICS
    • G04—HOROLOGY
    • G04G—ELECTRONIC TIME-PIECES
    • G04G17/00—Structural details; Housings
    • G04G17/08—Housings

Landscapes

  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Logic Circuits (AREA)

Abstract

내용 없음.

Description

엔모스 배타 오아게이트 회로
제1도는 종래의 씨모스 배타 오아게이트 회로도.
제2도는 본 고안에 따른 엔모스 배타 오아게이트 회로도.
* 도면의 주요부분에 대한 부호의 설명
10, 20 : 입력 30 : 출력단
40 : 반전출력단 1∼3 : 피모스
4∼6, 8, 9 : 엔모스 7 : 트랜스미션 게이트
본 고안은 배타 오아게티트(Exclusive-OR Gate)회로에 관한 것으로, 특히 레이아웃 면적 및 지연시간을 줄일 수 있도록 엔모스를 이용한 엔모스 배타 오아게이트 회로에 관한 것이다.
제1도는 종래 씨모스 배타 오아게이트 회로도로서, 이에 도시된 바와같이 입력(10) 트랜스미션 게이트(7)의 엔형 게이트와 엔모스(5)에 연결됨과 동시에 피모스(1)와 엔모스(4)로 이루어진 인버터를 거쳐 트랜스미션 게이트(7)의 피형게이트와 피모스(2)에 연결되고, 입력(20)은 직렬 연결된 상기 피모스(2)에 연결되고, 입력(20)은 직렬 연결된 상기 피모스(2)와 엔모스(5)의 게이트에 연결됨과 동시에 상기 트랜스미션 게이트(7)를 거쳐 상기 피모스(2)와 엔모스(5)의 연결점에 연결된 후 피모스(3)와 엔모스(6)로 이루어진 인버터를 거쳐 출력(30)되게 구성한 것으로, 이와같이 구성되는 종래 씨모스 배타 오아게이트 회로의 동작과정을 설명하면 다음과 같다.
상기와 같이 구성되는 종래 회로에서 입력(10, 20)에 따른 출력(30)의 관계를 진리표를 나타내면 하기의 [진리표 1]와 같이 된다.
[진리표 1]
입력(10)이 저전위 "0"이면 피모스(10)와 엔모스(4)로 이루어진 인버터에서 고전위신호가 출력되고, 이 고전위신호가 트랜스미션 게이트(7)의 피형 게이트에 인가되므로, 엔형 게이트에 상기 저전위의 입력(10)이 인가되는 상기 트랜스미션 게이트(7)는 오프된다.
이때, 입력(20)이 저전위 "0"이면 피모스(2)는 온되고, 엔모스(5)는 오프되므로 그 피모스(2)와 엔모스(5)의 연결점에서 고전위신호가 출력되고, 이 고전위신호는 피모스(3)와 엔모스(6)로 이루어진 인버터에서 저전위신호로 반전되어 출력(30)이 된다.
또한, 입력(20)이 고전위 "1"인 경우에는 이 고전위신호가 피모스(2)와 엔모스(5)의 게이트로 인가되므로, 피모스(2)는 오프되고, 엔모스(5)는 온되어 그의 연결점에서 저전위신호가 출력되고 이 저전위신호는 피모스(3)와 엔모스(6)로 이루어진 인버터에서 고전위로 반전되어 출력(30)이 된다.
한편, 입력(10)이 고전위이면, 상기 피모스(1) 및 엔모스(4)의 인버터에서 저전위신호가 출력되고, 이 저전위신호와 상기 고전위신호의 입력(10)에 의해 상기 트랜스미션 게이트(7)가 도통된다.
이때, 입력(20)이 저전위 "0"이면 피모스(2)는 온되고, 엔모스(5)는 오프되므로 그의 연결점에서 저전위가 출력되고, 이 저전위 신호는 피모스(3)와 엔모스(6)로 이루어진 인버터에서 고전위신호로 반전된 후 출력(30)되어진다.
또한, 입력(20)이 고전위 "1"이면 피모스(2)는 오프되고, 엔모스(5)는 온되어 그의 연결점에서 고전위신호가 출력되므로 피모스(3)와 엔모스(6)의 인버터는 이를 저전위신호로 반전하여 출력(30)하게된다.
즉, 이와같이 동작되어 입력(10), (20)이 같은 신호이면, 출력(30)은 저전위가 되고, 입력(10), (20)이 서로 다른신호이면 출력(30)은 고전위로 된다.
그러나, 상기한 종래의 회로에 있어서는 레이아웃시 많은 면적을 차지하고, 지연시간이 14㎱로 상당히 길어지는 문제점이 있었다.
본 고안은 이러한 문제점을 감안하여 1개의 인버터와 4개의 엔모스로 회로를 구성하여 레이아웃면적을 줄이고, 지연시간을 단축시킬 수 있는 엔모스 배타 오아게이트 회로를 안출한 것으로, 이를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.
제2도는 본 고안의 엔모스 배타 오아게이트 회로도로서, 이에 도시한 바와같이 입력(10)이 엔모스(5)를 통해 반전출력단(40)으로 출력됨과 아울러 피모스(1)와 엔모스(4)로 이루어진 인버터를 통한 후 다시 엔모스(6)를 통해 출력단(30)에서 출력되게 접속하고, 상기 반전출력단(40)과 출력단(30)사이에 엔모스(8), (9)를 직렬접속하여 상기 입력(10)과 상기 피모스(1)및 엔모스(4)의 인버터 출력이 상기 엔모스(8), (9)이 게이트에 각기 인가되게 접속하고, 입력(20)이 상기 엔모스(5), (6)의 게이트 및 상기 엔모스(8), (9)의 접속점에 인가되게 접속하여 구성한 것으로 이와같이 구성한 본 고안의 작동 및 효과를 상세히 설명하면 다음과 같다.
상기와 같이 구성한 본 고안에 있어서, 입력(10), (20)에 따른 출력단(30) 및 반전출력단(40)의 출력관계를 진리표로 나타내면 하기의 [진리표 2]와 같이된다.
[진리표 2]
입력(10)이 저전위 "0"이면 엔모스(8)는 오프되고, 피모스(1) 및 엔모스(4)의 인버터에서는 고전위신호를 출력하므로 엔모스(9)는 온된다.
이때 입력(20)이 저전위 "0"이면, 이 저전위신호는 상기 엔모스(9)를 통해 출력(30)이되고, 그 출력(30)의 반전출력단(40)은 고전위로 된다.
또한, 입력(20)이 고전위 "1"이면 엔모스(5), (6)가 모두 온되므로 상기 피모스(1) 및 엔모스(4)의 인버터출력인 고전위신호는 상기 엔모스(6)를 통해 출력단(30)으로 출력되고, 상기 저전위의 입력(10)은 상기 엔모스(5)를 통해 반전출력단(40)으로 출력되어진다.
한편, 입력(10)이 고전위 "1"이면, 엔모스(8)는 온되고, 피모스(1) 및 엔모스(4)의 인버터는 저전위신호를 출력하므로 엔모스(9)는 오프된다.
이때, 입력(20)이 저전위 "0"이면 이 저전위신호는 상기 엔모스(8)를 통해 반전출력단(40)으로 출력되어지고, 그 반전출력단(40)의 출력단(30)은 고전위신호로 출력된다.
또한, 입력(20)이 고전위 "1"이면, 엔모스(5), (6)가 모두 온되므로 상기 피모스(1) 및 엔모스(4)의 인버터에서 출력되는 저전위신호는 상기 엔모스(6)를 통해 출력단(30)으로 출력되어지고, 상기 고전위의 입력(10)은 상기 엔모스(5)를 통해 반전출력단(40)로 출력되어 진다.
상기에서 설명한 바와같이 본 고안은 엔모스를 이용하여 배타 오아게이트를 설계함으로써, 레이아웃 면적이 줄어들어 전력소모를 줄일 수 있고, 지연시간(약 11, 5㎱)도 줄일 수 있는 효과가 있다.

Claims (1)

  1. 입력(10)을 엔모스(5)를 통해 반전출력단(40)에 접속함과 동시에 인버터를 구성하는 피모스(1)와 엔모스(4)의 게이트에 접속하며, 상기 피모스(1)와 엔모스(4)의 드레인 접속점을 엔모스(6)를 통해 출력단(30)에 접속하고, 상기 반전출력단(40)과 출력단(30) 사이에 직렬로 엔모스(8), (9)를 접속하며, 상기 입력(10)과 상기 피모스(1)와 엔모스(4)의 드레인 접속점을 상기 엔모스(8), (9)의 게이트에 각기 접속하고, 입력(20)을 상기 엔모스(5), (6)의 게이트에 공통 접속함과 동시에 상기 엔모스(8), (9)의 접속점에 접속하여 구성한 것을 특징으로 하는 엔모스 배타 오아게이트 회로.
KR2019910000460U 1991-01-14 1991-01-14 엔모스 배타 오아게이트 회로 KR940000253Y1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR2019910000460U KR940000253Y1 (ko) 1991-01-14 1991-01-14 엔모스 배타 오아게이트 회로
US07/702,696 USD339748S (en) 1991-01-14 1991-05-20 Wrist watch

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR2019910000460U KR940000253Y1 (ko) 1991-01-14 1991-01-14 엔모스 배타 오아게이트 회로

Publications (2)

Publication Number Publication Date
KR920015873U KR920015873U (ko) 1992-08-17
KR940000253Y1 true KR940000253Y1 (ko) 1994-01-19

Family

ID=19309739

Family Applications (1)

Application Number Title Priority Date Filing Date
KR2019910000460U KR940000253Y1 (ko) 1991-01-14 1991-01-14 엔모스 배타 오아게이트 회로

Country Status (2)

Country Link
US (1) USD339748S (ko)
KR (1) KR940000253Y1 (ko)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
USD386980S (en) * 1996-12-18 1997-12-02 Timex Corporation Watch and strap
USD386983S (en) * 1996-12-18 1997-12-02 Timex Corporation Watch
USD821246S1 (en) * 2016-08-26 2018-06-26 Apple Inc. Band
USD889304S1 (en) * 2017-02-07 2020-07-07 Fitbit, Inc. Band
USD839121S1 (en) * 2017-04-14 2019-01-29 Fazhang LIU Watch band
USD842157S1 (en) * 2017-04-14 2019-03-05 Fazhang LIU Watch band
USD840860S1 (en) * 2017-06-12 2019-02-19 Qifan Zhang Watch band
USD848893S1 (en) * 2017-07-10 2019-05-21 Lin Yu Band
USD895613S1 (en) 2018-01-29 2020-09-08 Fitbit, Inc. Smart watch with health monitor sensor
USD887405S1 (en) 2018-04-25 2020-06-16 Fitbit, Inc. Body of smart watch with health monitor sensor
USD891285S1 (en) * 2018-11-06 2020-07-28 Yi Feng Watch Co Ltd Set of watch straps
USD964878S1 (en) * 2021-06-24 2022-09-27 Shenzhen Helizhongtuo Trading Co., Ltd. Watchband
USD1014309S1 (en) * 2022-11-28 2024-02-13 Yanyun Sun Watch band

Also Published As

Publication number Publication date
USD339748S (en) 1993-09-28
KR920015873U (ko) 1992-08-17

Similar Documents

Publication Publication Date Title
KR940000253Y1 (ko) 엔모스 배타 오아게이트 회로
KR900001042A (ko) Cmos 인버터를 구비한 반도체 집적회로
US4749886A (en) Reduced parallel EXCLUSIVE or and EXCLUSIVE NOR gate
KR950007287A (ko) 디지탈 신호 처리용 지연 회로
US5250855A (en) Fast logic circuits
US4798980A (en) Booth's conversion circuit
JPS6037822A (ja) Ｃｍｏｓ論理回路
KR0179927B1 (ko) 디코더
US4649290A (en) Pulse generating circuit
KR100226756B1 (ko) 고속 반가산기 회로
KR930001172Y1 (ko) Cmos 논리소자 집적회로
KR100290892B1 (ko) 씨모스전압레벨쉬프트회로
KR200155047Y1 (ko) 어드레스 디코더 회로
KR940000254Y1 (ko) 멀티게이트 시모스에 의한 배타 오아게이트
KR940000252Y1 (ko) 씨모스 낸드게이트
JPH0548410A (ja) 雑音除去回路
KR100313502B1 (ko) 배타적 논리합 회로
KR940000256Y1 (ko) 반가산기 회로
KR960014806B1 (ko) 반도체 논리회로
KR940000266B1 (ko) 저전력 소비 출력 버퍼회로
KR940000267B1 (ko) 직렬 비교기 집적회로
KR0143580B1 (ko) 비교기
GB2245098A (en) Logic circuits
KR0128242Y1 (ko) 두개의 낸드회로
KR0117120Y1 (ko) 와이어드 낸드 로직 게이트 회로

Legal Events

Date Code Title Description
A201 Request for examination
UA0108 Application for utility model registration

Comment text: Application for Utility Model Registration

Patent event code: UA01011R08D

Patent event date: 19910114

UA0201 Request for examination

Patent event date: 19910114

Patent event code: UA02012R01D

Comment text: Request for Examination of Application

UG1501 Laying open of application
E902 Notification of reason for refusal
UE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event code: UE09021S01D

Patent event date: 19930818

UG1604 Publication of application

Patent event code: UG16041S01I

Comment text: Decision on Publication of Application

Patent event date: 19931221

E701 Decision to grant or registration of patent right
UE0701 Decision of registration

Patent event date: 19940328

Comment text: Decision to Grant Registration

Patent event code: UE07011S01D

REGI Registration of establishment
UR0701 Registration of establishment

Patent event date: 19940409

Patent event code: UR07011E01D

Comment text: Registration of Establishment

UR1002 Payment of registration fee

Start annual number: 1

End annual number: 3

Payment date: 19940409

UR1001 Payment of annual fee

Payment date: 19961227

Start annual number: 4

End annual number: 4

UR1001 Payment of annual fee

Payment date: 19971226

Start annual number: 5

End annual number: 5

UR1001 Payment of annual fee

Payment date: 19981229

Start annual number: 6

End annual number: 6

UR1001 Payment of annual fee

Payment date: 19991223

Start annual number: 7

End annual number: 7

UR1001 Payment of annual fee

Payment date: 20001218

Start annual number: 8

End annual number: 8

UR1001 Payment of annual fee

Payment date: 20011214

Start annual number: 9

End annual number: 9

UR1001 Payment of annual fee

Payment date: 20021223

Start annual number: 10

End annual number: 10

UR1001 Payment of annual fee

Payment date: 20031219

Start annual number: 11

End annual number: 11

FPAY Annual fee payment

Payment date: 20041220

Year of fee payment: 12

UR1001 Payment of annual fee

Payment date: 20041220

Start annual number: 12

End annual number: 12

EXPY Expiration of term
UC1801 Expiration of term