KR0143580B1 - 비교기 - Google Patents

Abstract

본 발명은 크로스 커플(cross couple) 회로를 이용하여 적은 수의 트랜지스터로 구성함으로써 칩면적(chip area)를 줄인 비교기에 관한 것으로, 외부로부터 입력되는 두 입력(A,B)을 부정 논리합하여 출력하는 제1부정 논리합 게이트(NOR1);상기 하나의 입력(A)과 상기 제1부정 논리합 게이트(NOR1)의 출력에 따라 접지전압을 출력단(X)으로 출력하는 제1풀다운수단(22); 상기 다른 하나의 입력(B)과 상기 제1부정 논리합 게이트(NOR1)의 출력에 따라 접지전압을 출력단(Y)으로 출력하는 제2풀다운수단(24); 상기 제2풀다운수단(24)의 출력에 따라 구동전압(Vcc)을 출력단(X)으로 출력하는 제1풀업수단(21); 상기 제1풀다운수단(22)의 출력에 따라 구동전압(Vcc)을 출력단(Y)으로 출력하는 제2풀업수단(23); 상기 두 출력단(X,Y)의 출력을 부정 논리합하여 출력단(Z)으로 출력하는 제2부정 논리합 게이트(NOR2); 를 구비하는 것을 특징으로 하여 칩면적이 30% 정도 감소되는 효과가 있다.

Description

비교기

제1도는 일반적인 비교기(comparator)의 회로도

제2도는 본 발명의 일실시예에 따른 비교기의 회로도.

*도면의 주요부분에 대한 부호의 설명

21:제1 풀업부 22:제1 풀다운부

23:제2 풀업부 24:제2 풀다운부

MP1,MP2:PMOS 트랜지스터 MN1,MN2,MN3,MN4:NMOS 트랜지스터

NOR1:제1부정논리합게이트 NOR2:제2부정논리합게이트

본 발명은 주문형 반도체(ASIC:Application Specific Integrated Circuit)설계에서 다양한 용도에 응용될 수 있는 비교기(comparator)에 관한 것으로, 특히 크로스커플(cross couple)회로를 이용하여 적은 수의 트랜지스터로 구성함으로써 칩면적(chip area)을 줄인 비교기에 관한 것이다.

제1도는 일반적인 비교기의 회로도로서, 두 입력(A,B)중 어느 쪽의 전압이 상대적으로 높은가 또는 낮을가를 검출하는 것으로, 두 입력중 하나의 입력(A)를 입력받는 인버터(11)와 다른 하나의 입력(B)을 입력받는 인버터(12)와, 상기 인버터(11)의 출력과 입력(B)을 받는 부정 논리곱 게이트(13)와, 상기 인버터(12)의 출력과 입력(A)를 입력받는 부정 논리곱 게이트(14)와, 상기 부정 논리곱 게이트(13,14)의 출력을 각각 인버팅하여 출력(X,Y)하는 두 개의 인버터(15,16)와, 상기 두 개의 인버터(15,16)의 출력(X,Y)을 입력받아 부정 논리합한 것을 출력(Z)하는 부정 논리합 게이트(17)로 구성되어 있다.

즉, 두 입력에서 AB때 즉 A=1, B=0일 때 출력 Y는 1이고, AB일 때 즉 A=0, B=1일 때 출력 X가 1이며, A=1일 때 출력 Z가 1이므로 비교기 기능을 수행하게 된다.

그런데 종래 비교기의 구성요소가 부정 논리합 게이트, 부정 논리곱 게이트 및 인버터 같이 유니버설 게이트(universal gate)만 이용함으로써 트랜지스터의 개수가 20개 사용되어 칩면적이 비교적 큰 문제점이 있었다.

본 발명은 상기와 같이 종래기술의 문제점을 해결하기 위하여 안출된 것으로, 회로를 구성하는 트랜지스터의 수를 줄임으로써 전체적인 칩사이즈를 줄인 비교기를 제공함에 그 목적이 있다.

상기 목적을 달성하기 위한 본 발명의 비교기는 외부로부터 입력되는 제1 및 제2 입력신호를 부정논리합하는 제1노어게이트; 상기 제1입력신호와 상기 제1노어게이트의 출력신호에 응답하여 제1출력단을 풀다운시키는 제1풀다운수단; 상기 제2입력신호와 상기 제1노어게이트의 출력신호에 응답하여 제2출력단을 풀다운하는 제2풀다운 수단; 상기 제2풀다운수단의 출력신호에 응답하여 상기 제1출력단을 풀업시키는 제1풀업수단; 상기 제1풀다운수단의 출력신호에 응답하여 상기 제2출력단을 풀업시키는 제2풀업수단; 및 상기 제1 및 제2출력단신호를 부정논리합하여 제3출력단으로 출력하는 제1노어게이트를 포함하며, 상기 제1 및 제2풀다운수단은 각각 상기 제1 및 제2풀업수단보다 전류구동력이 큰 것을 특징으로 한다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 설명하기로 한다.

제2도는 본 발명의 일실시예에 따른 비교기의 회로도로서, 제1부정논리합게이트(NOR1)는 비교대상이 되는 제1 및 제2입력(A,B)을 부정논리합하여 출력하고, 제1풀다운부(22)는 상기 제1입력(A)과 상기 제1부정논리합게이트(NOR1)의 출력에 응답하여 제1출력단(X)을 접지전원전압 레벨로 풀다운시키며, 제2풀다운부(24)는 제2입력(B)과 상기 제1부정논리합게이트(NOR1)의 출력에 응답하여 제2출력단(Y)을 접지전원전압레벨로 풀다운시킨다. 제1풀업부(21)는 상기 제2출력단(Y)의 레벨에 응답하여 공급전원전압(Vcc)을 제1출력단(X)으로 출력하고, 제2풀업부(23)는 상기 제1출력단(X)의 레벨에 응답하여 공급전원전압(Vcc)을 제2출력단(Y)으로 출력하며, 제2부정논리합게이트(NOR2)는 상기 제1 및 제2출력단(X,6)의 출력을 부정논리합하여 제3출력단(Z)으로 출력한다. 그리고, 제1 및 제2풀다운부(22,24)는 제1 및 제2풀업부(21,23)보다 전류구동력이 크다. 이는 이후에 상세히 설명되겠지만 제1 및 제2입력이 동일할 때 풀업부 및 풀다운부가 동시에 턴온될 때 제1 및 제2출력단(X,Y)을 '로우'레벨로 형성하여야 하기 때문이다.

상기 제1풀업부(21)는 게이트가 상기 제2출력단(Y)과 연결되고, 공급전압단(Vcc)과 상기 제1출력단(X) 간에 채널이 접속된 PMOS 트랜지스터(MP1)로 구성된다. 상기 제2풀업부(23)는 게이트가 상기 제1출력단(X)과 연결되고, 상기 공급전압단(Vcc)과 상기 제2출력단(Y) 간에 채널이 접속된 PMOS 트랜지스터(MP2)로 구성된다.

또한, 상기 제1풀다운부(22)는 상기 제1입력(A)을 게이트로 인가받고 상기 제1출력단(X)과 접지전압단 간에 채널이 접속된 NMOS 트랜지스터(MN1)와, 상기 제1노어게이트(NOR1)의 출력신호를 게이트로 인가받고 상기 제1출력단(X)과 상기 접지전압단 간에 채널이 접속된 NMOS 트랜지스터(MN2)로 구성된다. 상기 제2풀다운부(24)는 상기 제2입력(B)을 게이트로 인가받고 상기 제2출력단(Y)과 상기 접지전압단 간에 채널이 접속된 NMOS 트랜지스터(MN3)과, 상기 제1노어게이트(NOR1)의 출력신호를 게이트로 인가받고 상기 제2출력단(Y)과 상기 접지전압단 간에 채널이 접속된 NMOS 트랜지스터(MN4)로 구성된다.

제2도의 비교기에서 풀다운부를 구성하는 NMOS 트랜지스터의 사이즈(size)는 풀업부를 구성하는 PMOS 트랜지스터의 사이즈보다 커서, NMOS 트랜지스터가 PMOS 트랜지스터보다 전류구동력이 크며, 각 PMOS 트랜지스터 MP1과 MP2는 서로 사이즈가 동일하고 NMOS 트랜지스터 MN1, MN2, MN3 및 MN4 역시 서로 동일한 사이즈를 갖는다.

잘 알려진 바와 같이 트랜지스터의 사이즈는 채널 폭(Width)과 채널 길이(Length)의 비(Width/Length)로서 결정되는데, 본 실시예에서 NMOS 트랜지스터는 그 비를 3/3으로 디자인하고, PMOS 트랜지스터는 그 비를 3/1로 디자인하여, NMOS 트랜지스터가 PMOS 트랜지스터보다 전류구동력이 크도록 하였다. 즉, NMOS 트랜지스터와 PMOS 트랜지스터가 동시에 '온'될 때 출력단으로 '로우'값을 출력하도록 하기 위해서는 트랜지스터의 사이즈를 조절하면 되는데, 본 실시예에서는 NMOS 트랜지스터의 채널폭을 크게하는 대신 PMOS 트랜지스터의 채널 길이를 크게하여, 비교기의 전체크기에 영향을 주지 않도록 하였다.

이상에서 설명한 바와 같은 본 실시예의 동작을 살펴본다.

먼저, 제1입력 A가 제2입력 B보다 큰 경우(AB), 즉 A=1, B=0이면, NMOS 트랜지스터 MN1이 '온'되어 제1출력단 X의 출력은 '로우'로 되고, PMOS 트랜지스터 MP2가 '온'되어 제2출력단 Y는 '하이'로 된다.

다음, 제1입력 A가 제2입력 B보다 적은 경우(AB), 즉 A=0, B=1이면, NMOS 트랜지스터 MN3이 '온'되어 제2출력단 Y의 출력은 '로우'로 되고, PMOS 트랜지스터 MP1이 '온'되어 제1출력단 X의 출력은 '하이'로 된다.

이이서, 입력 A와 B가 동일한 경우에서, A=0이고 B=0이면 NMOS 트랜지스터 MN2와 MN4가 NMOS 트랜지스터 MN2와 MN4가 '온'되고 PMOS 트랜지스터 MP1과 MP2 역시 '온'되는데, NMOS 트랜지스터가 PMOS 트랜지스터보다 사이즈가 크기 때문에 출력단 X 및 Y는 각각 풀다운되어 '로우'로 되고 제3출력단 Z는 '하이'가 된다. 또한, A=1 이고 B=1이면 NMOS 트랜지스터 MN1, MN3이 '온'되고 PMOS 트랜지스터 MP1과 MP2 역시 '온'되는데, 이때 역시 NMOS 트랜지스터가 PMOS 트랜지스터보다 사이즈가 크기 때문에 출력단 X 및 Y는 각각 풀다운되어 '로우'로 되고 제3출력단 Z는 '하이'가 된다.

상기한 바와 같이 본 발명에 의하면, 출력단 X의 출력은 AB일 때 '하이'가 되고 출력단 Y의 출력은 AB일 때 '하이'가 되며, 출력단 Z의 출력은 A=B일 때 '하이'가 되어 비교기의 기능을 수행하면서, 트랜지스터의 수를 종래의 20개에서 14개로 줄일 수 있으므로 비교기의 칩 면적을 크게 줄일 수 있다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

Claims (8)

1. 외부로부터 입력되는 제1및 제2입력신호를 부정논리합하는 제1노어게이트; 상기 제1입력신호와 상기 제1노어게이트의 출력신호에 응답하여 제1출력단을 풀다운시키는 제1풀다운수단; 상기 제2입력신호와 상기 제1노어게이트의 출력신호에 응답하여 제2출력단을 풀다운하는 제2풀다운 수단; 상기 제2풀다운수단의 출력신호에 응답하여 상기 제1출력단을 풀업시키는 제1풀업수단; 상기 제1풀다운수단의 출력신호에 응답하여 상기 제2출력단을 풀업시키는 제2풀업수단; 및 상기 제1 및 제2출력단신호를 부정논리합하여 제3출력단으로 출력하는 제1노어게이트를 포함하며, 상기 제1 및 제2풀다운수단은 각각 상기 제1 및 제2풀업수단보다 전류구동력이 큰 것을 특징으로 하는 비교기.
2. 제1항에 있어서, 상기 제1풀업수단은 게이트가 상기 제2출력단과 연결되고, 제1전원전압단과 상기 제1출력단 간에 채널이 접속된 제1 PMOS 트랜지스터인 것을 특징으로 하는 비교기.
3. 제2항에 있어서, 상기 제2풀업수단은 게이트가 상기 제1출력단과 연결되고, 상기 제1전원전압단과 상기 제2출력단 간에 채널이 접속된 제2PMOS 트랜지스터인 것을 특징으로 하는 비교기.
4. 제3항에 있어서, 상기 제1풀다운수단은, 상기 제1입력신호를 게이트로 인가받고 상기 제1출력단과 제2전원전압단 간에 채널이 접속된 제1NMOS 트랜지스터; 및 상기 제1노어게이트의 출력신호를 게이트로 인가받고 상기 제1출력단과 상기 제2전원전압단 간에 채널이 접속된 제2NMOS 트랜지스터를 포함하는 것을 특징으로 하는 비교기.
5. 제4항에 있어서, 상기 제2풀다운 수단은, 상기 제2입력신호를 게이트로 인가받고 상기 제2출력단과 상기 제2전원전압단 간에 채널이 접속된 제3NMOS 트랜지스터; 및 상기 제1노어게이트의 출력신호를 게이트로 인가받고 상기 제2출력단과 상기 제2전원전압단 간에 채널이 접속된 제4NMOS 트랜지스터를 포함하는 것을 특징으로 하는 비교기.
6. 제5항에 있어서, 상기 제1, 제2, 제3 및 제4NMOS 트랜지스터는 상기 제1 및 제2PMOS 트랜지스터보다 큰 사이즈를 갖는 트랜지스터인 것을 특징으로 하는 비교기.
7. 제6항에 있어서, 상기 제1, 제2, 제3 및 제4NMOS 트랜지스터의 채널 폭은 상기 제1 및 제2PMOS 트랜지스터의 채널 폭과 동일하고, 상기 제1, 제2 , 제3 및 제4NMOS 트랜지스터의 채널 길이는 상기 제1 및 제2 PMOS 트랜지스터의 채널 길이보다 적은 것을 특징으로 하는 비교기.
8. 제7항에 있어서, 상기 제1전원전압은 공급전압이고, 제2전원전압은 접지전압인 것을 특징으로 하는 비교기.