JP2927112B2 - テスト回路 - Google Patents
テスト回路Info
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- JP2927112B2 JP2927112B2 JP4206370A JP20637092A JP2927112B2 JP 2927112 B2 JP2927112 B2 JP 2927112B2 JP 4206370 A JP4206370 A JP 4206370A JP 20637092 A JP20637092 A JP 20637092A JP 2927112 B2 JP2927112 B2 JP 2927112B2
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Description
【０００１】
【産業上の利用分野】本発明はテスト回路に関する。
【０００２】
【従来の技術】従来のテスト回路は、図３に示されるよ
うに、電源端子６１および６３、入力端子６２および出
力端子６４に対応して、ＰＭＯＳトランジスタ１３およ
び１５と、ＮＭＯＳトランジスタ１４および１６により
構成されている。
うに、電源端子６１および６３、入力端子６２および出
力端子６４に対応して、ＰＭＯＳトランジスタ１３およ
び１５と、ＮＭＯＳトランジスタ１４および１６により
構成されている。
【０００３】図３において、入力端子６２より入力され
る電圧レベルが電源端子６１より入力される電源電圧よ
りも低い場合には、ＮＭＯＳトランジスタ１４のチャネ
ルが導通状態となり、ＰＭＯＳトランジスタ１３のチャ
ネルが非導通状態となる。これにより、ＰＭＯＳトラン
ジスタ１５のチャネルが導通状態となり、ＮＭＯＳトラ
ンジスタ１６のチャネルが非導通状態となって、出力端
子６４には“Ｈ”レベルが出力される。そして、入力端
子６２より入力される電圧レベルを電源端子６１に入力
される電源電圧以上に上げてゆくと、電源電圧と入力電
圧との差がＰＭＯＳトランジスタ１３のしきい値電圧に
到達した時点において、ＰＭＯＳトランジスタ１３のチ
ャネルが導通状態となり、更に入力電圧を上げてゆく
と、ＮＭＯＳトランジスタ１３のチャネルが導通状態と
なり、更に入力電圧を上げてゆくと、ＮＭＯＳトランジ
スタ１４のチャネル抵抗よりもＰＭＯＳトランジスタ１
５とＮＭＯＳトランジスタ１６により構成される反転回
路の論理しきい値電圧よりも高い電圧が入力され、出力
端子６４には“Ｌ”レベルが出力される。この時の入力
端子６２に入力される電圧をＶDET とする。
る電圧レベルが電源端子６１より入力される電源電圧よ
りも低い場合には、ＮＭＯＳトランジスタ１４のチャネ
ルが導通状態となり、ＰＭＯＳトランジスタ１３のチャ
ネルが非導通状態となる。これにより、ＰＭＯＳトラン
ジスタ１５のチャネルが導通状態となり、ＮＭＯＳトラ
ンジスタ１６のチャネルが非導通状態となって、出力端
子６４には“Ｈ”レベルが出力される。そして、入力端
子６２より入力される電圧レベルを電源端子６１に入力
される電源電圧以上に上げてゆくと、電源電圧と入力電
圧との差がＰＭＯＳトランジスタ１３のしきい値電圧に
到達した時点において、ＰＭＯＳトランジスタ１３のチ
ャネルが導通状態となり、更に入力電圧を上げてゆく
と、ＮＭＯＳトランジスタ１３のチャネルが導通状態と
なり、更に入力電圧を上げてゆくと、ＮＭＯＳトランジ
スタ１４のチャネル抵抗よりもＰＭＯＳトランジスタ１
５とＮＭＯＳトランジスタ１６により構成される反転回
路の論理しきい値電圧よりも高い電圧が入力され、出力
端子６４には“Ｌ”レベルが出力される。この時の入力
端子６２に入力される電圧をＶDET とする。
【０００４】この従来のテスト回路は、例えば、図４に
示されるようにして使用される。インバータ１７に対す
る入力と、図３に示されるテスト回路１８の入力が共に
外部からの入力端子６５に接続されており、テスト回路
１８の出力は、非測定対象の半導体集積回路１９に接続
される。入力端子６５よりの外部入力が、電源電圧以下
の範囲において変化する場合には、テスト回路１８の出
力は変化することがないが、インバータ１７の出力は外
部入力が反転されて出力されるために、出力端子６６を
介して、外部入力の反転出力として出力される。この場
合においては、テスト回路１８の出力を受けて動作する
半導体集積回路１９は、通常の動作状態となる。しかし
ながら、入力端子より入力される外部入力が電源電圧よ
りも高くなり、前述のＶDET のレベルに到達すると、イ
ンバータ１７の出力は変化しないが、テスト回路１８の
出力は反転するので、外部入力から入力される信号はテ
スト回路１８を通して、半導体集積回路１９に伝達され
る。この時に、テスト回路１８の出力を受けて動作する
半導体集積回路１９には、テスト用信号が入力されたこ
ととなり、半導体集積回路１９は、通常の動作状態とは
異なるテスト動作状態になる。このテスト動作状態の例
としては、例えば、マイクロコンピュータにおけるエミ
ュレーション・モードなどが挙げられる。
示されるようにして使用される。インバータ１７に対す
る入力と、図３に示されるテスト回路１８の入力が共に
外部からの入力端子６５に接続されており、テスト回路
１８の出力は、非測定対象の半導体集積回路１９に接続
される。入力端子６５よりの外部入力が、電源電圧以下
の範囲において変化する場合には、テスト回路１８の出
力は変化することがないが、インバータ１７の出力は外
部入力が反転されて出力されるために、出力端子６６を
介して、外部入力の反転出力として出力される。この場
合においては、テスト回路１８の出力を受けて動作する
半導体集積回路１９は、通常の動作状態となる。しかし
ながら、入力端子より入力される外部入力が電源電圧よ
りも高くなり、前述のＶDET のレベルに到達すると、イ
ンバータ１７の出力は変化しないが、テスト回路１８の
出力は反転するので、外部入力から入力される信号はテ
スト回路１８を通して、半導体集積回路１９に伝達され
る。この時に、テスト回路１８の出力を受けて動作する
半導体集積回路１９には、テスト用信号が入力されたこ
ととなり、半導体集積回路１９は、通常の動作状態とは
異なるテスト動作状態になる。このテスト動作状態の例
としては、例えば、マイクロコンピュータにおけるエミ
ュレーション・モードなどが挙げられる。
【０００５】
【発明が解決しようとする課題】上述した従来のテスト
回路においては、電源電圧ＶDDと出力端子６４における
出力電圧を反転させるための入力電圧ＶDET との差が、
低ＶDD域において小さい値となっているので、入力電圧
にＶDET 程度のノイズが印加されてしまうと、出力端子
６４におけるレベルが一時的に変化してしまうことがあ
り、この低ＶDD域におけるＶDDとＶDET との差をノイズ
を考慮して大きくしても、それに伴ない高ＶDD域におけ
るＶDET の値も大きくなってしまい、半導体集積回路に
過大な電圧が印加される結果となり、使用し得るＶDD域
が限定されてしまうという欠点がある。
回路においては、電源電圧ＶDDと出力端子６４における
出力電圧を反転させるための入力電圧ＶDET との差が、
低ＶDD域において小さい値となっているので、入力電圧
にＶDET 程度のノイズが印加されてしまうと、出力端子
６４におけるレベルが一時的に変化してしまうことがあ
り、この低ＶDD域におけるＶDDとＶDET との差をノイズ
を考慮して大きくしても、それに伴ない高ＶDD域におけ
るＶDET の値も大きくなってしまい、半導体集積回路に
過大な電圧が印加される結果となり、使用し得るＶDD域
が限定されてしまうという欠点がある。
【０００６】
【課題を解決するための手段】第１の発明のテスト回路
は、ソースに入力端子が接続され、ゲートに第１の電源
端子が接続される第１のＰＭＯＳトランジスタと、ドレ
インに前記第１のＰＭＯＳトランジスタのドレインが接
続され、ゲートに前記第１の電源端子が接続されて、ソ
ースが接地される第１のＮＭＯＳトランジスタと、ソー
スに第２の電源端子が接続され、ゲートに前記第１のＰ
ＭＯＳトランジスタのドレインならびに前記第１のＮＭ
ＯＳトランジスタのドレインが接続されて、ドレインが
出力端子に接続される第２のＰＭＯＳトランジスタと、
ドレインに前記出力端子が接続され、ゲートに前記第２
のＰＭＯＳトランジスタのゲートが接続される第２のＮ
ＭＯＳトランジスタと、ドレインに前記第２のＮＭＯＳ
トランジスタのソースが接続され、ゲートに第３の電源
端子が接続されて、ソースが接地される第３のＮＭＯＳ
トランジスタとを備えて構成される。
は、ソースに入力端子が接続され、ゲートに第１の電源
端子が接続される第１のＰＭＯＳトランジスタと、ドレ
インに前記第１のＰＭＯＳトランジスタのドレインが接
続され、ゲートに前記第１の電源端子が接続されて、ソ
ースが接地される第１のＮＭＯＳトランジスタと、ソー
スに第２の電源端子が接続され、ゲートに前記第１のＰ
ＭＯＳトランジスタのドレインならびに前記第１のＮＭ
ＯＳトランジスタのドレインが接続されて、ドレインが
出力端子に接続される第２のＰＭＯＳトランジスタと、
ドレインに前記出力端子が接続され、ゲートに前記第２
のＰＭＯＳトランジスタのゲートが接続される第２のＮ
ＭＯＳトランジスタと、ドレインに前記第２のＮＭＯＳ
トランジスタのソースが接続され、ゲートに第３の電源
端子が接続されて、ソースが接地される第３のＮＭＯＳ
トランジスタとを備えて構成される。
【０００７】また、第２の発明のテスト回路は、ソース
に入力端子が接続され、ゲートに第１の電源端子が接続
される第１のＰＭＯＳトランジスタと、ドレインに前記
第１のＰＭＯＳトランジスタのドレインが接続され、ゲ
ートに前記第１の電源端子が接続されて、ソースが接地
される第１のＮＭＯＳトランジスタと、ソースに第２の
電源端子が接続され、ゲートに前記第１のＰＭＯＳトラ
ンジスタのドレインならびに前記第１のＮＭＯＳトラン
ジスタのドレインが接続されて、ドレインが出力端子に
接続される第２のＰＭＯＳトランジスタと、ドレインに
前記出力端子が接続され、ゲートに前記第２のＰＭＯＳ
トランジスタのゲートが接続される第２のＮＭＯＳトラ
ンジスタと、ドレインに前記第２のＮＭＯＳトランジス
タのソースが接続され、ソースが接地される第３のＮＭ
ＯＳトランジスタと、ソースに第３の電源端子が接続さ
れ、ゲートが接地されて、ドレインに前記第３のＮＭＯ
Ｓトランジスタのゲートが接続される第３のＰＭＯＳト
ランジスタと、一端が前記第３のＰＭＯＳトランジスタ
のドレインに接続され、他端が接地される抵抗とを備え
て構成される。
に入力端子が接続され、ゲートに第１の電源端子が接続
される第１のＰＭＯＳトランジスタと、ドレインに前記
第１のＰＭＯＳトランジスタのドレインが接続され、ゲ
ートに前記第１の電源端子が接続されて、ソースが接地
される第１のＮＭＯＳトランジスタと、ソースに第２の
電源端子が接続され、ゲートに前記第１のＰＭＯＳトラ
ンジスタのドレインならびに前記第１のＮＭＯＳトラン
ジスタのドレインが接続されて、ドレインが出力端子に
接続される第２のＰＭＯＳトランジスタと、ドレインに
前記出力端子が接続され、ゲートに前記第２のＰＭＯＳ
トランジスタのゲートが接続される第２のＮＭＯＳトラ
ンジスタと、ドレインに前記第２のＮＭＯＳトランジス
タのソースが接続され、ソースが接地される第３のＮＭ
ＯＳトランジスタと、ソースに第３の電源端子が接続さ
れ、ゲートが接地されて、ドレインに前記第３のＮＭＯ
Ｓトランジスタのゲートが接続される第３のＰＭＯＳト
ランジスタと、一端が前記第３のＰＭＯＳトランジスタ
のドレインに接続され、他端が接地される抵抗とを備え
て構成される。
【０００８】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００９】図１は本発明の第１の実施例を示すブロッ
ク図である。図１に示されるように、本実施例は、電源
端子５１、５３および５４、入力端子５２および出力端
子５５に対応して、ＰＭＯＳトランジスタ１および３
と、ＮＭＯＳトランジスタ２、４および５とを備えて構
成される。
ク図である。図１に示されるように、本実施例は、電源
端子５１、５３および５４、入力端子５２および出力端
子５５に対応して、ＰＭＯＳトランジスタ１および３
と、ＮＭＯＳトランジスタ２、４および５とを備えて構
成される。
【００１０】図１において、入力端子５２に入力される
電圧が、電源端子５１の電源電圧以下である場合には、
ＮＭＯＳトランジスタ２のチャネルが導通状態となり、
ＰＭＯＳトランジスタ１のチャネルは非導通状態とな
る。これにより、ＰＭＯＳトランジスタ３のチャネルが
導通状態となり、ＮＭＯＳトランジスタ４のチャネルが
非導通状態となって、出力端子５５における出力として
は“Ｈ”レベルが出力される。そして、入力端子５２の
入力電圧を電源電圧以上に上げてゆくと、電源電圧と入
力電圧との差がＰＭＯＳトランジスタ１のしきい値電圧
に到達した時点において、ＰＭＯＳトランジスタ１のチ
ャネルが導通状態になり、更に入力電圧を上げてゆく
と、ＮＭＯＳトランジスタ２のチャネル抵抗よりもＰＭ
ＯＳトランジスタ１のチャネル抵抗が低くなった時点に
おいて、ＰＭＯＳトランジスタ３とＮＭＯＳトランジス
タ４により構成される反転回路に論理しきい値電圧より
も高い電圧が入力され、出力端子５５には“Ｌ”レベル
が出力される。電源電圧が低い場合におけるＶDET を従
来のＶDET に合わせてみると、電源電圧が高くなるにつ
れて、ＮＭＯＳトランジスタ５のチャネル抵抗が小さく
なり、ＰＭＯＳトランジスタ３と、ＮＭＯＳトランジス
タ４とにより構成される反転回路の論理しきい値電圧が
従来よりも更に低い値となり、図５に示されるように、
ＶDET の値は従来よりも低い値となる。
電圧が、電源端子５１の電源電圧以下である場合には、
ＮＭＯＳトランジスタ２のチャネルが導通状態となり、
ＰＭＯＳトランジスタ１のチャネルは非導通状態とな
る。これにより、ＰＭＯＳトランジスタ３のチャネルが
導通状態となり、ＮＭＯＳトランジスタ４のチャネルが
非導通状態となって、出力端子５５における出力として
は“Ｈ”レベルが出力される。そして、入力端子５２の
入力電圧を電源電圧以上に上げてゆくと、電源電圧と入
力電圧との差がＰＭＯＳトランジスタ１のしきい値電圧
に到達した時点において、ＰＭＯＳトランジスタ１のチ
ャネルが導通状態になり、更に入力電圧を上げてゆく
と、ＮＭＯＳトランジスタ２のチャネル抵抗よりもＰＭ
ＯＳトランジスタ１のチャネル抵抗が低くなった時点に
おいて、ＰＭＯＳトランジスタ３とＮＭＯＳトランジス
タ４により構成される反転回路に論理しきい値電圧より
も高い電圧が入力され、出力端子５５には“Ｌ”レベル
が出力される。電源電圧が低い場合におけるＶDET を従
来のＶDET に合わせてみると、電源電圧が高くなるにつ
れて、ＮＭＯＳトランジスタ５のチャネル抵抗が小さく
なり、ＰＭＯＳトランジスタ３と、ＮＭＯＳトランジス
タ４とにより構成される反転回路の論理しきい値電圧が
従来よりも更に低い値となり、図５に示されるように、
ＶDET の値は従来よりも低い値となる。
【００１１】図５に示されるのは、本実施例と従来例の
ＶDD−ＶDET 特性を比較して示した図であり、図５より
明らかなように、本発明の場合には、反転出力が得られ
る入力電圧ＶDET は、同一の電源電圧ＶDDに対して従来
例よりも低い電圧であり、使用される電源電圧のレベル
範囲が従来よりも拡大される。
ＶDD−ＶDET 特性を比較して示した図であり、図５より
明らかなように、本発明の場合には、反転出力が得られ
る入力電圧ＶDET は、同一の電源電圧ＶDDに対して従来
例よりも低い電圧であり、使用される電源電圧のレベル
範囲が従来よりも拡大される。
【００１２】次に、本発明の第２の実施例について説明
する。図２は本発明の第２の実施例を示すブロック図で
ある。図２に示されるように、本実施例は、電源端子５
６、５８および５９、入力端子５７および出力端子６０
に対応して、ＰＭＯＳトランジスタ６、８および１１
と、ＮＭＯＳトランジスタ７、９および１０とを備えて
構成される。
する。図２は本発明の第２の実施例を示すブロック図で
ある。図２に示されるように、本実施例は、電源端子５
６、５８および５９、入力端子５７および出力端子６０
に対応して、ＰＭＯＳトランジスタ６、８および１１
と、ＮＭＯＳトランジスタ７、９および１０とを備えて
構成される。
【００１３】図２において、入力端子５７に入力される
電圧が、電源端子５６の電源電圧以下である場合には、
ＮＭＯＳトランジスタ７のチャネルが導通状態となり、
ＰＭＯＳトランジスタ６のチャネルは非導通状態とな
る。これにより、ＰＭＯＳトランジスタ８のチャネルが
導通状態となり、ＮＭＯＳトランジスタ９のチャネルが
非導通状態となって、出力端子６０における出力として
は“Ｈ”レベルが出力される。そして、入力端子５７の
入力電圧を電源電圧以上に上げてゆくと、電源電圧と入
力電圧との差がＰＭＯＳトランジスタ６のしきい値電圧
に到達した時点において、ＰＭＯＳトランジスタ６のチ
ャネルが導通状態になり、更に入力電圧を上げてゆく
と、ＮＭＯＳトランジスタ７のチャネル抵抗よりもＰＭ
ＯＳトランジスタ６のチャネル抵抗が低くなった時点に
おいて、ＰＭＯＳトランジスタ８とＮＭＯＳトランジス
タ９により構成される反転回路に論理しきい値電圧より
も高い電圧が入力され、出力端子６０には“Ｌ”レベル
が出力される。電源電圧が低い場合におけるＶDET を従
来のＶDET に合わせてみると、電源端子５６における電
源電圧が高くなるにつれて、ＰＭＯＳトランジスタ１１
のチャネルの抵抗が小さくなり、ＰＭＯＳトランジスタ
１１と、抵抗１２とにより構成されるバイアス回路の出
力、即ちＮＭＯＳトランジスタ１０の入力レベルが高く
なり、ＮＭＯＳトランジスタ１０のチャネル抵抗が低く
なって、ＰＭＯＳトランジスタ８とＮＭＯＳトランジス
タ９とにより構成される反転回路の論理しきい値電圧が
低くなり、ＶDET の値は従来例の場合より低い値とな
る。
電圧が、電源端子５６の電源電圧以下である場合には、
ＮＭＯＳトランジスタ７のチャネルが導通状態となり、
ＰＭＯＳトランジスタ６のチャネルは非導通状態とな
る。これにより、ＰＭＯＳトランジスタ８のチャネルが
導通状態となり、ＮＭＯＳトランジスタ９のチャネルが
非導通状態となって、出力端子６０における出力として
は“Ｈ”レベルが出力される。そして、入力端子５７の
入力電圧を電源電圧以上に上げてゆくと、電源電圧と入
力電圧との差がＰＭＯＳトランジスタ６のしきい値電圧
に到達した時点において、ＰＭＯＳトランジスタ６のチ
ャネルが導通状態になり、更に入力電圧を上げてゆく
と、ＮＭＯＳトランジスタ７のチャネル抵抗よりもＰＭ
ＯＳトランジスタ６のチャネル抵抗が低くなった時点に
おいて、ＰＭＯＳトランジスタ８とＮＭＯＳトランジス
タ９により構成される反転回路に論理しきい値電圧より
も高い電圧が入力され、出力端子６０には“Ｌ”レベル
が出力される。電源電圧が低い場合におけるＶDET を従
来のＶDET に合わせてみると、電源端子５６における電
源電圧が高くなるにつれて、ＰＭＯＳトランジスタ１１
のチャネルの抵抗が小さくなり、ＰＭＯＳトランジスタ
１１と、抵抗１２とにより構成されるバイアス回路の出
力、即ちＮＭＯＳトランジスタ１０の入力レベルが高く
なり、ＮＭＯＳトランジスタ１０のチャネル抵抗が低く
なって、ＰＭＯＳトランジスタ８とＮＭＯＳトランジス
タ９とにより構成される反転回路の論理しきい値電圧が
低くなり、ＶDET の値は従来例の場合より低い値とな
る。
【００１４】
【発明の効果】以上説明したように、本発明は、継続接
続された反転回路により構成されるテスト回路に適用さ
れて、終段の反転回路の接地側に電源電圧により透過的
に抵抗値が変わる回路を少なくとも１個接続することに
より、テスト時に使用可能な電源電圧の範囲を拡大する
ことができるという効果がある。
続された反転回路により構成されるテスト回路に適用さ
れて、終段の反転回路の接地側に電源電圧により透過的
に抵抗値が変わる回路を少なくとも１個接続することに
より、テスト時に使用可能な電源電圧の範囲を拡大する
ことができるという効果がある。
【図１】本発明の第１の実施例を示す回路図である。
【図２】本発明の第２の実施例を示す回路図である。
【図３】従来例を示す回路図である。
【図４】テスト回路の使用例を示す図である。
【図５】本発明と従来例とのＶDD−ＶDET 特性を示す図
である。
である。
１，３，６，８，１１，１３，１５ ＰＭＯＳトラン
ジスタ ２，４，５，７，９，１０，１４，１６ ＮＭＯＳト
ランジスタ １２ 抵抗
ジスタ ２，４，５，７，９，１０，１４，１６ ＮＭＯＳト
ランジスタ １２ 抵抗
Claims (2)
- 【請求項１】 ソースに入力端子が接続され、ゲートに
第１の電源端子が接続される第１のＰＭＯＳトランジス
タと、 ドレインに前記第１のＰＭＯＳトランジスタのドレイン
が接続され、ゲートに前記第１の電源端子が接続され
て、ソースが接地される第１のＮＭＯＳトランジスタ
と、 ソースに第２の電源端子が接続され、ゲートに前記第１
のＰＭＯＳトランジスタのドレインならびに前記第１の
ＮＭＯＳトランジスタのドレインが接続されて、ドレイ
ンが出力端子に接続される第２のＰＭＯＳトランジスタ
と、 ドレインに前記出力端子が接続され、ゲートに前記第２
のＰＭＯＳトランジスタのゲートが接続される第２のＮ
ＭＯＳトランジスタと、 ドレインに前記第２のＮＭＯＳトランジスタのソースが
接続され、ゲートに第３の電源端子が接続されて、ソー
スが接地される第３のＮＭＯＳトランジスタと、 を備えることを特徴とするテスト回路。 - 【請求項２】 ソースに入力端子が接続され、ゲートに
第１の電源端子が接続される第１のＰＭＯＳトランジス
タと、 ドレインに前記第１のＰＭＯＳトランジスタのドレイン
が接続され、ゲートに前記第１の電源端子が接続され
て、ソースが接地される第１のＮＭＯＳトランジスタ
と、 ソースに第２の電源端子が接続され、ゲートに前記第１
のＰＭＯＳトランジスタのドレインならびに前記第１の
ＮＭＯＳトランジスタのドレインが接続されて、ドレイ
ンが出力端子に接続される第２のＰＭＯＳトランジスタ
と、 ドレインに前記出力端子が接続され、ゲートに前記第２
ＰＭＯＳトランジスタのゲートが接続される第２のＮＭ
ＯＳトランジスタと、 ドレインに前記第２のＮＭＯＳトランジスタのソースが
接続され、ソースが接地される第３のＮＭＯＳトランジ
スタと、 ソースに第３の電源端子が接続され、ゲートが接地され
て、ドレインに前記第３のＮＭＯＳトランジスタのゲー
トが接続される第３のＰＭＯＳトランジスタと、 一端が前記第３のＰＭＯＳトランジスタのドレインに接
続され、他端が接地される抵抗と、 を備えることを特徴とするテスト回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4206370A JP2927112B2 (ja) | 1992-08-03 | 1992-08-03 | テスト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4206370A JP2927112B2 (ja) | 1992-08-03 | 1992-08-03 | テスト回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0651023A JPH0651023A (ja) | 1994-02-25 |
| JP2927112B2 true JP2927112B2 (ja) | 1999-07-28 |
Family
ID=16522208
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4206370A Expired - Fee Related JP2927112B2 (ja) | 1992-08-03 | 1992-08-03 | テスト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2927112B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3599523B2 (ja) * | 1997-03-04 | 2004-12-08 | 株式会社ニデック | 眼科装置 |
-
1992
- 1992-08-03 JP JP4206370A patent/JP2927112B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0651023A (ja) | 1994-02-25 |
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