JPH0541494A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH0541494A JPH0541494A JP3197573A JP19757391A JPH0541494A JP H0541494 A JPH0541494 A JP H0541494A JP 3197573 A JP3197573 A JP 3197573A JP 19757391 A JP19757391 A JP 19757391A JP H0541494 A JPH0541494 A JP H0541494A
- Authority
- JP
- Japan
- Prior art keywords
- channel mos
- terminal
- mos transistor
- power supply
- pull
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 プルアップ抵抗またはプルダウン抵抗の抵抗
設定値の分散範囲を縮小する半導体集積回路を提供す
る。 【構成】 ソースが電源端子５２に接続され、ゲートが
所定の制御端子５１に接続されて、ドレインが所定の回
路接続端子５３に接続されるＰチャネルＭＯＳトランジ
スタ１と、ソースが電源端子５２に接続され、ゲートが
接地点に接続されて、ドレインが回路接続端子５３に接
続されるＰチャネルＭＯＳトランジスタ２とが並列接続
される形で、プルアップ抵抗が形成される。
設定値の分散範囲を縮小する半導体集積回路を提供す
る。 【構成】 ソースが電源端子５２に接続され、ゲートが
所定の制御端子５１に接続されて、ドレインが所定の回
路接続端子５３に接続されるＰチャネルＭＯＳトランジ
スタ１と、ソースが電源端子５２に接続され、ゲートが
接地点に接続されて、ドレインが回路接続端子５３に接
続されるＰチャネルＭＯＳトランジスタ２とが並列接続
される形で、プルアップ抵抗が形成される。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路に関し、
特に、プルアップ抵抗またはプルダウン抵抗を形成する
半導体集積回路に関する。
特に、プルアップ抵抗またはプルダウン抵抗を形成する
半導体集積回路に関する。
【０００２】
【従来の技術】従来の、この種の半導体集積回路は、図
３（ａ）に示されるように、電源端子５７および回路接
続端子５８に対応して、ＰチャネルＭＯＳトランジスタ
５を備えてプルアップ抵抗が形成され、また図３（ｂ）
に示されるように、電源端子９８および回路接続端子６
０に対応して、ＮチャネルＭＯＳトランジスタ６を備え
てプルダウン抵抗が形成されている。
３（ａ）に示されるように、電源端子５７および回路接
続端子５８に対応して、ＰチャネルＭＯＳトランジスタ
５を備えてプルアップ抵抗が形成され、また図３（ｂ）
に示されるように、電源端子９８および回路接続端子６
０に対応して、ＮチャネルＭＯＳトランジスタ６を備え
てプルダウン抵抗が形成されている。
【０００３】
【発明が解決しようとする課題】上述した従来のプルア
ップ抵抗またはプルダウン抵抗を形成する半導体集積回
路においては、それぞれのＰチャネルＭＯＳトランジス
タまたはＮチャネルＭＯＳトランジスタの単体のオン抵
抗により、その抵抗値が設定される。このため、プルア
ップ抵抗またはプルダウン抵抗として取り得る抵抗値の
範囲は、製造上のバラツキにより決定され、抵抗値の分
散範囲が極めて大きいという欠点がある。
ップ抵抗またはプルダウン抵抗を形成する半導体集積回
路においては、それぞれのＰチャネルＭＯＳトランジス
タまたはＮチャネルＭＯＳトランジスタの単体のオン抵
抗により、その抵抗値が設定される。このため、プルア
ップ抵抗またはプルダウン抵抗として取り得る抵抗値の
範囲は、製造上のバラツキにより決定され、抵抗値の分
散範囲が極めて大きいという欠点がある。
【０００４】
【課題を解決するための手段】第１の発明の半導体集積
回路は、ソースが高電位側の電源端子に接続され、ゲー
トが所定の制御端子に接続されて、ドレインが所定の回
路接続端子に接続される第１のＰチャネルＭＯＳトラン
ジスタと、ソースが前記高電位側の電源端子に接続さ
れ、ゲートが所定の低電位側の電源端子に接続されて、
ドレインが前記回路接続端子に接続される第２のＰチャ
ネルＭＯＳトランジスタと、を備えて構成される。
回路は、ソースが高電位側の電源端子に接続され、ゲー
トが所定の制御端子に接続されて、ドレインが所定の回
路接続端子に接続される第１のＰチャネルＭＯＳトラン
ジスタと、ソースが前記高電位側の電源端子に接続さ
れ、ゲートが所定の低電位側の電源端子に接続されて、
ドレインが前記回路接続端子に接続される第２のＰチャ
ネルＭＯＳトランジスタと、を備えて構成される。
【０００５】また、第２の発明の半導体集積回路は、ド
レインが所定の回路接続端子に接続され、ゲートが所定
の制御端子に接続されて、ソースが低電位側の電源端子
に接続される第１のＮチャネルＭＯＳトランジスタと、
ドレインが前記回路接続端子に接続され、ゲートが高電
位側の電源端子に接続されて、ソースが低電位側の電源
端子に接続される第２のＮチャネルＭＯＳトランジスタ
と、を備えて構成される。
レインが所定の回路接続端子に接続され、ゲートが所定
の制御端子に接続されて、ソースが低電位側の電源端子
に接続される第１のＮチャネルＭＯＳトランジスタと、
ドレインが前記回路接続端子に接続され、ゲートが高電
位側の電源端子に接続されて、ソースが低電位側の電源
端子に接続される第２のＮチャネルＭＯＳトランジスタ
と、を備えて構成される。
【０００６】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００７】図１は本発明の第１の実施例を示す回路図
である。図１に示されるように、本実施例は、制御端子
５１、電源端子５２、回路接続端子５３に対応して、Ｐ
チャネルＭＯＳトランジスタ１および２により構成され
ており、プルアップ抵抗を形成する場合の一例である。
である。図１に示されるように、本実施例は、制御端子
５１、電源端子５２、回路接続端子５３に対応して、Ｐ
チャネルＭＯＳトランジスタ１および２により構成され
ており、プルアップ抵抗を形成する場合の一例である。
【０００８】図１において、ＰチャネルＭＯＳトランジ
スタ１および２のソースは電源端子５２に接続され、ド
レインは共に回路接続端子５３に接続されている。ま
た、ＰチャネルＭＯＳトランジスタ１のゲートは制御端
子５１に接続され、他方、ＰチャネルＭＯＳトランジス
タ２のゲートは接地点に接続されている。この状態にお
いては、ＰチャネルＭＯＳトランジスタ２はオンの状態
にあり、また、ＰチャネルＭＯＳトランジスタ１は、制
御端子５１に入力される制御電圧が、電源端子５２に印
加される電源電圧と同電位の時にはオフの状態となり、
当該制御電圧が接地電位と同電位の時にはオン状態とな
る。
スタ１および２のソースは電源端子５２に接続され、ド
レインは共に回路接続端子５３に接続されている。ま
た、ＰチャネルＭＯＳトランジスタ１のゲートは制御端
子５１に接続され、他方、ＰチャネルＭＯＳトランジス
タ２のゲートは接地点に接続されている。この状態にお
いては、ＰチャネルＭＯＳトランジスタ２はオンの状態
にあり、また、ＰチャネルＭＯＳトランジスタ１は、制
御端子５１に入力される制御電圧が、電源端子５２に印
加される電源電圧と同電位の時にはオフの状態となり、
当該制御電圧が接地電位と同電位の時にはオン状態とな
る。
【０００９】ＰチャネルＭＯＳトランジスタ２のオン抵
抗が、製造上のバラツキにより、５０ｋΩ〜２００ｋΩ
の範囲に分散している場合には、ＰチャネルＭＯＳトラ
ンジスタ１においても、例えば、同一形状として、オン
抵抗値が５０ｋΩ〜２００ｋΩの範囲内に分散するよう
に製造するものとする。この場合において、倒えば、Ｐ
チャネルＭＯＳトランジスタ２のオン抵抗値が、１００
ｋΩ〜２００ｋΩの範囲内に分散するような場合には、
制御端子５１に印加される制御電圧を接地電位とするこ
とにより、ＰチャネルＭＯＳトランジスタ１および２に
よる並列抵抗値は、５０ｋΩ〜２００ｋΩの範囲に収ま
る。また、ＰチャネルＭＯＳトランジスタ２のオン抵抗
値が、５０ｋΩ〜１００ｋΩの範囲内に分散するような
場合には、制御端子５１に印加される制御電圧を電源電
圧とすることにより、ＰチャネルＭＯＳトランジスタ１
はオフ状態となり、並列抵抗値は５０ｋΩ〜１００ｋΩ
の範囲内に収まる。
抗が、製造上のバラツキにより、５０ｋΩ〜２００ｋΩ
の範囲に分散している場合には、ＰチャネルＭＯＳトラ
ンジスタ１においても、例えば、同一形状として、オン
抵抗値が５０ｋΩ〜２００ｋΩの範囲内に分散するよう
に製造するものとする。この場合において、倒えば、Ｐ
チャネルＭＯＳトランジスタ２のオン抵抗値が、１００
ｋΩ〜２００ｋΩの範囲内に分散するような場合には、
制御端子５１に印加される制御電圧を接地電位とするこ
とにより、ＰチャネルＭＯＳトランジスタ１および２に
よる並列抵抗値は、５０ｋΩ〜２００ｋΩの範囲に収ま
る。また、ＰチャネルＭＯＳトランジスタ２のオン抵抗
値が、５０ｋΩ〜１００ｋΩの範囲内に分散するような
場合には、制御端子５１に印加される制御電圧を電源電
圧とすることにより、ＰチャネルＭＯＳトランジスタ１
はオフ状態となり、並列抵抗値は５０ｋΩ〜１００ｋΩ
の範囲内に収まる。
【００１０】以上のような動作を介して、製造上のバラ
ツキにより５０ｋΩ〜２００ｋΩの範囲に分散するプル
アップ抵抗値が、５０ｋΩ〜１００ｋΩの範囲内の分散
値で実現される。また、更に、並列接続されるＰチャネ
ルＭＯＳトランジスタの数を増すことにより、プルアッ
プ抵抗値の分散範囲をより一層狭い範囲に設定すること
が可能となる。また、制御端子５１に印加される制御電
圧としては、上述のように電源電圧または接地電位だけ
ではなく、任意の電位を選択することにより、Ｐチャネ
ルＭＯＳトランジスタ１のゲート電位を任意に設定する
ことが可能であり、これにより、プルアップ抵抗値の微
調整設定が可能となることは云うまでもない。
ツキにより５０ｋΩ〜２００ｋΩの範囲に分散するプル
アップ抵抗値が、５０ｋΩ〜１００ｋΩの範囲内の分散
値で実現される。また、更に、並列接続されるＰチャネ
ルＭＯＳトランジスタの数を増すことにより、プルアッ
プ抵抗値の分散範囲をより一層狭い範囲に設定すること
が可能となる。また、制御端子５１に印加される制御電
圧としては、上述のように電源電圧または接地電位だけ
ではなく、任意の電位を選択することにより、Ｐチャネ
ルＭＯＳトランジスタ１のゲート電位を任意に設定する
ことが可能であり、これにより、プルアップ抵抗値の微
調整設定が可能となることは云うまでもない。
【００１１】図２は本発明の第２の実施例を示す回路図
である。図２に示されるように、本実施例は、制御端子
５４、電源端子５５、回路接続端子５６に対応して、Ｎ
チャネルＭＯＳトランジスタ３および４により構成され
ており、プルダウン抵抗を形成する場合の一例である。
である。図２に示されるように、本実施例は、制御端子
５４、電源端子５５、回路接続端子５６に対応して、Ｎ
チャネルＭＯＳトランジスタ３および４により構成され
ており、プルダウン抵抗を形成する場合の一例である。
【００１２】図２において、ＮチャネルＭＯＳトランジ
スタ３および４のドレインは回路接続端子５６に接続さ
れ、ソースは共に接地点に接続されている。また、Ｎチ
ャネルＭＯＳトランジスタ３のゲートは制御端子５４に
接続され、他方、ＮチャネルＭＯＳトランジスタ４のゲ
ートは電源端子５５に接続されている。この状態におい
ては、ＮチャネルＭＯＳトランジスタ４はオンの状態に
あり、また、ＮチャネルＭＯＳトランジスタ３は、制御
端子５４に入力される制御電圧が、電源端子５５に印加
される電源電圧と同電位の時にはオンの状態となり、当
該制御電圧が接地電位と同電位の時にはオフ状態とな
る。
スタ３および４のドレインは回路接続端子５６に接続さ
れ、ソースは共に接地点に接続されている。また、Ｎチ
ャネルＭＯＳトランジスタ３のゲートは制御端子５４に
接続され、他方、ＮチャネルＭＯＳトランジスタ４のゲ
ートは電源端子５５に接続されている。この状態におい
ては、ＮチャネルＭＯＳトランジスタ４はオンの状態に
あり、また、ＮチャネルＭＯＳトランジスタ３は、制御
端子５４に入力される制御電圧が、電源端子５５に印加
される電源電圧と同電位の時にはオンの状態となり、当
該制御電圧が接地電位と同電位の時にはオフ状態とな
る。
【００１３】ＮチャネルＭＯＳトランジスタ４のオン抵
抗が、製造上のバラツキにより、或る抵抗値以上の時に
は、制御端子５４に印加される制御電圧を電源電圧とす
ることにより、前述のＰチャネルＭＯＳトランジスタに
よるプルアップ抵抗の場合と同様に、プルダウン抵抗値
の分散範囲をより一層狭い範囲に設定することが可能と
なる。また、更に、並列接続されるＮチャネルＭＯＳト
ランジスタの数を増すことにより、プルダウン抵抗値の
分散範囲をより一層狭い範囲に設定することも可能であ
る。また、制御端子５４に印加される制御電圧として
は、上述のように電源電圧または接地電位だけではな
く、任意の電位を選択することにより、ＮチャネルＭＯ
Ｓトランジスタ３のゲート電位を任意に設定することが
可能であり、これにより、プルダウン抵抗値の微調整設
定も可能となる。
抗が、製造上のバラツキにより、或る抵抗値以上の時に
は、制御端子５４に印加される制御電圧を電源電圧とす
ることにより、前述のＰチャネルＭＯＳトランジスタに
よるプルアップ抵抗の場合と同様に、プルダウン抵抗値
の分散範囲をより一層狭い範囲に設定することが可能と
なる。また、更に、並列接続されるＮチャネルＭＯＳト
ランジスタの数を増すことにより、プルダウン抵抗値の
分散範囲をより一層狭い範囲に設定することも可能であ
る。また、制御端子５４に印加される制御電圧として
は、上述のように電源電圧または接地電位だけではな
く、任意の電位を選択することにより、ＮチャネルＭＯ
Ｓトランジスタ３のゲート電位を任意に設定することが
可能であり、これにより、プルダウン抵抗値の微調整設
定も可能となる。
【００１４】
【発明の効果】以上説明したように、本発明は、プルア
ップ抵抗またはプルダウン抵抗を形成するＭＯＳトラン
ジスタに対して、ゲートに制御電圧が印加されるＭＯＳ
トランジスタを並列に接続することにより、製造上のバ
ラツキに起因するプルアップ抵抗またはプルダウン抵抗
の設定抵抗値の分散範囲を圧縮することができるという
効果がある。
ップ抵抗またはプルダウン抵抗を形成するＭＯＳトラン
ジスタに対して、ゲートに制御電圧が印加されるＭＯＳ
トランジスタを並列に接続することにより、製造上のバ
ラツキに起因するプルアップ抵抗またはプルダウン抵抗
の設定抵抗値の分散範囲を圧縮することができるという
効果がある。
【図１】本発明の第１の実施例を示す回路図である。
【図２】本発明の第２の実施例を示す回路図である。
【図３】従来例を示す回路図である。
１、２、５ ＰチャネルＭＯＳトランジスタ ３、４、６ ＮチャネルＭＯＳトランジスタ
Claims (2)
- 【請求項１】 ソースが高電位側の電源端子に接続さ
れ、ゲートが所定の制御端子に接続されて、ドレインが
所定の回路接続端子に接続される第１のＰチャネルＭＯ
Ｓトランジスタと、 ソースが前記高電位側の電源端子に接続され、ゲートが
所定の低電位側の電源端子に接続されて、ドレインが前
記回路接続端子に接続される第２のＰチャネルＭＯＳト
ランジスタと、 を備えることを特徴とする半導体集積回路。 - 【請求項２】 ドレインが所定の回路接続端子に接続さ
れ、ゲートが所定の制御端子に接続されて、ソースが低
電位側の電源端子に接続される第１のＮチャネルＭＯＳ
トランジスタと、 ドレインが前記回路接続端子に接続され、ゲートが高電
位側の電源端子に接続されて、ソースが低電位側の電源
端子に接続される第２のＮチャネルＭＯＳトランジスタ
と、 を備えることを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3197573A JPH0541494A (ja) | 1991-08-07 | 1991-08-07 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3197573A JPH0541494A (ja) | 1991-08-07 | 1991-08-07 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0541494A true JPH0541494A (ja) | 1993-02-19 |
Family
ID=16376751
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3197573A Pending JPH0541494A (ja) | 1991-08-07 | 1991-08-07 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0541494A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003100974A3 (en) * | 2002-05-28 | 2004-02-05 | Igor Anatolievich Abrosimov | Pull up for high speed structures |
| CN102136838A (zh) * | 2010-12-16 | 2011-07-27 | 苏州华芯微电子股份有限公司 | 一种上拉电阻电路结构 |
-
1991
- 1991-08-07 JP JP3197573A patent/JPH0541494A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003100974A3 (en) * | 2002-05-28 | 2004-02-05 | Igor Anatolievich Abrosimov | Pull up for high speed structures |
| CN102136838A (zh) * | 2010-12-16 | 2011-07-27 | 苏州华芯微电子股份有限公司 | 一种上拉电阻电路结构 |
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