JPS6119227A - Ｍｏｓ入力回路装置 - Google Patents
Ｍｏｓ入力回路装置Info
- Publication number
- JPS6119227A JPS6119227A JP59140809A JP14080984A JPS6119227A JP S6119227 A JPS6119227 A JP S6119227A JP 59140809 A JP59140809 A JP 59140809A JP 14080984 A JP14080984 A JP 14080984A JP S6119227 A JPS6119227 A JP S6119227A
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- Japan
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- input
- power supply
- voltage
- input circuit
- circuit device
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
- H03K19/018507—Interface arrangements
- H03K19/018521—Interface arrangements of complementary type, e.g. CMOS
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、ＴＴＬコンパチブル入力特性の改善を図っ
たＭＯＳ入力回路装置に関するものである。
たＭＯＳ入力回路装置に関するものである。
従来のこの種のＭＯＳ入力回路装置は第１図に示すよう
な構成になっている。図において、１は入力端子、２は
電源、３は接地、４は入力回路を構成するコンプリメン
タリＭＯＳインバータ（以下ＣＭＯＳインバータと略称
する）で、ＰチャネルＭＯＳ電界効果形トランジスタ（
以下ＰＭＯＳＦＥＴと略称する）５とＮチャネルＭＯＳ
電界効果形トランジスタ（以下ＮＭＯＳＦＥＴと略称す
る）７からなり、両トランジスタ５，７のゲート６．８
が共通に接続され、この共通ゲート６．８が入力端子１
に接続されている。９はＣＭＯＳインバータで、ＣＭＯ
Ｓインバータ４の出力が入力されている。
な構成になっている。図において、１は入力端子、２は
電源、３は接地、４は入力回路を構成するコンプリメン
タリＭＯＳインバータ（以下ＣＭＯＳインバータと略称
する）で、ＰチャネルＭＯＳ電界効果形トランジスタ（
以下ＰＭＯＳＦＥＴと略称する）５とＮチャネルＭＯＳ
電界効果形トランジスタ（以下ＮＭＯＳＦＥＴと略称す
る）７からなり、両トランジスタ５，７のゲート６．８
が共通に接続され、この共通ゲート６．８が入力端子１
に接続されている。９はＣＭＯＳインバータで、ＣＭＯ
Ｓインバータ４の出力が入力されている。
次に動作について説明する。第１図の回路は、ＣＭＯＳ
インバータが縦続接続されたもので、その動作は周知の
通りである。
インバータが縦続接続されたもので、その動作は周知の
通りである。
ここで、本装置の入力がＴＴＬコンパチブルであること
に注目する。一般に入力がＴＴＬコンパチブルなメモリ
等の装置では入力信号に次のような制約がある。
に注目する。一般に入力がＴＴＬコンパチブルなメモリ
等の装置では入力信号に次のような制約がある。
電源電圧 ＶＤＤ＝ ５Ｖ±１０％ ・・・（
１１高レベル入力電圧 ＶＩＮ≦２．０■ ・・・
（２）低レベル入力電圧 ＶＩＬ≧０．８■ ・・
・（３）従って入力端子１から、高レベル人力′を印加
した場合、２ＭＯＳＦＥＴ５．ＮＭＯＳＦＥＴ７の両方
が動作状態となり、ＣＭＯＳインバータ４の出力は電源
２と接地３間に直列接続されたＦＥＴ５．７のオン抵抗
の分解値となり、このときの出力は本来の接地電位に対
しもち上がった値になってしまい、次段のＣＭＯＳイン
バータ９により補正される。
１１高レベル入力電圧 ＶＩＮ≦２．０■ ・・・
（２）低レベル入力電圧 ＶＩＬ≧０．８■ ・・
・（３）従って入力端子１から、高レベル人力′を印加
した場合、２ＭＯＳＦＥＴ５．ＮＭＯＳＦＥＴ７の両方
が動作状態となり、ＣＭＯＳインバータ４の出力は電源
２と接地３間に直列接続されたＦＥＴ５．７のオン抵抗
の分解値となり、このときの出力は本来の接地電位に対
しもち上がった値になってしまい、次段のＣＭＯＳイン
バータ９により補正される。
一方、入力端子１から低レベル入力を印加した場合も同
様に、２ＭＯＳＦＥＴ５．ＮＭＯＳＦＥＴ７の両方が動
作状態となる゛が、ＮＭＯＳ Ｆ ＥＴ７のゲート・ソ
ース間電圧ＶＧＳが低いため、高レベル入力印加時に比
しＣＭＯＳインバータ４の出力に対する影響は小さいと
考えられる。
様に、２ＭＯＳＦＥＴ５．ＮＭＯＳＦＥＴ７の両方が動
作状態となる゛が、ＮＭＯＳ Ｆ ＥＴ７のゲート・ソ
ース間電圧ＶＧＳが低いため、高レベル入力印加時に比
しＣＭＯＳインバータ４の出力に対する影響は小さいと
考えられる。
従来のＭＯＳ入力回路装置は以上のように構成されてい
たので、特に高レベル入力印加時に問題カアッタ。−例
として、ＶＤＤ＝ ５．５Ｖ、ＶＩＮ＝２．０■の場合
を考えてみると、２ＭＯＳＦＥＴ５のゲート・ソース間
電圧は−３，５Ｖ、ＮＭＯＳＦＥＴ７のゲート・ソース
間電圧は２．ＯＶとなり、２ＭＯＳＦＥＴ５の方がＮＭ
ＯＳＦＥＴ７より動作しやすい状態となる。そこで、設
計時に２ＭＯＳＦＥＴ５とＮＭＯＳ Ｆ ＥＴ ７のゲ
ート幅Ｗ、ゲート長りを調整することにより正常動作を
するよう予め考慮されている。即ち、ＰＭＯＳＦＥ７５
のゲート幅をｗｐ 、ゲート長をＬＰ 、ＮＭＯＳＦＥ
Ｔ７のゲート幅をＷＮ 、ゲー、ト長をＬＮとすると、
昂ＷＰ ／ＬＰ ＜＜ＷＮ、／ＬＮ
・・・（４）となるよう設計される。し
かるに、２ＭＯＳＦＥＴ５のＶ、ＧＳが大きいため、必
然的に（４）式の比をかなり大きくしないとＣＭＯＳイ
ンバータ４の出力が接地電位より大きくもち上がってＬ
７まい、正常動作が不可能となる。この（４）式の比を
大きくするには、’ＷＰ＜＜ＷＮにする方法と、ＬＰ＞
＞ＬＮにする方法とがあるが、前者は貫通電流の増大を
招き、ＣＭＯＳ使用効果を低減させ、後者は動作速度が
遅くなるという欠点がある。
たので、特に高レベル入力印加時に問題カアッタ。−例
として、ＶＤＤ＝ ５．５Ｖ、ＶＩＮ＝２．０■の場合
を考えてみると、２ＭＯＳＦＥＴ５のゲート・ソース間
電圧は−３，５Ｖ、ＮＭＯＳＦＥＴ７のゲート・ソース
間電圧は２．ＯＶとなり、２ＭＯＳＦＥＴ５の方がＮＭ
ＯＳＦＥＴ７より動作しやすい状態となる。そこで、設
計時に２ＭＯＳＦＥＴ５とＮＭＯＳ Ｆ ＥＴ ７のゲ
ート幅Ｗ、ゲート長りを調整することにより正常動作を
するよう予め考慮されている。即ち、ＰＭＯＳＦＥ７５
のゲート幅をｗｐ 、ゲート長をＬＰ 、ＮＭＯＳＦＥ
Ｔ７のゲート幅をＷＮ 、ゲー、ト長をＬＮとすると、
昂ＷＰ ／ＬＰ ＜＜ＷＮ、／ＬＮ
・・・（４）となるよう設計される。し
かるに、２ＭＯＳＦＥＴ５のＶ、ＧＳが大きいため、必
然的に（４）式の比をかなり大きくしないとＣＭＯＳイ
ンバータ４の出力が接地電位より大きくもち上がってＬ
７まい、正常動作が不可能となる。この（４）式の比を
大きくするには、’ＷＰ＜＜ＷＮにする方法と、ＬＰ＞
＞ＬＮにする方法とがあるが、前者は貫通電流の増大を
招き、ＣＭＯＳ使用効果を低減させ、後者は動作速度が
遅くなるという欠点がある。
ごの発明ば、上記のような従来のものの欠点を除去する
ためになされたもので、電源と入力回路との間にＭＯＳ
電界効果形トランジスタを挿入接続し、該トランジスタ
により入力回路に印加される電源電圧を下げることによ
り、貫通電流の増大や動作速度の低下を招くことなく、
ＴＴＬコンパチブル入力での高レベル入力時の伝達特性
を向上できるＭＯＳ入力回路装置を提供することを目的
としている。
ためになされたもので、電源と入力回路との間にＭＯＳ
電界効果形トランジスタを挿入接続し、該トランジスタ
により入力回路に印加される電源電圧を下げることによ
り、貫通電流の増大や動作速度の低下を招くことなく、
ＴＴＬコンパチブル入力での高レベル入力時の伝達特性
を向上できるＭＯＳ入力回路装置を提供することを目的
としている。
以下、この発明の実施例を図について説明する。
第２図は本件出願の第１の発明の一実施例を示し、図に
おいて、１は入力端子、２は電源ＶＤＤ、３は接地ＧＮ
Ｄ、９は波形整形用ＣＭＯＳインバータ、１０は本実施
例によるＭＯＳ入力回路装置であり、その構成は、電源
２と接地３との間に、ゲート１２が電源２に接続された
ＮＭＯＳＦＥＴＩ １と、ゲート６．８が共通接続され
かつ該ゲートが入力端子１に接続された２ＭＯＳＦＥＴ
５とＮＭＯＳ続されている。
おいて、１は入力端子、２は電源ＶＤＤ、３は接地ＧＮ
Ｄ、９は波形整形用ＣＭＯＳインバータ、１０は本実施
例によるＭＯＳ入力回路装置であり、その構成は、電源
２と接地３との間に、ゲート１２が電源２に接続された
ＮＭＯＳＦＥＴＩ １と、ゲート６．８が共通接続され
かつ該ゲートが入力端子１に接続された２ＭＯＳＦＥＴ
５とＮＭＯＳ続されている。
次に本実施例によるＭＯＳ入力回路装置の動作について
説明する。本実施例回路の動作内容は従来のものと同様
であるが、電源２と２ＭＯＳＦＥＴ５との間にＮＭＯＳ
ＦＥＴＩ １を挿入接続したことにより、２ＭＯＳＦＥ
Ｔ５のソース側１３の電圧がＮＭＯＳＦＥＴＩ １のし
きい値電圧骨、電源２の電圧に比し降下する。そのため
、入力端子１から高レベル入力を印加した時のＰＭＯＳ
ＦＥＴ５のゲート・ソース間電圧が小さくなり、オン抵
抗が小さくなるので、入力回路装置１０の出力がより接
地電位に近くなる。また、入力端子１から低レベル入力
を印加した場合、入力回路装置１０の出力は電源２電圧
までは上昇しないが、該高レベル出力は電源２電圧より
ＮＭＯＳＦＥＴＩ １のしきい値ＶＴＲ程度までしか下
がらないので、波形整形用ＣＭＯＳインバータ９のサイ
ズ調整により、該高レベル出力を容易に検出可能である
。また、ＰＭＯＳＦＥＴ５のソース電圧が下がるので、
ＭＯＳＦＥＴ５．７の貫通電流も低減される。
説明する。本実施例回路の動作内容は従来のものと同様
であるが、電源２と２ＭＯＳＦＥＴ５との間にＮＭＯＳ
ＦＥＴＩ １を挿入接続したことにより、２ＭＯＳＦＥ
Ｔ５のソース側１３の電圧がＮＭＯＳＦＥＴＩ １のし
きい値電圧骨、電源２の電圧に比し降下する。そのため
、入力端子１から高レベル入力を印加した時のＰＭＯＳ
ＦＥＴ５のゲート・ソース間電圧が小さくなり、オン抵
抗が小さくなるので、入力回路装置１０の出力がより接
地電位に近くなる。また、入力端子１から低レベル入力
を印加した場合、入力回路装置１０の出力は電源２電圧
までは上昇しないが、該高レベル出力は電源２電圧より
ＮＭＯＳＦＥＴＩ １のしきい値ＶＴＲ程度までしか下
がらないので、波形整形用ＣＭＯＳインバータ９のサイ
ズ調整により、該高レベル出力を容易に検出可能である
。また、ＰＭＯＳＦＥＴ５のソース電圧が下がるので、
ＭＯＳＦＥＴ５．７の貫通電流も低減される。
ここで、本実施例ではＭＯＳＦＥＴ５．７からなるイン
バータに印加される電源電圧は上述のように低下してお
り、これにより該インバータの動作速度が若干低下する
が、この速度低下は従来回路において入力特性を改善す
るためにＭＯＳＦＥＴ５．７のゲート長ＬＰ、ＬＮをＬ
Ｐ ＞＞ＬＮとした場合における速度低下よりもはるか
に小さいものである。
バータに印加される電源電圧は上述のように低下してお
り、これにより該インバータの動作速度が若干低下する
が、この速度低下は従来回路において入力特性を改善す
るためにＭＯＳＦＥＴ５．７のゲート長ＬＰ、ＬＮをＬ
Ｐ ＞＞ＬＮとした場合における速度低下よりもはるか
に小さいものである。
このように、本実施例の構成によれば、消費電流の増大
や動作速度の低下を殆ど招くことなく、ＴＴＬコンパチ
ブルの特性を改善できる。しかもこの効果は、回路の中
ですでに使用されているＮＭＯＳＦＥＴを使用するので
、プロセス変更の必要はなく、かつ各入力回路に対し素
子１個を追加するだけで達成できるものである。
や動作速度の低下を殆ど招くことなく、ＴＴＬコンパチ
ブルの特性を改善できる。しかもこの効果は、回路の中
ですでに使用されているＮＭＯＳＦＥＴを使用するので
、プロセス変更の必要はなく、かつ各入力回路に対し素
子１個を追加するだけで達成できるものである。
なお、上記実施例ではＣＭＯＳの入力回路装置を例にと
って説明したが、ＮチャネルのＭＯＳ入力回路装置であ
ってもよい。
って説明したが、ＮチャネルのＭＯＳ入力回路装置であ
ってもよい。
第３図は本件出願の第２の発明の一実施例を示し、本実
施例装置はＮチャネルＭＯＳ入力回路の入力特性改善を
図ったものである。図において、第２図と同一符号は同
一のものを示し、１５はデプレッション形ＮチャネルＭ
ＯＳＦＥＴであり、ゲート１６がＮチャネルＭＯＳＦＥ
Ｔ７との共通接続出力点に接続されている。そして本実
施例装置では入力信号はＭＯＳＦＥＴ７のゲートのみに
入力されている。
施例装置はＮチャネルＭＯＳ入力回路の入力特性改善を
図ったものである。図において、第２図と同一符号は同
一のものを示し、１５はデプレッション形ＮチャネルＭ
ＯＳＦＥＴであり、ゲート１６がＮチャネルＭＯＳＦＥ
Ｔ７との共通接続出力点に接続されている。そして本実
施例装置では入力信号はＭＯＳＦＥＴ７のゲートのみに
入力されている。
今
本実施例装置においても第１の発明の実施例装置と同様
にＮチャネルＭＯＳＦＥＴＩ １を設けたことにより入
力回路に印加される電源電圧が低下し、これにより消費
電流の増大や動作速度の低下を招くことなくＴＴＬコン
パチブル入力特性の改善が達成できるものである。
にＮチャネルＭＯＳＦＥＴＩ １を設けたことにより入
力回路に印加される電源電圧が低下し、これにより消費
電流の増大や動作速度の低下を招くことなくＴＴＬコン
パチブル入力特性の改善が達成できるものである。
以上のように、この発明によれば、入力回路と電源との
間に１田神トド瞥ｅｙ ｏ Ｓ Ｆ Ｅ Ｔを挿入し、
入力回路に供給される電源電圧を該ＦＥＴにより低下す
るようにしたので、消費電流の増大や動作速度の低下を
招くことなくＴＴＬコンパチブルの入力特性が改善され
るという効果がある。
間に１田神トド瞥ｅｙ ｏ Ｓ Ｆ Ｅ Ｔを挿入し、
入力回路に供給される電源電圧を該ＦＥＴにより低下す
るようにしたので、消費電流の増大や動作速度の低下を
招くことなくＴＴＬコンパチブルの入力特性が改善され
るという効果がある。
第１図は従来のＭＯＳ入力回路装置を示す図、第２図は
本件出願の第１の発明の一実施例によるＭＯＳ入力回路
装置を示す回路図、第３図は本件出願の第２の発明の一
実施例によるＭＯＳ入力回路装置を示す回路図である。 ５．１５・・・Ｐ、 ＮチャネルＭＯＳＦＥＴ （第１
ΦＭＯＳ電界効果形トランジスタ）、７・・・Ｎチャネ
ルＭＯＳＦＥＴ （第２のＭＯＳ電界効果形トランジス
タ）、１１・・・ＮチャネルＭＯＳＦＥＴ （第３のＭ
ＯＳ電界効果形トランジスタ）、２・・・電源、３・・
・接地。
本件出願の第１の発明の一実施例によるＭＯＳ入力回路
装置を示す回路図、第３図は本件出願の第２の発明の一
実施例によるＭＯＳ入力回路装置を示す回路図である。 ５．１５・・・Ｐ、 ＮチャネルＭＯＳＦＥＴ （第１
ΦＭＯＳ電界効果形トランジスタ）、７・・・Ｎチャネ
ルＭＯＳＦＥＴ （第２のＭＯＳ電界効果形トランジス
タ）、１１・・・ＮチャネルＭＯＳＦＥＴ （第３のＭ
ＯＳ電界効果形トランジスタ）、２・・・電源、３・・
・接地。
Claims (2)
- （１）電源と接地との間に第１導電形の第１のＭＯＳ電
界効果形トランジスタと第２導電形の第２のＭＯＳ電界
効果形トランジスタとを直列に接続してなり、該両ＭＯ
Ｓトランジスタの共通ゲートに入力信号が印加され、該
両トランジスタの共通接続出力点から信号を出力するＭ
ＯＳ入力回路装置において、上記電源と上記第１のＭＯ
Ｓ電界効果形トランジスタとの間に第２導電形の第３の
ＭＯＳ電界効果形トランジスタを挿入接続したことを特
徴とするＭＯＳ入力回路装置。 - （２）電源と接地との間に第１導電形の第１のＭＯＳ電
界効果形トランジスタと第１導電形の第２のＭＯＳ電界
効果形トランジスタとを直列接続してなり、該第２のＭ
ＯＳ電界効果形トランジスタのゲートに入力信号が印加
され、該両トランジスタの共通接続出力点から信号を出
力するＭＯＳ入力回路装置において、上記電源と上記第
１のＭＯＳ電界効果形トランジスタとの間に第１導電形
の第３のＭＯＳ電界効果形トランジスタを挿入接続した
ことを特徴とするＭＯＳ入力回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59140809A JPS6119227A (ja) | 1984-07-05 | 1984-07-05 | Ｍｏｓ入力回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59140809A JPS6119227A (ja) | 1984-07-05 | 1984-07-05 | Ｍｏｓ入力回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6119227A true JPS6119227A (ja) | 1986-01-28 |
Family
ID=15277240
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59140809A Pending JPS6119227A (ja) | 1984-07-05 | 1984-07-05 | Ｍｏｓ入力回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6119227A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0405441A2 (en) * | 1989-06-30 | 1991-01-02 | Kabushiki Kaisha Toshiba | Buffer circuit having a voltage drop means |
| EP0575124A2 (en) * | 1992-06-15 | 1993-12-22 | Fujitsu Limited | Semiconductor integrated circuit with input/output interface adapted for small-amplitude operation |
| KR100431525B1 (ko) * | 2001-12-29 | 2004-05-14 | 주식회사 하이닉스반도체 | 반도체메모리장치의 입력버퍼회로 |
-
1984
- 1984-07-05 JP JP59140809A patent/JPS6119227A/ja active Pending
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0405441A2 (en) * | 1989-06-30 | 1991-01-02 | Kabushiki Kaisha Toshiba | Buffer circuit having a voltage drop means |
| US6720804B2 (en) | 1992-05-15 | 2004-04-13 | Fujitsu Limited | Semiconductor integrated circuit with input/output interface adapted for small-amplitude operation |
| EP0575124A2 (en) * | 1992-06-15 | 1993-12-22 | Fujitsu Limited | Semiconductor integrated circuit with input/output interface adapted for small-amplitude operation |
| EP0575124A3 (en) * | 1992-06-15 | 1996-07-24 | Fujitsu Ltd | Semiconductor integrated circuit with input/output interface adapted for small-amplitude operation |
| US5557221A (en) * | 1992-06-15 | 1996-09-17 | Fujitsu Limited | Semiconductor integrated circuit with input/output interface adapted for small-amplitude operation |
| US6034555A (en) * | 1992-06-15 | 2000-03-07 | Fujitsu Limited | Semiconductor integrated circuit with input/output interface adapted for small-amplitude operation |
| US6492846B1 (en) | 1992-06-15 | 2002-12-10 | Fujitsu Limited | Semiconductor integrated circuit with input/output interface adapted for small-amplitude operation |
| US6707325B2 (en) | 1992-06-15 | 2004-03-16 | Fujitsu Limited | Semiconductor integrated circuit with input/output interface adapted for small-amplitude operation |
| US6737893B2 (en) | 1992-06-15 | 2004-05-18 | Fujitsu Limited | Semiconductor integrated circuit with input/output interface adapted for small-amplitude operation |
| US6744300B2 (en) | 1992-06-15 | 2004-06-01 | Fujitsu Limited | Semiconductor integrated circuit with input/output interface adapted for small-amplitude operation |
| KR100431525B1 (ko) * | 2001-12-29 | 2004-05-14 | 주식회사 하이닉스반도체 | 반도체메모리장치의 입력버퍼회로 |
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