KR940002026Y1 - 슈미트 트리거 회로 - Google Patents

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김원우
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금성일렉트론 주식회사
문정환
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    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/26—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback
    • H03K3/28—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback
    • H03K3/281—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator
    • H03K3/286—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable
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Abstract

내용 없음.

Description

슈미트 트리거 회로
제1도는 종래의 슈미트 트리거 회로도.
제2도는 제1도에 따른 입출력 파형도.
제3도는 본 고안에 따른 슈미트 트리거 회로도.
제4도는 본 고안에 따른 슈미트 트리거의 히스테리시스 입출력 파형도.
* 도면의 주요부분에 대한 부호의 설명
MP : 피모스 트랜지스터 MN : 엔모스 트랜지스터
I : 인버터
본 고안은 슈미트 트리거에 관한 것으로, 특히 집적회로 내부에 적은 레이아웃을 차지함과 아울러 출력을 피이드백하여 동작하도록 한 슈미트 트리거 회로에 관한 것이다.
종래의 슈미트 트리거회로는 제1도에 도시된 바와같이 입력단자(Vin)를 직렬 연결된 피모스트랜지스터(MP1), (MP2) 및 엔모스 트랜지스터(MN1), (MN2)의 게이트에 접속하고, 상기 피모스 트랜지스터((MP1), (MP2)의 드레인-소오스 접속점을 소오스에 접속한 피모스 트랜지스터((MP3)와 상기 엔모스 트랜지스터(MN1), (MN2)의 소오스-드레인 접속점을 소오스에 접속한 엔모스 트랜지스터(MN3)의 게이트 및 피모스 트랜지스터(MP2)와 엔모스 트랜지스터(MN1)의 공통 드레인을 접속하며, 그 접속점을 인버터(I1)의 입력단자에 접속하고, 상기 인버터(I1)의 출력단자를 최종출력단자(Vout)에 접속하여 구성하였다.
이와같이 구성된 종래의 슈미트 트리거회로에 있어서 입력단자(Vin)에 "로우"에서 "하이"로 점차적으로 입력을 가할 경우 입력이 로우이면 피모스 트랜지스터(MP1), (MP2)가 턴온되어 전원전압(VDD1)이 흘러 A점의 전위는 하이상태이므로 엔모스 트랜지스터(MN3)가 턴온되므로 먼저 엔모스 트랜지스터(MN2)가 턴온되고, 상기 엔모스 트랜지스터(MN2)의 드레인 전압은 엔모스 트랜지스터(MN2), (MN3)에 의해 전원단자(VDD2)의 분배된 전압이 걸리게 되며, 이 분배된 전압이 엔모스 트랜지스터(MN1)의 소오스 전압이 되기때문에 입력전압(Vin)이 엔모스 트랜지스터(MN1)의 게이트-소오스전압(VGS)으로 작용하게 되는데 상기 게이트-소오스전압(VGS)이 드레쉬홀드전압(VT)보다 크게되면 상기 엔모스 트랜지스터(MN1)도 턴온된다.
이때 A점의 전위는 급격히 로우로 떨어지면서 엔모스 트랜지스터(MN3)가 오프된다. 그러므로 입력단자(Vin)로 인가되는 입력전압이 피모스 트랜지스터(MP1), (MP2) 및 엔모스 트랜지스터(MN1), (MN2)의 드레쉬홀드 전압보다 높은 값이 된다.
또한 입력전압(Vin)이 "하이"에서 "로우"로 점차적으로 변할때, 입력전압이 하이인 상태에선 엔모스 트랜지스터(MN1), (MN2)가 턴온되므로 A점의 전위는 로우가 된다. 이 A점위 전위가 로우인 상태에서 피모스 트랜지스터(MN3)가 턴온되고 입력단자(Vin)에 피모스 트랜지스터(MP1)의 드레쉬홀드 전압보다 더 낮아지면 상기 피모스 트랜지스터(MP1)가 턴온되며, 이때 피모스 트랜지스터(MP2)의 소오스에는 피모스 트랜지스터(MP1) 및 (MP3)에 의해서 전원단자(VDD1)로 부터 분배된 전압이 걸리게 되는데, 상기 피모스 트랜지스터(MP2)가 턴온되려면 게이트-소오스전압(VGS)이 드레쉬홀드 전압(│VT│) 보다 커야하며 입력단자(Vin)이 더 낮아져서 VGS〉 │VT│가 되면 피모스 트랜지스터(MP2)가 턴온되고 A점의 전위는 급격히 하이로 올라감에 따라 피모스 트랜지스터(MP3)는 턴오프된다.
이때 입력단자(Vin)은 피모스 트랜지스터(MP1), (MP2) 및 엔모스 트랜지스터(MN1), (MN2)의 드레쉬홀드 전압보다 더 낮은 값이 된다.
상기와 같이 동작하여 얻어진 A점의 전위는 인버터(I1)를 통해 인버팅시켜 다음단을 구동하는데 필요한 커런트 드라이버로 작용한다.
다시말하면 제2도에서 처럼 입력단자(VIN)이 0V 전압에서 5V전압으로 점차 증가하다가 드레쉬홀드 전압(VT +)에 다다르면 제1도에서 I6전류가 급격히 차단되고 I3 전류가 엔모스 트랜지스터(MN1) (MN2)를 통해 접지측으로 흐르게 되므로 최종출력(Vout)을 급격히 0V로 떨어지게 되고, 마찬가지로 드레쉬홀드 전압(VT -)도 피모스 트랜지스터(MP3)의 전류가 급격히 차단되고 피모스 트랜지스터(MP1)(MP2)가 턴온되고 상기 턴온되어 상기 드레쉬홀드 전압(VT -)이 되면 최종출력은 급격히 5V로 된다.
그러나 이와같은 종래의 슈미트 트리거는 마진을 변경하기 위하여 피모스 트랜지스터(MP3) 및 엔모스 트랜지스터(MN3)의 크기를 조절해 주어야 하며, 어느정도의 마진을 갖도록 하기 위해서는 상당히 큰 크기가 필요하며, 상당히 많은 트랜지스터가 필요하게 되어 집적회로(IC) 제조상 많은 레이아웃 면적을 차지하게 되는 문제점이 있었다.
이와같은 종래의 결함을 감안하여 본 고안은 6개의 트랜지스터를 4개의 트랜지스터를 사용하여 IC 내부에 적은 레이아웃을 차지하도록 하고 출력을 피이드백한 후 제어하여 사용할 수 있도록 한 슈미트 트리거회로를 안출한 것으로 이하 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.
제3도는 본 고안의 슈미트 트리거 회로도로서, 입력단자(VIN)를 트레인에 접속한 엔모스 트랜지스터(MN11)의 게이트와 피모스 트랜지스터(MN11)의 소오스간 공통 접속점을 전원단자(VDD)에 접속함과 아울러 피모스 트랜지스터(MP12)의 소오스에 접속하며, 상기 엔모스 트랜지스터(MN11)의 소오스를 직렬연결된 피모스 및 엔모스 트랜지스터(MP12)(MP12)의 게이트에 접속하고, 상기 피모스 및 엔모스 트랜지스터(MP12)(MN12)의 드레인-소오스 접속점을 최종 출력단자(Vout)에 접속함과 아울러 상기 피모스 트랜지스터(MP11)의 게이트에 접속하여 구성한다.
이와같이 구성된 본 고안의 작용 및 효과를 상세히 설명하면 다음과 같다.
입력전압(VIN)이 제4도에서와 같이 0V전압에서 5V전압으로 상승할 때 엔모스 트랜지스터(MP11)는 항상 턴온상태이고, 피모스 트랜지스터(MP11)는 항상 턴온상태이고, 피모스 트랜지스터(MP11)는 턴오프 상태로 되었다가 상기 엔모스 트랜지스터(MN11)의 소오스측의 B점 전압이 증가하게 되면 엔모스 트랜지스터(MN12)가 턴온되면서 접지측으로 바이패스되므로 최종출력단자(Vout)의 전압은 0V 전압으로 된다.
상기 최종 출력단자(Vout)의 전압은 피모스 트랜지스터(MP11)의 게이트로 입력하게 되어 상기 피모스 트랜지스터(MP11)는 턴온되므로 B점의 전압이 증가되면서 최종출력전압은 0V 전압으로 다운된다.
반대로 입력단자(Vin)이 5V 전압에서 0V전압으로 감소할때 피모스 및 엔모스 트랜지스터(MP11)(MN11)의 턴온상태에서 입력전압이 제4도에서와 같이 VT -의 드레쉬홀드 전압에 이르면 B점의 전압이 낮아서 엔모스 트랜지스터(MN12)는 턴오프되고 피모스 트랜지스터(MP12)는 턴온되므로 전원단자(VDD)로 부터 5V 전압이 최종 출력단자(Vout)이 출력되므로 피모스 트랜지스터(MP11)가 턴오프되어 B점의 전압이 갑자기 떨어지게 되므로 최종출력(Vout)이 순간적으로 급격히 5V 전압으로 상승한다.
이상에서 상세히 설명한 바와같이 본 고안은 종래 6개의 트랜지스터를 4개의 트랜지스터로 구성하므로써 IC 내부에 적은 레이아웃 면적을 차지하면서 정확한 신호를 만들 수 있도록 한 효과가 있다.

Claims (1)

  1. 입력단자(Vin)를 드레인에 접속한 엔모스 트랜지스터(MN11)의 게이트와 피모스 트랜지스터(MP11)의 소오스간 공통 접속점을 전원단자(VDD)에 접속함과 아울러 피모스 트랜지스터(MP12)의 소오스에 접속하며, 상기 엔모스 트랜지스터(MN11)의 소오스를 직렬연결된 피모스 및 엔모스 트랜지스터(MP12)(MN12)의 게이트에 접속하고, 상기 피모스 및 엔모스 트랜지스터(MP12)(MN12)의 드레인-소오스 접속점을 최종 출력단자(Vout)에 접속함과 아울러 상기 피모스 트랜지스터(MP11)의 게이트에 접속하여 된 것을 특징으로 하는 슈미트 트리거회로.
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