JPH06101679B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH06101679B2 JPH06101679B2 JP60134032A JP13403285A JPH06101679B2 JP H06101679 B2 JPH06101679 B2 JP H06101679B2 JP 60134032 A JP60134032 A JP 60134032A JP 13403285 A JP13403285 A JP 13403285A JP H06101679 B2 JPH06101679 B2 JP H06101679B2
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- output
- circuit
- voltage
- signal
- gate
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Description
【発明の詳細な説明】 〔技術分野〕 この発明は、半導体集積回路装置に関するもので、例え
ば、ＮチャンネルMOSFET（絶縁ゲート型電界効果トラン
ジスタ）とＰチャンネルMOSFETとからなるCMOS（相補型
MOS）ゲートアレイ等に利用して有効な技術に関するも
のである。
ば、ＮチャンネルMOSFET（絶縁ゲート型電界効果トラン
ジスタ）とＰチャンネルMOSFETとからなるCMOS（相補型
MOS）ゲートアレイ等に利用して有効な技術に関するも
のである。
CMOSゲートアレイ等のような半導体集積回路装置の内部
回路で形成した信号を外部端子へ送出させる出力回路
は、その外部端子に結合されてしまうプリント配線板等
の実装基板に存在する浮遊容量や信号入力装置の入力容
量などからなる比較的大きな容量値の負荷容量（寄生容
量）を駆動できることが必要にされる。この場合、上記
出力電流は、その下限動作電圧のもとで上記所望の電流
が流れるように出力MOSFETのコンダクタンスが設定され
る。
回路で形成した信号を外部端子へ送出させる出力回路
は、その外部端子に結合されてしまうプリント配線板等
の実装基板に存在する浮遊容量や信号入力装置の入力容
量などからなる比較的大きな容量値の負荷容量（寄生容
量）を駆動できることが必要にされる。この場合、上記
出力電流は、その下限動作電圧のもとで上記所望の電流
が流れるように出力MOSFETのコンダクタンスが設定され
る。
しかし、このように下限動作電圧のもとで上記必要な駆
動電流が得られるようにすると、動作電圧範囲が例えば
3V〜6Vのように比較的大きくされる場合、上限電圧6V付
近では、上記駆動電流が極めて大きくなってしまう。こ
のように負荷容量へのチャージアップ電流やディスチャ
ージ電流は、半導体集積回路内の電源供給線や回路の接
地線に流される。半導体集積回路内の電源供給線や回路
の接地線は、それぞれ無視できない抵抗やインダクタン
ス成分を持つのであるので、上記駆動電流の増大に伴
い、これらの電源供給線や回路の接地線に発生するノズ
ルレベルも増大してしまう。半導体集積回路装置には、
上記のような出力回路を多数持つものであるので、その
ノズルレベルは無視できなくなり、内部論理回路の誤動
作や、上記回路の接地電位に発生するノズルにより外部
端子から供給される入力信号を受ける入力回路のロジッ
クスレッショルド電圧が実質的に高くされてしまうの
で、ハイレベルの入力信号をロウレベルとして取り込む
等の誤動作ないしレベルマージンを悪化させてしまう。
動電流が得られるようにすると、動作電圧範囲が例えば
3V〜6Vのように比較的大きくされる場合、上限電圧6V付
近では、上記駆動電流が極めて大きくなってしまう。こ
のように負荷容量へのチャージアップ電流やディスチャ
ージ電流は、半導体集積回路内の電源供給線や回路の接
地線に流される。半導体集積回路内の電源供給線や回路
の接地線は、それぞれ無視できない抵抗やインダクタン
ス成分を持つのであるので、上記駆動電流の増大に伴
い、これらの電源供給線や回路の接地線に発生するノズ
ルレベルも増大してしまう。半導体集積回路装置には、
上記のような出力回路を多数持つものであるので、その
ノズルレベルは無視できなくなり、内部論理回路の誤動
作や、上記回路の接地電位に発生するノズルにより外部
端子から供給される入力信号を受ける入力回路のロジッ
クスレッショルド電圧が実質的に高くされてしまうの
で、ハイレベルの入力信号をロウレベルとして取り込む
等の誤動作ないしレベルマージンを悪化させてしまう。
なお、CMOSゲートアレイに関しては、例えば日経マグロ
ウヒル社1983年２月28日付『日経エレクトロニクス』頁
111〜頁120参照。
ウヒル社1983年２月28日付『日経エレクトロニクス』頁
111〜頁120参照。
この発明の目的は、動作電圧範囲の拡大と電源線に発生
するノズルレベルの低減化を図った半導体集積回路装置
を提供することにある。
するノズルレベルの低減化を図った半導体集積回路装置
を提供することにある。
この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。
この明細書の記述および添付図面から明らかになるであ
ろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。すなわち、出
力回路として、１つの外部端子に対して２つのトライス
テート出力回路を接続し、電源電圧が比較的高くされた
高動作電圧領域では、上記２つの出力回路のうちの一方
の出力回路を出力ハイインピーダンス状態にさせること
により、高動作電圧領域での駆動電流の増大を防止する
ものである。
を簡単に説明すれば、下記の通りである。すなわち、出
力回路として、１つの外部端子に対して２つのトライス
テート出力回路を接続し、電源電圧が比較的高くされた
高動作電圧領域では、上記２つの出力回路のうちの一方
の出力回路を出力ハイインピーダンス状態にさせること
により、高動作電圧領域での駆動電流の増大を防止する
ものである。
第１図には、この発明に係る半導体集積回路装置におけ
る出力回路の一実施例の回路図が示されている。同図に
おいては、１つの出力回路が示されている。
る出力回路の一実施例の回路図が示されている。同図に
おいては、１つの出力回路が示されている。
同図の各回路素子は、公知のCMOS集積回路の製造技術に
よって、１個の単結晶シリコンのような半導体基板上に
おいて形成される。同図において、ＰチャンネルMOSFET
は、そのソース・ドレイン間に直線が付加されることに
よってＮチャンネルMOSFETと区別されている。
よって、１個の単結晶シリコンのような半導体基板上に
おいて形成される。同図において、ＰチャンネルMOSFET
は、そのソース・ドレイン間に直線が付加されることに
よってＮチャンネルMOSFETと区別されている。
特に制限されないが、集積回路は、単結晶Ｐ型シリコン
からなる半導体基板に形成される。ＮチャンネルMOSFET
は、かかる半導体基板表面に形成されたソース領域、ド
レイン領域及びソース領域とドレイン領域との間の半導
体基板表面に薄い厚さのゲート絶縁膜を介して形成され
たポリシリコンからなるようなゲート電極から構成され
る。ＰチャンネルMOSFETは、上記半導体基板表面に形成
されたＮ型ウェル領域に形成される。これによって、半
導体基板は、その上に形成された複数のＮチャンネルMO
SFETの共通の基板ゲートを構成する。Ｎ型ウェル領域
は、その上に形成されたＰチャンネルMOSFETの基体ゲー
トを構成する。
からなる半導体基板に形成される。ＮチャンネルMOSFET
は、かかる半導体基板表面に形成されたソース領域、ド
レイン領域及びソース領域とドレイン領域との間の半導
体基板表面に薄い厚さのゲート絶縁膜を介して形成され
たポリシリコンからなるようなゲート電極から構成され
る。ＰチャンネルMOSFETは、上記半導体基板表面に形成
されたＮ型ウェル領域に形成される。これによって、半
導体基板は、その上に形成された複数のＮチャンネルMO
SFETの共通の基板ゲートを構成する。Ｎ型ウェル領域
は、その上に形成されたＰチャンネルMOSFETの基体ゲー
トを構成する。
内部回路LOGにより形成された出力すべき信号d1は、２
つの出力回路OB11及びOB12の入力端子に共通に供給され
る。これら２つの出力回路OB11及びOB12の出力端子は、
共通の外部端子D1に接続される。
つの出力回路OB11及びOB12の入力端子に共通に供給され
る。これら２つの出力回路OB11及びOB12の出力端子は、
共通の外部端子D1に接続される。
上記１つの出力回路OB11は、次の各回路により構成され
る。プッシュプル形態にされたＮチャンネル出力MOSFET
Q1とＰチャンネル出力MOSFETQ2は、それぞれのゲートに
ノア（NOR）ゲート回路G2とナンド（NAND）ゲート回路G
1を介して上記出力すべき信号d1が供給される。上記ナ
ンドゲート回路G1の他方の入力には、インバータ回路N1
を介して反転された出力イネーブル（タイミング）信号
▲▼が供給され、上記ノアゲート回路G2の他方の入
力には上記出力イネーブル信号▲▼が供給される。
上記出力イネーブル信号▲▼は、上記出力すべき信
号とともに内部論理回路LOGにより形成される。
る。プッシュプル形態にされたＮチャンネル出力MOSFET
Q1とＰチャンネル出力MOSFETQ2は、それぞれのゲートに
ノア（NOR）ゲート回路G2とナンド（NAND）ゲート回路G
1を介して上記出力すべき信号d1が供給される。上記ナ
ンドゲート回路G1の他方の入力には、インバータ回路N1
を介して反転された出力イネーブル（タイミング）信号
▲▼が供給され、上記ノアゲート回路G2の他方の入
力には上記出力イネーブル信号▲▼が供給される。
上記出力イネーブル信号▲▼は、上記出力すべき信
号とともに内部論理回路LOGにより形成される。
他方の出力回路OB12は、上記同様な出力MOSFETQ3,Q4及
びゲート回路G3,G4とインバータ回路N2から構成され
る。ただし、上記ゲート回路G3,G4には、上記出力イネ
ーブル信号▲▼がオア（OR）ゲート回路G5を介して
選択的に供給される。すなわち、上記ゲート回路G3,G4
には、上記オアゲート回路G5を通した出力▲′▼が
その出力タイミング制御信号として供給される。上記２
対の出力MOSFETQ1,Q2及びQ3,Q4の合成コンダクタンス
は、その動作電圧が下限動作電圧のもとで所望の駆動電
流が得られるように設定される。
びゲート回路G3,G4とインバータ回路N2から構成され
る。ただし、上記ゲート回路G3,G4には、上記出力イネ
ーブル信号▲▼がオア（OR）ゲート回路G5を介して
選択的に供給される。すなわち、上記ゲート回路G3,G4
には、上記オアゲート回路G5を通した出力▲′▼が
その出力タイミング制御信号として供給される。上記２
対の出力MOSFETQ1,Q2及びQ3,Q4の合成コンダクタンス
は、その動作電圧が下限動作電圧のもとで所望の駆動電
流が得られるように設定される。
この実施例では、外部端子D1〜Dmを持ち、それぞれに上
記２対からなる出力回路OB11,OB12〜OBm1,OBm2が設けら
れるものである。上記出力イネーブル信号▲▼及び
▲′▼は、それぞれの出力回路に対して共通に供給
される。
記２対からなる出力回路OB11,OB12〜OBm1,OBm2が設けら
れるものである。上記出力イネーブル信号▲▼及び
▲′▼は、それぞれの出力回路に対して共通に供給
される。
上記オアゲート回路G5は、次の電圧検出回路VCの出力信
号により制御される。電圧検出回路VCは、その低消費電
力化のために、ポリシリコン等により構成された高抵抗
Ｒと、そのゲートとドレインが共通接続されることによ
ってダイオード形態にされた複数のＮチャンネルMOSFET
Q5〜Qnは直列形態に接続される。上記MOSFETQ5と抵抗Ｒ
との接続点の信号は、インバータ回路N3の入力端子に供
給される。このインバータ回路N3の出力から上記オアゲ
ート回路G5の制御信号GCが形成される。
号により制御される。電圧検出回路VCは、その低消費電
力化のために、ポリシリコン等により構成された高抵抗
Ｒと、そのゲートとドレインが共通接続されることによ
ってダイオード形態にされた複数のＮチャンネルMOSFET
Q5〜Qnは直列形態に接続される。上記MOSFETQ5と抵抗Ｒ
との接続点の信号は、インバータ回路N3の入力端子に供
給される。このインバータ回路N3の出力から上記オアゲ
ート回路G5の制御信号GCが形成される。
例えば、上記直列MOSFETQ5〜Qnによる合成しきい値電圧
は、約5V付近に設定される。これにより、電源電圧Vcc
が上記合成しきい値電圧により低い場合、上記MOSFETQ5
〜Qnはオフ状態にされるので、その出力がハイレベルに
される。つまり、直列形態にされたMOSFETQ5〜Qnのそれ
ぞれがダイオード形態に接続されており、MOSFETの数が
ｍ個のときにはｍ個分のしきい値電圧が合成しきい値電
圧とされる。電源電圧Vccがこのような合成しきい値電
圧以下のときに、は上記MOSFETQ5〜Qnには電流パスが形
成されないから、高抵抗R1を通して電源電圧Vccに対応
したハイレベルがインバータ回路N3の入力に伝えられ
る。これにより、インバータ回路N3の出力信号GCは、上
記比較的低い動作電圧範囲においてロウレベル（論理
“0"）にされる。
は、約5V付近に設定される。これにより、電源電圧Vcc
が上記合成しきい値電圧により低い場合、上記MOSFETQ5
〜Qnはオフ状態にされるので、その出力がハイレベルに
される。つまり、直列形態にされたMOSFETQ5〜Qnのそれ
ぞれがダイオード形態に接続されており、MOSFETの数が
ｍ個のときにはｍ個分のしきい値電圧が合成しきい値電
圧とされる。電源電圧Vccがこのような合成しきい値電
圧以下のときに、は上記MOSFETQ5〜Qnには電流パスが形
成されないから、高抵抗R1を通して電源電圧Vccに対応
したハイレベルがインバータ回路N3の入力に伝えられ
る。これにより、インバータ回路N3の出力信号GCは、上
記比較的低い動作電圧範囲においてロウレベル（論理
“0"）にされる。
この制御信号GCのロウレベルにより、オアゲート回路G5
がそのゲートを開き、上記出力イネーブル信号▲▼
を伝える。これにより、出力イネーブル信号▲▼に
同期して、上記２つの出力回路OB11とOB12が同時に動作
状態にされ、出力すべき信号d1を外部端子Ｄへ送出させ
る。すなわち、出力すべき信号d1がハイレベルならナン
ドゲート回路G1とG3の出力信号がロウレベルにされ、Ｐ
チャンネル出力MOSFETQ2とQ4がオン状態にされる。ま
た、ノアゲート回路G2とG4は、ロウレベルにされるので
Ｎチャンネル出力MOSFETQ1とQ3はオフ状態にされる。こ
れにより、上記オン状態にされたＰチャンネル出力MOSF
ETQ2とQ4を通して出力端子D1にチャージアップ電流が流
れるのでハイレベルの出力信号が形成される。
がそのゲートを開き、上記出力イネーブル信号▲▼
を伝える。これにより、出力イネーブル信号▲▼に
同期して、上記２つの出力回路OB11とOB12が同時に動作
状態にされ、出力すべき信号d1を外部端子Ｄへ送出させ
る。すなわち、出力すべき信号d1がハイレベルならナン
ドゲート回路G1とG3の出力信号がロウレベルにされ、Ｐ
チャンネル出力MOSFETQ2とQ4がオン状態にされる。ま
た、ノアゲート回路G2とG4は、ロウレベルにされるので
Ｎチャンネル出力MOSFETQ1とQ3はオフ状態にされる。こ
れにより、上記オン状態にされたＰチャンネル出力MOSF
ETQ2とQ4を通して出力端子D1にチャージアップ電流が流
れるのでハイレベルの出力信号が形成される。
また、電源電圧Vccが上記合成しきい値電圧より高くさ
れると、上記MOSFETQ5〜Qnはオン状態にされるので、そ
の出力がロウレベルにされる。つまり、電源電圧Vccが
前記のような合成しきい値電圧より高くなると、上記MO
SFETQ5〜Qnのそれぞれのゲート，ソース間に供給される
電圧がそれぞれのしきい値電圧以上になる。これによ
り、MOSFETQ5〜Qnがオン状態にされて電流パスを形成す
ることになる。この電流は、高抵抗Ｒに流れて電圧降下
が発生させるのでインバータ回路N3の入力電圧が電源電
圧Vccに対して低くされる。このような入力電圧の低下
が、インバータ回路N3のロジックスレッショルド電圧に
対して低くされると、インバータ回路N3においては入力
電圧をロウレベルとみなす。なお、上記のような直列MO
SFETQ5〜Qnがオン状態となった直後における電源電圧Vc
cのもとでは、上記高抵抗Ｒでの電圧降下分が極く小さ
いからインバータ回路N3のロジックスレッショルドが電
源電圧側にシフトされた大きな値を持つようにされてい
てもロウレベルとみなされない。しかし、上記インバー
タ回路N3のロジックスレッショルド電圧は、電源電圧Vc
cの上昇に対応して比例的に大きくなるので、電源電圧V
ccの上昇に伴いインバータ回路N3のロジックスレッショ
ルド電圧が上記直列MOSFETQ5〜Qnの合成しきい値電圧に
対して高くされたときに上記のようにロウレベルとみな
されるものである。これにより、インバータ回路N3の出
力信号GCは、上記高い動作電圧範囲においてハイレベル
（論理“1"）にされる。
れると、上記MOSFETQ5〜Qnはオン状態にされるので、そ
の出力がロウレベルにされる。つまり、電源電圧Vccが
前記のような合成しきい値電圧より高くなると、上記MO
SFETQ5〜Qnのそれぞれのゲート，ソース間に供給される
電圧がそれぞれのしきい値電圧以上になる。これによ
り、MOSFETQ5〜Qnがオン状態にされて電流パスを形成す
ることになる。この電流は、高抵抗Ｒに流れて電圧降下
が発生させるのでインバータ回路N3の入力電圧が電源電
圧Vccに対して低くされる。このような入力電圧の低下
が、インバータ回路N3のロジックスレッショルド電圧に
対して低くされると、インバータ回路N3においては入力
電圧をロウレベルとみなす。なお、上記のような直列MO
SFETQ5〜Qnがオン状態となった直後における電源電圧Vc
cのもとでは、上記高抵抗Ｒでの電圧降下分が極く小さ
いからインバータ回路N3のロジックスレッショルドが電
源電圧側にシフトされた大きな値を持つようにされてい
てもロウレベルとみなされない。しかし、上記インバー
タ回路N3のロジックスレッショルド電圧は、電源電圧Vc
cの上昇に対応して比例的に大きくなるので、電源電圧V
ccの上昇に伴いインバータ回路N3のロジックスレッショ
ルド電圧が上記直列MOSFETQ5〜Qnの合成しきい値電圧に
対して高くされたときに上記のようにロウレベルとみな
されるものである。これにより、インバータ回路N3の出
力信号GCは、上記高い動作電圧範囲においてハイレベル
（論理“1"）にされる。
この制御信号GCのハイレベルにより、オアゲート回路G5
はそのゲートを閉じて出力信号をハイレベルにさせる。
これにより、出力回路OB112は、高出力インピーダンス
状態にされる。すなわち、上記信号▲′▼のハイレ
ベルによって、ノアゲート回路G4の出力信号がロウレベ
ルに、ナンドゲート回路G3の出力信号がハイレベルにさ
れるので、Ｎチャンネル出力MOSFETQ3及びＰチャンネル
出力MOSFETQ4がオフ状態にされる。これにより、出力イ
ネーブル信号▲▼に同期して、出力回路OB11のみが
動作状態にされ出力すべき信号d1を外部端子D1へ送出さ
せる。すなわち、出力すべき信号d1がハイレベルならナ
ンドゲート回路G1の出力信号がロウレベルにされ、Ｐチ
ャンネル出力MOSFETQ2とQ4がオン状態にされる。また、
ノアゲート回路G2ロウレベルにされるのでＮチャンネル
出力MOSFETQ1はオフ状態にされる。これにより、上記オ
ン状態にされたＰチャンネル出力MOSFETQ2を通して出力
端子D1にチャージアップ電流が流れるのでハイレベルの
出力信号が形成される。これにより、電源電圧Vccが高
くされた時の駆動電流が必要以上に増大されることが防
止され、これに伴い、電源供給線Vccや回路の接地線に
発生するノズルレベルの増大を防止できるものとなる。
はそのゲートを閉じて出力信号をハイレベルにさせる。
これにより、出力回路OB112は、高出力インピーダンス
状態にされる。すなわち、上記信号▲′▼のハイレ
ベルによって、ノアゲート回路G4の出力信号がロウレベ
ルに、ナンドゲート回路G3の出力信号がハイレベルにさ
れるので、Ｎチャンネル出力MOSFETQ3及びＰチャンネル
出力MOSFETQ4がオフ状態にされる。これにより、出力イ
ネーブル信号▲▼に同期して、出力回路OB11のみが
動作状態にされ出力すべき信号d1を外部端子D1へ送出さ
せる。すなわち、出力すべき信号d1がハイレベルならナ
ンドゲート回路G1の出力信号がロウレベルにされ、Ｐチ
ャンネル出力MOSFETQ2とQ4がオン状態にされる。また、
ノアゲート回路G2ロウレベルにされるのでＮチャンネル
出力MOSFETQ1はオフ状態にされる。これにより、上記オ
ン状態にされたＰチャンネル出力MOSFETQ2を通して出力
端子D1にチャージアップ電流が流れるのでハイレベルの
出力信号が形成される。これにより、電源電圧Vccが高
くされた時の駆動電流が必要以上に増大されることが防
止され、これに伴い、電源供給線Vccや回路の接地線に
発生するノズルレベルの増大を防止できるものとなる。
第２図には、上記電圧検出回路VCの他の一実施例の回路
図が示されている。
図が示されている。
この実施例では、低消費電力化のために、直列形態にさ
れたキャパシタC1とC2により電源電圧Vccが分圧され
る。前記検出すべき電源電圧Vccの分圧電圧がMOSFETQ1
0,Q11からなるCMOSインバータ回路のロジックスレッシ
ョルド電圧付近になるように設定される。また、この実
施例では、上記検出電圧付近において出力回路OB12等が
動作したりしなかったりすることを防止するため、その
判定回路としてのCMOSインバータ回路は、次の各回路が
付加されることによってヒステリシス特性を持つように
される。すなわち、上記ＰチャンネルMOSFETQ10に並列
形態にＰチャンネルMOSFETQ12が設けられる。このMOSFE
T12のゲートには、上記CMOSインバータ回路（Q10,Q11）
の出力信号を受けるインバータ回路N4により形成された
反転信号（上記制御信号GC）が供給される。
れたキャパシタC1とC2により電源電圧Vccが分圧され
る。前記検出すべき電源電圧Vccの分圧電圧がMOSFETQ1
0,Q11からなるCMOSインバータ回路のロジックスレッシ
ョルド電圧付近になるように設定される。また、この実
施例では、上記検出電圧付近において出力回路OB12等が
動作したりしなかったりすることを防止するため、その
判定回路としてのCMOSインバータ回路は、次の各回路が
付加されることによってヒステリシス特性を持つように
される。すなわち、上記ＰチャンネルMOSFETQ10に並列
形態にＰチャンネルMOSFETQ12が設けられる。このMOSFE
T12のゲートには、上記CMOSインバータ回路（Q10,Q11）
の出力信号を受けるインバータ回路N4により形成された
反転信号（上記制御信号GC）が供給される。
上記キャパシタC1とC2により形成した分圧電圧がCMOSイ
ンバータ回路（Q10,Q11）のロジックスレッショルド電
圧より低い場合には、その出力信号がハイレベルにさ
れ、インバータ回路N4の出力信号GCがロウレベルにされ
る。これによって、前記同様に１つの出力端子に対して
２つの出力回路が動作状態にされる。
ンバータ回路（Q10,Q11）のロジックスレッショルド電
圧より低い場合には、その出力信号がハイレベルにさ
れ、インバータ回路N4の出力信号GCがロウレベルにされ
る。これによって、前記同様に１つの出力端子に対して
２つの出力回路が動作状態にされる。
このとき、上記インバータ回路N4の出力信号のロウレベ
ルによりＰチャンネルMOSFETQ12もオン状態にされるか
ら、上記CMOSインバータ回路のロジックスレッショルド
電圧は比較的高くされる。電源電圧Vccの上昇により、
その分圧電圧が上記比較的高くされたロウレベルより高
くされると、その出力信号がロウレベルにされる。これ
によりインバータ回路N4の出力信号GCがロウレベルから
ハイレベルに変化する。この変化によって上記Ｐチャン
ネルMOSFETQ12がオフ状態に切り換えられるから、上記
ロジックスレッショルド電圧が比較的低くされる。これ
により、CMOSインバータ回路は、ヒステリシス特性を持
つものとされ、動作電圧範囲に従って選択的に動作状態
にされる出力回路OB12等がその検出電圧付近で動作した
りしなかったりすることが防止できる。なお、上記制御
信号GCのハイレベルにより、出力回路は、前記同様に出
力イネーブル信号▲▼に同期して２つのうちの１つ
のみが動作状態にされる。
ルによりＰチャンネルMOSFETQ12もオン状態にされるか
ら、上記CMOSインバータ回路のロジックスレッショルド
電圧は比較的高くされる。電源電圧Vccの上昇により、
その分圧電圧が上記比較的高くされたロウレベルより高
くされると、その出力信号がロウレベルにされる。これ
によりインバータ回路N4の出力信号GCがロウレベルから
ハイレベルに変化する。この変化によって上記Ｐチャン
ネルMOSFETQ12がオフ状態に切り換えられるから、上記
ロジックスレッショルド電圧が比較的低くされる。これ
により、CMOSインバータ回路は、ヒステリシス特性を持
つものとされ、動作電圧範囲に従って選択的に動作状態
にされる出力回路OB12等がその検出電圧付近で動作した
りしなかったりすることが防止できる。なお、上記制御
信号GCのハイレベルにより、出力回路は、前記同様に出
力イネーブル信号▲▼に同期して２つのうちの１つ
のみが動作状態にされる。
（１）１つの外部端子に対して２つのトライステート出
力回路を形成しておいて、電源電圧の上昇に伴い１つの
出力回路の動作を停止させることによって電源電圧の上
昇に伴う駆動電流の増大を防止することができる。これ
により、その動作タイミングでの電源線や回路の接地線
に発生するノズルレベルを低減できるという効果が得ら
れる。
力回路を形成しておいて、電源電圧の上昇に伴い１つの
出力回路の動作を停止させることによって電源電圧の上
昇に伴う駆動電流の増大を防止することができる。これ
により、その動作タイミングでの電源線や回路の接地線
に発生するノズルレベルを低減できるという効果が得ら
れる。
（２）上記（１）により電源線に発生するノイズが低減
できるから、内部回路及びその入力回路における誤動作
を広い動作電圧範囲にわたって防止することができると
いう効果が得られる。
できるから、内部回路及びその入力回路における誤動作
を広い動作電圧範囲にわたって防止することができると
いう効果が得られる。
（３）上記（１）により、高電圧領域での必要以上の駆
動電流が流れることが防止できるから、低消費電力化を
図ることができるという効果が得られる。
動電流が流れることが防止できるから、低消費電力化を
図ることができるという効果が得られる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることがいうまでもない。例えば、トライステー
ト出力回路は、インバーテッドプッシュプル回路等のよ
うにＮチャンネルMOSFET又はＰチャンネルMOSFETのみに
より構成するものであってもよい。１つの外部端子に対
して３個以上のトライステート出力回路を用意しておい
て、低電圧領域、中電圧領域及び高電圧領域とをそれぞ
れ検出して、それぞれの電圧範囲において動作する出力
回路の数を制御するものであってもよい。また、電圧検
出回路の具体的回路は、種々の実施態様を採ることがで
きるものである。
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることがいうまでもない。例えば、トライステー
ト出力回路は、インバーテッドプッシュプル回路等のよ
うにＮチャンネルMOSFET又はＰチャンネルMOSFETのみに
より構成するものであってもよい。１つの外部端子に対
して３個以上のトライステート出力回路を用意しておい
て、低電圧領域、中電圧領域及び高電圧領域とをそれぞ
れ検出して、それぞれの電圧範囲において動作する出力
回路の数を制御するものであってもよい。また、電圧検
出回路の具体的回路は、種々の実施態様を採ることがで
きるものである。
この発明は、CMOSゲートアレイのような半導体集積回路
装置の他、複数個の出力回路を含むマイクロプロセッサ
や各種半導体記憶装置に広く利用できるものである。
装置の他、複数個の出力回路を含むマイクロプロセッサ
や各種半導体記憶装置に広く利用できるものである。
第１図は、この発明に係る出力回路の一実施例を示す回
路図、 第２図は、その電圧検出回路の他の一実施例を示す回路
図である。 OB11,OB12〜OBm1,OBm2……トライステート出力回路、LO
G……論理回路、VC……電圧検出回路
路図、 第２図は、その電圧検出回路の他の一実施例を示す回路
図である。 OB11,OB12〜OBm1,OBm2……トライステート出力回路、LO
G……論理回路、VC……電圧検出回路
Claims (2)
- 【請求項１】出力すべき入力信号が入力端子に共通に供
給され、出力タイミング信号に従って上記入力信号に対
応した出力信号を共通の外部端子に出力させる第１と第
２のトライステート出力回路と、電源電圧が所定の電圧
以上に高くされたことを検出する電圧検出回路と、上記
電圧検出回路の検出信号により、上記電源電圧が所定の
電圧以上にされたとき、上記出力タイミング信号の伝達
を禁止させて上記第２のトライステート出力回路を出力
ハイインピーダンス状態にさせるゲート回路とを含むこ
とを特徴とする半導体集積回路装置。 - 【請求項２】上記第１と第２のトライステート出力回路
は、入力信号を出力タイミング信号に従って選択的に伝
える２つのゲート回路と、かかるゲート回路の出力信号
がそれぞれのゲートに供給されたＰチャンネル出力MOSF
ET及びＮチャンネル出力MOSFETとからなるものであるこ
とを特徴とする特許請求の範囲第１項記載の半導体集積
回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60134032A JPH06101679B2 (ja) | 1985-06-21 | 1985-06-21 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60134032A JPH06101679B2 (ja) | 1985-06-21 | 1985-06-21 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61294929A JPS61294929A (ja) | 1986-12-25 |
| JPH06101679B2 true JPH06101679B2 (ja) | 1994-12-12 |
Family
ID=15118777
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60134032A Expired - Lifetime JPH06101679B2 (ja) | 1985-06-21 | 1985-06-21 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06101679B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2552534B2 (ja) * | 1988-06-17 | 1996-11-13 | 三洋電機株式会社 | 基板バイアス電圧発生回路 |
| JPH0777345B2 (ja) * | 1988-11-04 | 1995-08-16 | 三菱電機株式会社 | 半導体装置 |
| JP3379761B2 (ja) * | 1991-07-02 | 2003-02-24 | 株式会社日立製作所 | 不揮発性記憶装置 |
| JP3667855B2 (ja) * | 1996-01-25 | 2005-07-06 | 株式会社ルネサステクノロジ | 半導体装置 |
| JPH10135424A (ja) * | 1996-11-01 | 1998-05-22 | Mitsubishi Electric Corp | 半導体集積回路装置 |
-
1985
- 1985-06-21 JP JP60134032A patent/JPH06101679B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61294929A (ja) | 1986-12-25 |
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