JP2745619B2 - 出力回路 - Google Patents
出力回路Info
- Publication number
- JP2745619B2 JP2745619B2 JP1006318A JP631889A JP2745619B2 JP 2745619 B2 JP2745619 B2 JP 2745619B2 JP 1006318 A JP1006318 A JP 1006318A JP 631889 A JP631889 A JP 631889A JP 2745619 B2 JP2745619 B2 JP 2745619B2
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- JP
- Japan
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- transistor
- power supply
- output
- gate
- terminal
- Prior art date
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- Logic Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は出力回路に関し、特に半導体メモリやマイク
ロコンピュータに内蔵されるCMOS型の出力回路に関す
る。
ロコンピュータに内蔵されるCMOS型の出力回路に関す
る。
従来、この種の出力回路は第４図に示すような回路構
成を取るものが一般的である。
成を取るものが一般的である。
この出力回路は、第１の電源端子である接地端子と出
力端子TOとの間に接続され、ゲートに第１の入力信号V
IAを入力するＮ型の第１のトランジスタQ1と、第２の電
源端子（電源電圧VDD）と出力端子TOとの間に接続さ
れ、ゲートに第２の入力信号VIBを入力するｐ型の第２
のトランジスタQ2と、２つのインバータI1，I2,NANDゲ
ートG1、及びNORゲートG2を備え出力制御信号OE,▲
▼に応じて入力信号VIを第１及び第２の入力信号VIA，V
IBに変換する出力制御回路１とを有する構成となってい
る。
力端子TOとの間に接続され、ゲートに第１の入力信号V
IAを入力するＮ型の第１のトランジスタQ1と、第２の電
源端子（電源電圧VDD）と出力端子TOとの間に接続さ
れ、ゲートに第２の入力信号VIBを入力するｐ型の第２
のトランジスタQ2と、２つのインバータI1，I2,NANDゲ
ートG1、及びNORゲートG2を備え出力制御信号OE,▲
▼に応じて入力信号VIを第１及び第２の入力信号VIA，V
IBに変換する出力制御回路１とを有する構成となってい
る。
この出力回路においては、出力制御信号OEが高レベル
（▲▼が低レベル）のとき、入力信号VIの反転信号
を出力し、出力制御信号OEが低レベル（OEが高レベル）
のとき、高出力インピーダンスとなる。
（▲▼が低レベル）のとき、入力信号VIの反転信号
を出力し、出力制御信号OEが低レベル（OEが高レベル）
のとき、高出力インピーダンスとなる。
上述した従来の出力回路は、出力制御回路１により変
換された第１及び第２の入力信号VIA，VIBを直接第１及
び第２のトランジスタQ1，Q2のゲートに印加する構成と
なっているので、入力信号VIが高レベルから低レベルへ
変化する過度時に、トランジスタQ2が急激にオンとなる
ために、容量性負荷の場合、負荷容量を充電する電流の
変化と電源配線のインダクタンスにより電源配線の電位
が変動しその結果、集積化された内部回路に誤動作が発
生するという欠点がある。
換された第１及び第２の入力信号VIA，VIBを直接第１及
び第２のトランジスタQ1，Q2のゲートに印加する構成と
なっているので、入力信号VIが高レベルから低レベルへ
変化する過度時に、トランジスタQ2が急激にオンとなる
ために、容量性負荷の場合、負荷容量を充電する電流の
変化と電源配線のインダクタンスにより電源配線の電位
が変動しその結果、集積化された内部回路に誤動作が発
生するという欠点がある。
本発明の目的は、入力信号の過度時における負荷電流
の変化を抑制し、内部回路の誤動作を防止することがで
きる出力回路を提供することにある。
の変化を抑制し、内部回路の誤動作を防止することがで
きる出力回路を提供することにある。
本発明の出力回路は、第１の電源端子と出力端子との
間に接続されゲートに第１の入力信号を入力する一導電
型の第１のトランジスタと、第２の電源端子と前記出力
端子との間に接続された逆導電型の第２のトランジスタ
と、この第２のトランジスタのゲートと接続しゲートに
印加される電圧に応じて第２の入力信号の過度時の変化
を緩和して前記第２のトランジスタのゲートに伝達する
第３のトランジスタと、この第３のトランジスタのゲー
トに印加される電圧を制御するゲート電圧制御回路とを
有している。
間に接続されゲートに第１の入力信号を入力する一導電
型の第１のトランジスタと、第２の電源端子と前記出力
端子との間に接続された逆導電型の第２のトランジスタ
と、この第２のトランジスタのゲートと接続しゲートに
印加される電圧に応じて第２の入力信号の過度時の変化
を緩和して前記第２のトランジスタのゲートに伝達する
第３のトランジスタと、この第３のトランジスタのゲー
トに印加される電圧を制御するゲート電圧制御回路とを
有している。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明の第１の実施例を示す回路図である。
この実施例は、第１の電源端子である接地端子と出力
端子TOとの間に接続されゲートに第１の入力信号VIAを
入力するＮ型の第１のトランジスタQ1と、第２の電源端
子（電源電圧VDD）と出力端子TOとの間に接続されたｐ
型の第２のトランジスタQ2と、２つのインバータI1，
I2、NANDゲートG1、及びNORゲートG2を備え出力制御信
号のOE,▲▼に応じて入力信号VIを第１及び第２の
入力信号VIA，VIBに変換する出力制御回路１と、第２の
トランジスタQ2のゲートと出力制御回路１の第２の入力
信号VIBの出力端との間に接続されゲートに印加される
電圧V2に応じて第２の入力信号VIBの過度時の変化を緩
和して第２のトランジスタQ2のゲートに伝達するｐ型デ
ィプレッショントランジスタの第３のトランジスタQ
3と、入力端を出力端子TOに接続し出力端を第３のトラ
ンジスタQ3のゲートに接続するインバータI3を備え出力
信号VOにより第３のトランジスタQ3のゲートに印加され
る電圧V2を制御するゲート電圧制御回路２とを有する構
成となっている。
端子TOとの間に接続されゲートに第１の入力信号VIAを
入力するＮ型の第１のトランジスタQ1と、第２の電源端
子（電源電圧VDD）と出力端子TOとの間に接続されたｐ
型の第２のトランジスタQ2と、２つのインバータI1，
I2、NANDゲートG1、及びNORゲートG2を備え出力制御信
号のOE,▲▼に応じて入力信号VIを第１及び第２の
入力信号VIA，VIBに変換する出力制御回路１と、第２の
トランジスタQ2のゲートと出力制御回路１の第２の入力
信号VIBの出力端との間に接続されゲートに印加される
電圧V2に応じて第２の入力信号VIBの過度時の変化を緩
和して第２のトランジスタQ2のゲートに伝達するｐ型デ
ィプレッショントランジスタの第３のトランジスタQ
3と、入力端を出力端子TOに接続し出力端を第３のトラ
ンジスタQ3のゲートに接続するインバータI3を備え出力
信号VOにより第３のトランジスタQ3のゲートに印加され
る電圧V2を制御するゲート電圧制御回路２とを有する構
成となっている。
次に、この実施例の動作について説明する。
第２図はこの実施例の動作及び効果を説明するための
各部信号の波形を従来例と比較して示した波形図であ
る。
各部信号の波形を従来例と比較して示した波形図であ
る。
出力制御信号OE,▲▼はそれぞれ高レベル及び低
レベルとなっていて、入力信号VIの反転信号が出力され
る状態とする。
レベルとなっていて、入力信号VIの反転信号が出力され
る状態とする。
今、入力信号VIが高レベルから低レベルに変化する
と、第１の入力信号VIAは低レベルから高レベルへ、第
２の入力信号VIBは高レベルから低レベルへと変化す
る。
と、第１の入力信号VIAは低レベルから高レベルへ、第
２の入力信号VIBは高レベルから低レベルへと変化す
る。
このとき、出力信号VOは最初低レベルでありトランジ
スタQ3のゲート電圧V2は高レベルであるが、このトラン
ジスタQ3はｐ型ディプレッションであるためトランジス
タQ2のゲート電圧V1はトランジスタQ3のゲート電圧V2よ
りトランジスタQ3のしきい値電圧VTだけ低い電圧とな
り、トランジスタQ2が導通しはじめ出力信号VOの電圧は
徐々に高くなる。この領域ではトランジスタQ2のコンダ
クタンスgmは小さく従ってトランジスタQ2に流れる電流
iOの急激な変化が抑制される。
スタQ3のゲート電圧V2は高レベルであるが、このトラン
ジスタQ3はｐ型ディプレッションであるためトランジス
タQ2のゲート電圧V1はトランジスタQ3のゲート電圧V2よ
りトランジスタQ3のしきい値電圧VTだけ低い電圧とな
り、トランジスタQ2が導通しはじめ出力信号VOの電圧は
徐々に高くなる。この領域ではトランジスタQ2のコンダ
クタンスgmは小さく従ってトランジスタQ2に流れる電流
iOの急激な変化が抑制される。
出力信号VOの電圧が高くなると、インバータI3が出力
信号VOの電圧が高くなったことを検知し、トランジスタ
Q3のゲート電圧V2を低レベルにする。この結果トランジ
スタQ3のオン抵抗は低下しトランジスタQ2のゲート電圧
V1を低レベルにし、トランジスタQ2のコンダクタンスgm
を大きくするので出力信号VOは高レベルへと加速され
る。
信号VOの電圧が高くなったことを検知し、トランジスタ
Q3のゲート電圧V2を低レベルにする。この結果トランジ
スタQ3のオン抵抗は低下しトランジスタQ2のゲート電圧
V1を低レベルにし、トランジスタQ2のコンダクタンスgm
を大きくするので出力信号VOは高レベルへと加速され
る。
このように、トランジスタQ2は、導通開始直後は低利
得領域で動作し、その後は出力信号VOの帰還をうけて高
利得領域へと移行し、入力信号VIの過度時におけるトラ
ンジスタQ2に流れる電流iOの変化を抑制する。
得領域で動作し、その後は出力信号VOの帰還をうけて高
利得領域へと移行し、入力信号VIの過度時におけるトラ
ンジスタQ2に流れる電流iOの変化を抑制する。
第３図は本発明の第２の実施例を示す回路図である。
この実施例は、ゲート電圧制御回路2Aをｐ型のトラン
ジスタQ4，Q5と抵抗R1とを含む構成とし、出力制御信号
▲▼によりゲート電圧制御回路2Aの活性化，非活性
化の制御ができるようにしたものであり、入力信号VIの
過度時におけるトランジスタQ2に流れる電流iOの変化を
抑制する動作及び効果は第１の実施例と同様である。
ジスタQ4，Q5と抵抗R1とを含む構成とし、出力制御信号
▲▼によりゲート電圧制御回路2Aの活性化，非活性
化の制御ができるようにしたものであり、入力信号VIの
過度時におけるトランジスタQ2に流れる電流iOの変化を
抑制する動作及び効果は第１の実施例と同様である。
以上説明したように本発明は、ゲート電圧制御回路
と、このゲート電圧制御回路の出力電圧をゲートに印加
するトランジスタとにより、入力信号の過度時の変化を
緩和して出力端子と接続する出力段のトランジスタのゲ
ートに伝達する構成とすることにより、入力信号の過度
時における出力段のトランジスタに流れる電流の変化を
抑制することができるので、電源電圧の変動を抑えるこ
とができ、内部回路の誤動作を防止することができる効
果がある。
と、このゲート電圧制御回路の出力電圧をゲートに印加
するトランジスタとにより、入力信号の過度時の変化を
緩和して出力端子と接続する出力段のトランジスタのゲ
ートに伝達する構成とすることにより、入力信号の過度
時における出力段のトランジスタに流れる電流の変化を
抑制することができるので、電源電圧の変動を抑えるこ
とができ、内部回路の誤動作を防止することができる効
果がある。
第１図及び第２図はそれぞれ本発明の第１の実施例を示
す回路図及びこの実施例の動作，効果を説明するための
各部信号の波形を従来例と比較して示した波形図、第３
図は本発明の第２の実施例を示す回路図、第４図は従来
の出力回路の一例を示す回路図である。 １……出力制御回路、2,2A……ゲート電圧制御回路、G1
……NANDゲート、G2……NORゲート、I1〜I3……インバ
ータ、Q1、〜Q5……トランジスタ、R1……抵抗。
す回路図及びこの実施例の動作，効果を説明するための
各部信号の波形を従来例と比較して示した波形図、第３
図は本発明の第２の実施例を示す回路図、第４図は従来
の出力回路の一例を示す回路図である。 １……出力制御回路、2,2A……ゲート電圧制御回路、G1
……NANDゲート、G2……NORゲート、I1〜I3……インバ
ータ、Q1、〜Q5……トランジスタ、R1……抵抗。
Claims (3)
- 【請求項１】第１の電源電位を供給する第１の電源端子
と、第２の電源電位を供給する第２の電源端子と、前記
第１の電源端子と出力端子との間に接続された一導電型
の第１のトラジスタと、第２の電源端子と前記出力端子
との間に接続された他導電型の第２のトランジスタと、
入力信号を供給する供給手段と、前記供給手段と前記第
２のトランジスタのゲートとの間に接続された変動抑制
手段と、前記出力端子の電位が前記第１の電源電位から
所定の電位まで変化するときには前記変動抑制手段へ第
１の制御信号を供給し、前記出力端子の電位が前記所定
の電位から前記第２の電源電位まで変化するときには前
記変動抑制手段へ第２の制御信号を供給する制御手段と
を備え、前記変動抑制手段は、前記第１の制御信号に応
答して前記入力信号に基づき前記第２のトランジスタを
第１のコンダクタンスにて導通させ、前記第２の制御信
号に応答して前記入力信号に基づき前記第２のトランジ
スタを前記第１のコンダクタンスよりも大きい第２のコ
ンダクタンスにて導通させることを特徴とする出力回
路。 - 【請求項２】前記変動抑制手段は、前記供給手段と前記
第２のトランジスタのゲートとの間に接続された前記他
導電型のデプレッション型トランジスタからなることを
特徴とする請求項１記載の出力回路。 - 【請求項３】電源端子と出力端子との間に接続された一
導電型の第１のトランジスタと、前記一導電型の第２の
トランジスタを介して前記第１のトランジスタのゲート
に入力信号を供給する手段と、入力端が前記出力端子に
接続され出力端が前記第２のトランジスタのゲートに接
続されたインバータ回路とを備える出力回路であって、
前記第２のトランジスタはデプレッション型であること
を特徴とする出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1006318A JP2745619B2 (ja) | 1989-01-13 | 1989-01-13 | 出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1006318A JP2745619B2 (ja) | 1989-01-13 | 1989-01-13 | 出力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02186716A JPH02186716A (ja) | 1990-07-23 |
| JP2745619B2 true JP2745619B2 (ja) | 1998-04-28 |
Family
ID=11635019
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1006318A Expired - Lifetime JP2745619B2 (ja) | 1989-01-13 | 1989-01-13 | 出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2745619B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5319252A (en) * | 1992-11-05 | 1994-06-07 | Xilinx, Inc. | Load programmable output buffer |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2957181B2 (ja) * | 1988-06-29 | 1999-10-04 | 日本電気アイシーマイコンシステム株式会社 | 半導体集積回路 |
-
1989
- 1989-01-13 JP JP1006318A patent/JP2745619B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02186716A (ja) | 1990-07-23 |
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