JP2957181B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JP2957181B2 JP2957181B2 JP63164058A JP16405888A JP2957181B2 JP 2957181 B2 JP2957181 B2 JP 2957181B2 JP 63164058 A JP63164058 A JP 63164058A JP 16405888 A JP16405888 A JP 16405888A JP 2957181 B2 JP2957181 B2 JP 2957181B2
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- Electronic Switches (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路に関し、特に出力回路に関す
るものである。
るものである。
従来の相補形MOSトランジスタの３ステート出力回路
の一般的な構成を第４図に示す。
の一般的な構成を第４図に示す。
Ｐチャネルトランジスタ３とＮチャネルトランジスタ
４によって相補的MOSトランジスタ回路が構成されてい
て、その出力は出力端子１に接続されている。Ｐチャネ
ルトランジスタ３のゲート入力には、制御端子８からの
制御信号と入力端子９からの信号とを入力とする論理積
ゲート17の出力が入力される。またＮチャネルトランジ
スタ４のゲート入力には制御信号の反転信号と入力信号
とを入力する論理和ゲート18の出力が入力される。この
回路により制御端子８に低（Low）レベルの入力がなさ
れた場合、入力端子９の信号レベルにかかわらずＰチャ
ネルトランジスタ３はオフ状態に、Ｎチャネルトランジ
スタ４もオフ状態になり、出力端子１はハイインピーダ
ンス状態となる。制御端子８及び入力端子９に高（Hig
h）レベルの入力なされた場合、第５図（ａ）のような
ゲート電圧がトランジスタ３及び４に加わり、Ｐチャネ
ルトランジスタ３はオン状態に、Ｎチャネルトランジス
タ４はオフ状態となり、Ｐチャルトランジスタ３を通し
て容量負荷が充電され出力端子１には第５図（ｂ）のよ
うにHighレベルが出力される。制御端子８はHighレベ
ル、入力端子９はLowレベルの入力がなされた場合、第
５図（ａ）のようなゲート電圧がトランジスタ３及び４
に加わり、Ｐチャネルトランジスタ３はオフ状態に、Ｎ
チャネルトランジスタ４はオン状態となり、Ｎチャネル
トランジスタ４を通して容量負荷に蓄えられた電荷を放
電し、出力端子１には第５図（ｂ）のようにLowレベル
が出力される。
４によって相補的MOSトランジスタ回路が構成されてい
て、その出力は出力端子１に接続されている。Ｐチャネ
ルトランジスタ３のゲート入力には、制御端子８からの
制御信号と入力端子９からの信号とを入力とする論理積
ゲート17の出力が入力される。またＮチャネルトランジ
スタ４のゲート入力には制御信号の反転信号と入力信号
とを入力する論理和ゲート18の出力が入力される。この
回路により制御端子８に低（Low）レベルの入力がなさ
れた場合、入力端子９の信号レベルにかかわらずＰチャ
ネルトランジスタ３はオフ状態に、Ｎチャネルトランジ
スタ４もオフ状態になり、出力端子１はハイインピーダ
ンス状態となる。制御端子８及び入力端子９に高（Hig
h）レベルの入力なされた場合、第５図（ａ）のような
ゲート電圧がトランジスタ３及び４に加わり、Ｐチャネ
ルトランジスタ３はオン状態に、Ｎチャネルトランジス
タ４はオフ状態となり、Ｐチャルトランジスタ３を通し
て容量負荷が充電され出力端子１には第５図（ｂ）のよ
うにHighレベルが出力される。制御端子８はHighレベ
ル、入力端子９はLowレベルの入力がなされた場合、第
５図（ａ）のようなゲート電圧がトランジスタ３及び４
に加わり、Ｐチャネルトランジスタ３はオフ状態に、Ｎ
チャネルトランジスタ４はオン状態となり、Ｎチャネル
トランジスタ４を通して容量負荷に蓄えられた電荷を放
電し、出力端子１には第５図（ｂ）のようにLowレベル
が出力される。
この場合の出力振幅は接地電位GNDから電源電圧VDDま
でとなり、かつ、リダクタンス成分等の原因により電源
電圧に達した後もしばらくはそれ以上の電圧まで上がろ
うとするオーバーシュート、接地電位に達した後もしば
らくはそれ以下の電圧まで下がろうとするアンダーシュ
ートと呼ばれる現象が見られる。この現象はスピードを
はやくする為に充放電電流を大きくすればする程顕著に
現れる。
でとなり、かつ、リダクタンス成分等の原因により電源
電圧に達した後もしばらくはそれ以上の電圧まで上がろ
うとするオーバーシュート、接地電位に達した後もしば
らくはそれ以下の電圧まで下がろうとするアンダーシュ
ートと呼ばれる現象が見られる。この現象はスピードを
はやくする為に充放電電流を大きくすればする程顕著に
現れる。
次にE/Eプッシュプルの３ステート回路を第６図に、
出力波形を第７図に示す。Ｎチャネルトランジスタ19,2
0が電源電圧VDDと接地電位GND間に直列接続され、出力
端は出力端子１に、トランジスタ19のゲート入力は制御
信号と入力信号の反転信号との論理和出力端に、トラン
ジスタ20のゲート入力は制御信号と入力信号の論理和出
力端にそれぞれ接続されている。この回路の動作は先に
説明した相補型MOSトランジスタの３ステート出力回路
と同様である。しかし、電源端子側に接続されたトラン
ジスタ19がＮチャネルトランジスタである為、ソース端
子が出力端子にあたり出力端子がHighレベルとなろうと
すると相対的にゲート電圧が低下し、電流が流れにくく
なることから相補型MOSトランジスタの出力回路と比べ
て立ち上がりが遅くなる。また、Ｎチャネルトランジス
タである為出力電圧は（電源電圧VDD）−（Ｎチャネル
トランジスタのしきい値電圧VTH）よりも高くなり得な
いことから、出力振幅は相補型MOSトランジスタの出力
回路のように接地電位から電源電圧までのフル振幅はし
ない。
出力波形を第７図に示す。Ｎチャネルトランジスタ19,2
0が電源電圧VDDと接地電位GND間に直列接続され、出力
端は出力端子１に、トランジスタ19のゲート入力は制御
信号と入力信号の反転信号との論理和出力端に、トラン
ジスタ20のゲート入力は制御信号と入力信号の論理和出
力端にそれぞれ接続されている。この回路の動作は先に
説明した相補型MOSトランジスタの３ステート出力回路
と同様である。しかし、電源端子側に接続されたトラン
ジスタ19がＮチャネルトランジスタである為、ソース端
子が出力端子にあたり出力端子がHighレベルとなろうと
すると相対的にゲート電圧が低下し、電流が流れにくく
なることから相補型MOSトランジスタの出力回路と比べ
て立ち上がりが遅くなる。また、Ｎチャネルトランジス
タである為出力電圧は（電源電圧VDD）−（Ｎチャネル
トランジスタのしきい値電圧VTH）よりも高くなり得な
いことから、出力振幅は相補型MOSトランジスタの出力
回路のように接地電位から電源電圧までのフル振幅はし
ない。
第７図を参照してこの動作を説明すると、制御端子８
がHighレベルの場合には入力信号にかかわらずトランジ
スタ19,20はオフ状態となり、出力端子１はハイインピ
ーダンス状態となる。制御端子８がLowレベル、入力端
子９がHighレベルの場合には、第７図（ａ），（ｂ）に
示すようなゲート電圧がトランジスタ19および20にそれ
ぞれ加わり、トランジスタ19はオン、トランジスタ20は
オフ状態となって第７図（ｃ）のように出力電位は上昇
する。しかし、電源端子側に接続されているトランジス
タ19はＮチャネルであるため、出力は（VDD−VTH′）以
上にはなり得ない。続いて入力端子９がLowレベルとな
るとトランジスタ19はオフ、トランジスタ20がオン状態
となって第７図（ｃ）のように出力電位は下降する。
がHighレベルの場合には入力信号にかかわらずトランジ
スタ19,20はオフ状態となり、出力端子１はハイインピ
ーダンス状態となる。制御端子８がLowレベル、入力端
子９がHighレベルの場合には、第７図（ａ），（ｂ）に
示すようなゲート電圧がトランジスタ19および20にそれ
ぞれ加わり、トランジスタ19はオン、トランジスタ20は
オフ状態となって第７図（ｃ）のように出力電位は上昇
する。しかし、電源端子側に接続されているトランジス
タ19はＮチャネルであるため、出力は（VDD−VTH′）以
上にはなり得ない。続いて入力端子９がLowレベルとな
るとトランジスタ19はオフ、トランジスタ20がオン状態
となって第７図（ｃ）のように出力電位は下降する。
上述した様な従来の相補型MOSトランジスタの出力回
路では出力波形は第５図の様になり、スピードははやい
がオーバーシュート、アンダーシュートを生じる。第８
図に相補型MOSの断面図を示すが、Ｐチャネルトランジ
スタのドレイン23とＮウェル22とＰ基板21の間に存在す
る寄生PNPトランジスタ31のエミッタにこのオーバーシ
ュートによってベース電圧（ウェル電位）よりも高い電
圧が印加されると、寄生PNPトランジスタ31にコレクタ
電流iCE1が流れる。さらにＮチャネルトランジスタのソ
ース29とＰ基板21にＮウェル22の間に存在する寄生NPN
トランジスタ33のベース電圧（Ｐ基板電位）が、コレク
タ電流iCE1が流れたことで上昇しエミッタ電圧よりも高
くなり、コレクタ電流iCE2が流れる。コレクタ電流iCE2
が流れたことで寄生PNPトランジスタ31のベース電圧が
下降することからさらにコレクタ電流iCE1が流れだす。
これを繰り返すことで電源を切断しないかぎり電流が流
れ続ける現象を引き起こす。この現象をラッチアップ現
象と呼び、アンダーシュートにおいても同様にラッチア
ップ現象が引き起こされる。この現象は相補型MOSトラ
ンジスタ回路特有の欠点といえる。
路では出力波形は第５図の様になり、スピードははやい
がオーバーシュート、アンダーシュートを生じる。第８
図に相補型MOSの断面図を示すが、Ｐチャネルトランジ
スタのドレイン23とＮウェル22とＰ基板21の間に存在す
る寄生PNPトランジスタ31のエミッタにこのオーバーシ
ュートによってベース電圧（ウェル電位）よりも高い電
圧が印加されると、寄生PNPトランジスタ31にコレクタ
電流iCE1が流れる。さらにＮチャネルトランジスタのソ
ース29とＰ基板21にＮウェル22の間に存在する寄生NPN
トランジスタ33のベース電圧（Ｐ基板電位）が、コレク
タ電流iCE1が流れたことで上昇しエミッタ電圧よりも高
くなり、コレクタ電流iCE2が流れる。コレクタ電流iCE2
が流れたことで寄生PNPトランジスタ31のベース電圧が
下降することからさらにコレクタ電流iCE1が流れだす。
これを繰り返すことで電源を切断しないかぎり電流が流
れ続ける現象を引き起こす。この現象をラッチアップ現
象と呼び、アンダーシュートにおいても同様にラッチア
ップ現象が引き起こされる。この現象は相補型MOSトラ
ンジスタ回路特有の欠点といえる。
また、E/Eプッシュプルでは出力部の回路が全てＮチ
ャネルトランジスタで構成されていることから、オーバ
ーシュートを起こしてもＰ基板とＮチャネルトランジス
タのドレイン部は逆バイアスされているのでラッチアッ
プ現象を引き起こさない。しかし、上述した様に電源端
子側に接続されたトランジスタがＮチャネルトランジス
タである為、出力がHighレベルとなろうとすると相補的
にゲート電圧が低下し電流が流れにくくなることから相
補型MOSトランジスラの出力回路に比べて立ち上がり遅
いという欠点がある。
ャネルトランジスタで構成されていることから、オーバ
ーシュートを起こしてもＰ基板とＮチャネルトランジス
タのドレイン部は逆バイアスされているのでラッチアッ
プ現象を引き起こさない。しかし、上述した様に電源端
子側に接続されたトランジスタがＮチャネルトランジス
タである為、出力がHighレベルとなろうとすると相補的
にゲート電圧が低下し電流が流れにくくなることから相
補型MOSトランジスラの出力回路に比べて立ち上がり遅
いという欠点がある。
本発明は出力レベルを検出し出力トランジスタのゲー
ト信号を制御することでスピードを遅くすることなく出
力振幅を制限し、電源電圧以上のオーバーシュートをな
くし、ラッアップ現象を防止するものである。また振幅
制限により出力負荷容量に蓄えられる電荷が小さくな
り、信号反転時の過渡電流を下げられる。故にアンダー
シュートは小さくなり、ラッチアップは防止され、さら
に現在多ピンのLSIで問題のLSI自身による電源、GNDノ
イズの発生もおさえるものである。
ト信号を制御することでスピードを遅くすることなく出
力振幅を制限し、電源電圧以上のオーバーシュートをな
くし、ラッアップ現象を防止するものである。また振幅
制限により出力負荷容量に蓄えられる電荷が小さくな
り、信号反転時の過渡電流を下げられる。故にアンダー
シュートは小さくなり、ラッチアップは防止され、さら
に現在多ピンのLSIで問題のLSI自身による電源、GNDノ
イズの発生もおさえるものである。
本発明の半導体集積回路は、第１の電位を供給する第
１の電源ラインと、第２の電位を供給する第２の電源ラ
インと、入力端子と、出力端子と、前記第１の電源ライ
ン、前記第２の電源ライン及び前記出力端子の間に接続
された出力回路と、前記出力端子の電位が前記第１の電
位よりも絶対値において所定電位小さい第３の電位にな
ったことを検出し検出信号を出力する検出回路と、前記
入力端子と前記出力回路との間に接続され前記検出回路
から前記検出信号が出力されているときには、前記出力
回路に前記出力端子の電位を前記第３の電位に維持させ
る制御回路とを備えることを特徴とする。
１の電源ラインと、第２の電位を供給する第２の電源ラ
インと、入力端子と、出力端子と、前記第１の電源ライ
ン、前記第２の電源ライン及び前記出力端子の間に接続
された出力回路と、前記出力端子の電位が前記第１の電
位よりも絶対値において所定電位小さい第３の電位にな
ったことを検出し検出信号を出力する検出回路と、前記
入力端子と前記出力回路との間に接続され前記検出回路
から前記検出信号が出力されているときには、前記出力
回路に前記出力端子の電位を前記第３の電位に維持させ
る制御回路とを備えることを特徴とする。
このことにより、出力レベルを検出し、出力トランジ
スタのゲート信号を制御することでスピードを遅くする
ことなく出力電圧の振幅を制限し、電源電圧以上のオー
バーシュートをなくしラッチアップを防止するものであ
る。加えて振幅制限により出力負荷容量に蓄えられる電
荷が小さくなり過渡電流が小さくなる。故に、アンダー
シュートは小さくなりラッチアップ現象は防止され、さ
らに現在多ピンのLSIで問題のLSI自身による電源、GND
ノイズ発生もおさえることが可能である。
スタのゲート信号を制御することでスピードを遅くする
ことなく出力電圧の振幅を制限し、電源電圧以上のオー
バーシュートをなくしラッチアップを防止するものであ
る。加えて振幅制限により出力負荷容量に蓄えられる電
荷が小さくなり過渡電流が小さくなる。故に、アンダー
シュートは小さくなりラッチアップ現象は防止され、さ
らに現在多ピンのLSIで問題のLSI自身による電源、GND
ノイズ発生もおさえることが可能である。
以下本発明の詳細をその実施例につき図面を参照して
説明する。
説明する。
第１図は本発明の一実施例を示す構成図である。第１
図においては電源及び接地端子間に直列接続されたＰチ
ャネルトランジスタ３とＮチャネルトランジスタ４で構
成される出力回路と、出力端子１の出力レベル検出回路
２と、出力レベル検出回路からの信号を受けてＰチャネ
ルトランジスタ３のゲート信号を制御する回路５と、Ｐ
チャネルトランジスタ３とＮチャネルトランジスタ４の
オン・オフを制御する回路７とで構成される。
図においては電源及び接地端子間に直列接続されたＰチ
ャネルトランジスタ３とＮチャネルトランジスタ４で構
成される出力回路と、出力端子１の出力レベル検出回路
２と、出力レベル検出回路からの信号を受けてＰチャネ
ルトランジスタ３のゲート信号を制御する回路５と、Ｐ
チャネルトランジスタ３とＮチャネルトランジスタ４の
オン・オフを制御する回路７とで構成される。
この回路の動作は以下のようになる。
制御回路７の出力６がHighからLowに変化するとＮチ
ャネルトランジスタ４がオフする。相補型MOSトランジ
スタ回路の出力が出力レベルに達していない場合には、
出力トランジスタゲート電圧制御回路５からは制御回路
７の出力６がそのまま出力され、Ｐチャネルトランジス
タ３がオンし、出力端子１の電圧は上昇する。しかし出
力電圧が出力レベルを超えると出力レベル検出回路２か
ら出力トランジスタゲート電圧制御回路５に制御回路７
の信号を伝えずに無条件に出力をHighとして、Ｐチャネ
ルトランジスタ３をオフとするように制御される。その
ため出力電圧はそれ以上上昇しない。この為、たとえオ
ーバーシュートが生じたとしても電源電圧を超えること
はない。
ャネルトランジスタ４がオフする。相補型MOSトランジ
スタ回路の出力が出力レベルに達していない場合には、
出力トランジスタゲート電圧制御回路５からは制御回路
７の出力６がそのまま出力され、Ｐチャネルトランジス
タ３がオンし、出力端子１の電圧は上昇する。しかし出
力電圧が出力レベルを超えると出力レベル検出回路２か
ら出力トランジスタゲート電圧制御回路５に制御回路７
の信号を伝えずに無条件に出力をHighとして、Ｐチャネ
ルトランジスタ３をオフとするように制御される。その
ため出力電圧はそれ以上上昇しない。この為、たとえオ
ーバーシュートが生じたとしても電源電圧を超えること
はない。
また、制御回路７の出力がLowからHighに変化すると
Ｎチャネルトランジスタ４がオンし、Ｐチャネルトラン
ジスタ３はオフし、出力端子１にはLowレベルが出力さ
れる。
Ｎチャネルトランジスタ４がオンし、Ｐチャネルトラン
ジスタ３はオフし、出力端子１にはLowレベルが出力さ
れる。
第２図に本発明の詳細な構成を示す。
制御回路７は、制御端子８からの制御信号と入力端子
９からの入力信号とをNANDゲート17と、制御信号の反転
信号と入力信号とを入力とするNORゲート18から構成さ
れていて、NANDゲート17の出力は出力トランジスタゲー
ト電圧制御回路５のトランスファゲート16に、NORゲー
ト18の出力はＮチャネルトランジスタ４のゲート入力に
それぞれ接続される。NANDゲート17,NORゲート18から出
力される論理レベルは共に等しい。また、制御信号の反
転信号は、出力レベル検出回路２のＰチャネルトランジ
スタ11のゲート入力にも供給されている。
９からの入力信号とをNANDゲート17と、制御信号の反転
信号と入力信号とを入力とするNORゲート18から構成さ
れていて、NANDゲート17の出力は出力トランジスタゲー
ト電圧制御回路５のトランスファゲート16に、NORゲー
ト18の出力はＮチャネルトランジスタ４のゲート入力に
それぞれ接続される。NANDゲート17,NORゲート18から出
力される論理レベルは共に等しい。また、制御信号の反
転信号は、出力レベル検出回路２のＰチャネルトランジ
スタ11のゲート入力にも供給されている。
出力レベル検出回路２はＰチャネルトランジスタ11,1
2および保護抵抗10の直列回路と、Ｐチャネルトランジ
スタ13とＮチャネルトンランジスタ15からなる直列回路
から構成され、Ｐチャネルトランジスタ12および13のゲ
ートは互いに接続されている。抵抗10の他端は出力端子
１に接続され、トランジスタ13,15の直列回路の出力は
出力トランジスタゲート電圧制御回路５に供給されてい
る。
2および保護抵抗10の直列回路と、Ｐチャネルトランジ
スタ13とＮチャネルトンランジスタ15からなる直列回路
から構成され、Ｐチャネルトランジスタ12および13のゲ
ートは互いに接続されている。抵抗10の他端は出力端子
１に接続され、トランジスタ13,15の直列回路の出力は
出力トランジスタゲート電圧制御回路５に供給されてい
る。
出力トランジスタゲート電圧制御回路５はトランスフ
ァゲート16とＰチャネルトランジスタ14から構成され、
出力レベル検出回路２からの信号は、その反転信号と共
にトランスファゲート16を構成するP,Nチャネルトラン
ジスタのゲート入力に供給される。
ァゲート16とＰチャネルトランジスタ14から構成され、
出力レベル検出回路２からの信号は、その反転信号と共
にトランスファゲート16を構成するP,Nチャネルトラン
ジスタのゲート入力に供給される。
次に第３図を参照して動作を説明する。
制御端子８にLowレベルが印加されているとき、入力
端子９のレベルにかかわらずNANDゲート17からはHighレ
ベルが出力され、NORゲート18からはLowレベルが出力さ
れる。このときＮチャネルトランジスタ４はオフ状態、
Ｐチャネルトランジスタ11もオフ状態となる。そのため
Ｐチャネルトランジスタ12および13には電流が流れず、
出力レベル検出回路２からの出力はLowレベルとなる。
この検出回路２からのLowレベルを受けて、Ｐチャネル
トランジスタ14はオン状態に、トランスファゲート16は
オフ状態となって、Ｐチャネルトランジスタ３のゲート
にはHighレベルが印加され、オフ状態となる。そのため
出力端子１はハイインピーダンス状態となる。
端子９のレベルにかかわらずNANDゲート17からはHighレ
ベルが出力され、NORゲート18からはLowレベルが出力さ
れる。このときＮチャネルトランジスタ４はオフ状態、
Ｐチャネルトランジスタ11もオフ状態となる。そのため
Ｐチャネルトランジスタ12および13には電流が流れず、
出力レベル検出回路２からの出力はLowレベルとなる。
この検出回路２からのLowレベルを受けて、Ｐチャネル
トランジスタ14はオン状態に、トランスファゲート16は
オフ状態となって、Ｐチャネルトランジスタ３のゲート
にはHighレベルが印加され、オフ状態となる。そのため
出力端子１はハイインピーダンス状態となる。
次に制御端子８および入力端子９にHighレベルが印加
された場合、制御回路７のNAND17およびNOR18からは第
３図（ａ）に示すようにLowレベルが出力される。その
ためＮチャネルトランジスタ４はオフ状態、Ｐチャネル
トランジスタ11はオン状態となる。出力端子１がLowレ
ベルにある場合には、Ｐチャネルトランジスタ11を介し
てＰチャネルトランジスタ12および13に電流が流れ、出
力レベル検出回路２からはHighレベルが出力される。こ
のHighレベルを受けてトランスファゲート16はオン状態
に、Ｐチャネルトランジスタ14はオフ状態となる。こう
してNAND17の出力Lowは、第３図（ｂ）のようにＰチャ
ネルトランジスタ３に伝わり出力端子１の電圧を上昇さ
せる。しかし、出力電圧が（電源電圧VDD−Ｐチャネル
トランジスタ12のしきい値電圧VTH）に達するとＰチャ
ネルトランジスタ12には電流が流れなくなり、出力レベ
ル検出回路２の出力は反転しLowレベルとなる。そのた
め出力トランジスタゲート電圧制御回路５内のトランス
ファゲート16はオフし、2NANDゲート17の出力はＰチャ
ネルトランジスタ３には伝わらなくなる。このとき、Ｐ
チャネルトランジスタ14がオン状態となってＰチャネル
トランジスタ３のゲート電圧はHighになり、Ｐチャネル
トランジスタ３はオフ状態となり出力電圧は、第３図
（ｃ）のようにそれ以上あがらなくなる。出力端子がHi
ghレベルにある場合には、このような動作は必要ない。
された場合、制御回路７のNAND17およびNOR18からは第
３図（ａ）に示すようにLowレベルが出力される。その
ためＮチャネルトランジスタ４はオフ状態、Ｐチャネル
トランジスタ11はオン状態となる。出力端子１がLowレ
ベルにある場合には、Ｐチャネルトランジスタ11を介し
てＰチャネルトランジスタ12および13に電流が流れ、出
力レベル検出回路２からはHighレベルが出力される。こ
のHighレベルを受けてトランスファゲート16はオン状態
に、Ｐチャネルトランジスタ14はオフ状態となる。こう
してNAND17の出力Lowは、第３図（ｂ）のようにＰチャ
ネルトランジスタ３に伝わり出力端子１の電圧を上昇さ
せる。しかし、出力電圧が（電源電圧VDD−Ｐチャネル
トランジスタ12のしきい値電圧VTH）に達するとＰチャ
ネルトランジスタ12には電流が流れなくなり、出力レベ
ル検出回路２の出力は反転しLowレベルとなる。そのた
め出力トランジスタゲート電圧制御回路５内のトランス
ファゲート16はオフし、2NANDゲート17の出力はＰチャ
ネルトランジスタ３には伝わらなくなる。このとき、Ｐ
チャネルトランジスタ14がオン状態となってＰチャネル
トランジスタ３のゲート電圧はHighになり、Ｐチャネル
トランジスタ３はオフ状態となり出力電圧は、第３図
（ｃ）のようにそれ以上あがらなくなる。出力端子がHi
ghレベルにある場合には、このような動作は必要ない。
制御端子８にHighレベルが、入力端子９にLowレベル
の入力がなされた場合、第３図（ａ）のようにNAND17お
よびNOR18からHighレベルが出力されて、Ｎチャネルト
ランジスタ４とＰチャネルトランジスタ11がオン状態と
なる。そのため、Ｐチャネルトランジスタ12,11からＮ
チャネルトランジスタ４の経路に電流が流れ出力レベル
検出回路２の出力が反転しHighとなる。このため、トラ
ンスファゲート16がオン状態になることから2NANDゲー
ト17の出力がＰチャネルトランジスタ３のゲートに伝わ
り、Ｐチャネルトランジスタ３はオフ状態となり、第３
図（ｃ）のように出力電圧は徐々に低下する。
の入力がなされた場合、第３図（ａ）のようにNAND17お
よびNOR18からHighレベルが出力されて、Ｎチャネルト
ランジスタ４とＰチャネルトランジスタ11がオン状態と
なる。そのため、Ｐチャネルトランジスタ12,11からＮ
チャネルトランジスタ４の経路に電流が流れ出力レベル
検出回路２の出力が反転しHighとなる。このため、トラ
ンスファゲート16がオン状態になることから2NANDゲー
ト17の出力がＰチャネルトランジスタ３のゲートに伝わ
り、Ｐチャネルトランジスタ３はオフ状態となり、第３
図（ｃ）のように出力電圧は徐々に低下する。
以上の説明で明らかな如く、本発明の半導体集積回路
によれば、出力レベルを検出し、出力トランジスタのゲ
ート信号を制御することでスピードを遅くすることなく
出力振幅を制限し、電源電圧以上のオーバーシュートを
なくしラッチアップを防止することができる。加えて振
幅制限により出力負荷容量に蓄えれる電荷が小さくなり
過渡電流を下げられることからアンダーシュートが小さ
くなりラッチアップをおさえられ、さらに現在多ピンの
LSIで問題となっているLSI自身による電源、GNDノイズ
発生もおさえることが可能である。
によれば、出力レベルを検出し、出力トランジスタのゲ
ート信号を制御することでスピードを遅くすることなく
出力振幅を制限し、電源電圧以上のオーバーシュートを
なくしラッチアップを防止することができる。加えて振
幅制限により出力負荷容量に蓄えれる電荷が小さくなり
過渡電流を下げられることからアンダーシュートが小さ
くなりラッチアップをおさえられ、さらに現在多ピンの
LSIで問題となっているLSI自身による電源、GNDノイズ
発生もおさえることが可能である。
第１図は本発明の構成図、第２図は本発明の一実施例の
回路図、第３図は本発明の出力波形の説明図、第４図は
従来の相補型MOSトランジスタで構成した３ステート出
力回路図、第５図は第４図の回路の出力波形図、第６図
はE/Eプッシュプルで構成した３ステート出力回路図、
第７図は第６図の回路の出力波形図、第８図は相補型MO
Sトランジスタ回路の断面図である。 １……出力端子、２……出力レベル検出回路、3,11〜14
……Ｐチャネルトランジスタ、4,15,19,20……Ｎチャネ
ルトランジスタ、５……出力トランジスタゲート電圧制
御回路、６……制御回路の出力、７……制御回路、８…
…制御端子、９……入力端子、10……保護抵抗、16……
トランスファゲート、17……NANDゲート、18……NORゲ
ート、21……Ｐ型基板、22……Ｎウェル、23……Ｐ型ド
レイン領域、24,28……ゲート電極、25……Ｐ型ソース
領域、26……ウェルコンタクト、27……Ｎ型ドレイン領
域、29……Ｎ型ソース領域、30……基板コンタクト、31
……寄生PNPトランジスタ、32……Ｎウェルの抵抗、33
……寄生NPNトランジスタ、34……Ｐ型基板の抵抗。
回路図、第３図は本発明の出力波形の説明図、第４図は
従来の相補型MOSトランジスタで構成した３ステート出
力回路図、第５図は第４図の回路の出力波形図、第６図
はE/Eプッシュプルで構成した３ステート出力回路図、
第７図は第６図の回路の出力波形図、第８図は相補型MO
Sトランジスタ回路の断面図である。 １……出力端子、２……出力レベル検出回路、3,11〜14
……Ｐチャネルトランジスタ、4,15,19,20……Ｎチャネ
ルトランジスタ、５……出力トランジスタゲート電圧制
御回路、６……制御回路の出力、７……制御回路、８…
…制御端子、９……入力端子、10……保護抵抗、16……
トランスファゲート、17……NANDゲート、18……NORゲ
ート、21……Ｐ型基板、22……Ｎウェル、23……Ｐ型ド
レイン領域、24,28……ゲート電極、25……Ｐ型ソース
領域、26……ウェルコンタクト、27……Ｎ型ドレイン領
域、29……Ｎ型ソース領域、30……基板コンタクト、31
……寄生PNPトランジスタ、32……Ｎウェルの抵抗、33
……寄生NPNトランジスタ、34……Ｐ型基板の抵抗。
Claims (2)
- 【請求項１】第１の電位を供給する第１の電源ライン
と、第２の電位を供給する第２の電源ラインと、入力端
子と、出力端子と、前記第１の電源ライン、前記第２の
電源ライン及び前記出力端子の間に接続された出力回路
と、前記出力端子の電位が前記第１の電位よりも絶対値
において所定電位小さい第３の電位になったことを検出
し検出信号を出力する検出回路と、前記入力端子と前記
出力回路との間に接続され前記検出回路から前記検出信
号が出力されているときには、前記出力回路に前記出力
端子の電位を前記第３の電位に維持させる制御回路とを
備えることを特徴とする半導体集積回路。 - 【請求項２】第１の電位を供給する第１の電源ライン
と、第２の電位を供給する第２の電源ラインと、入力端
子と、出力端子と、前記第１の電源ラインと前記出力端
子との間に接続され制御端子が第１の節点に接続された
一導電型の第１のトランジスタおよび前記出力端子と前
記第２の電源ラインとの間に接続され制御端子が第２の
節点に接続された第二導電型の第２のトランジスタを備
える出力回路と、前記入力端子に供給される入力信号に
応答して前記出力端子の電位が前記第２の電位から前記
第１の電位方向に変化する際に前記出力端子の電位が前
記第１の電位よりも絶対値において所定電位小さい第３
の電位になったことを検出し検出信号を出力する検出回
路と、前記入力端子と前記第１の節点及び前記第２の節
点との間に接続され前記入力信号に応答して前記第１の
トランジスタを導通状態とした後に、前記検出回路から
の前記検出信号に応答して前記第１のトランジスタを非
導通に制御することによって前記出力端子の電位を前記
第３の電位に維持させる制御回路とを備えることを特徴
とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63164058A JP2957181B2 (ja) | 1988-06-29 | 1988-06-29 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63164058A JP2957181B2 (ja) | 1988-06-29 | 1988-06-29 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0212867A JPH0212867A (ja) | 1990-01-17 |
| JP2957181B2 true JP2957181B2 (ja) | 1999-10-04 |
Family
ID=15785984
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63164058A Expired - Lifetime JP2957181B2 (ja) | 1988-06-29 | 1988-06-29 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2957181B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2697024B2 (ja) * | 1988-11-15 | 1998-01-14 | 日本電気株式会社 | 出力回路 |
| JP2745619B2 (ja) * | 1989-01-13 | 1998-04-28 | 日本電気株式会社 | 出力回路 |
| JP2623918B2 (ja) * | 1990-06-04 | 1997-06-25 | 日本電気株式会社 | 出力バッファ回路 |
| US5151619A (en) * | 1990-10-11 | 1992-09-29 | International Business Machines Corporation | Cmos off chip driver circuit |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6384315A (ja) * | 1986-09-29 | 1988-04-14 | Toshiba Corp | 出力バツフア回路 |
-
1988
- 1988-06-29 JP JP63164058A patent/JP2957181B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6384315A (ja) * | 1986-09-29 | 1988-04-14 | Toshiba Corp | 出力バツフア回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0212867A (ja) | 1990-01-17 |
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