JPH1028045A - Ｍｏｓトランジスタ回路 - Google Patents
Ｍｏｓトランジスタ回路Info
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- JPH1028045A JPH1028045A JP8179476A JP17947696A JPH1028045A JP H1028045 A JPH1028045 A JP H1028045A JP 8179476 A JP8179476 A JP 8179476A JP 17947696 A JP17947696 A JP 17947696A JP H1028045 A JPH1028045 A JP H1028045A
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Abstract
(57)【要約】
【課題】 製造プロセスが簡単なＥ／Ｄインバータを基
本構成として、低消費電力特性を実現したＭＯＳトラン
ジスタ回路を提供する。 【解決手段】 ゲートが信号入力端ＶINに接続されるｎ
チャネル，エンハンスメント型のドライバＭＯＳトラン
ジスタＱ１と、ｎチャネル，デプレション型の負荷ＭＯ
ＳトランジスタＱ２とを有するＥ／Ｄインバータを基本
回路とするＭＯＳトランジスタ回路であって、信号出力
端ＶOUT に接続される負荷ＭＯＳトランジスタＱ２のソ
ースと、ドライバＭＯＳトランジスタＱ１のドレインと
の間にレベルシフト素子としてショットキー・ダイオー
ドＳＤが介挿され、かつ負荷ＭＯＳトランジスタＱ２の
ゲートがドライバＭＯＳトランジスタＱ１のドレインに
接続される。
本構成として、低消費電力特性を実現したＭＯＳトラン
ジスタ回路を提供する。 【解決手段】 ゲートが信号入力端ＶINに接続されるｎ
チャネル，エンハンスメント型のドライバＭＯＳトラン
ジスタＱ１と、ｎチャネル，デプレション型の負荷ＭＯ
ＳトランジスタＱ２とを有するＥ／Ｄインバータを基本
回路とするＭＯＳトランジスタ回路であって、信号出力
端ＶOUT に接続される負荷ＭＯＳトランジスタＱ２のソ
ースと、ドライバＭＯＳトランジスタＱ１のドレインと
の間にレベルシフト素子としてショットキー・ダイオー
ドＳＤが介挿され、かつ負荷ＭＯＳトランジスタＱ２の
ゲートがドライバＭＯＳトランジスタＱ１のドレインに
接続される。
Description
【０００１】
【発明の属する技術分野】この発明は、ｎチャネルＭＯ
Ｓトランジスタを用いて構成されるインバータを基本回
路とするＭＯＳトランジスタ回路に関する。
Ｓトランジスタを用いて構成されるインバータを基本回
路とするＭＯＳトランジスタ回路に関する。
【０００２】
【従来の技術】ＭＯＳトランジスタを用いた半導体論理
ＬＳＩは、インバータを基本回路として構成される。Ｍ
ＯＳトランジスタを用いたインバータの構成法には、 ドライバＭＯＳトランジスタ、負荷ＭＯＳトランジス
タ共に、ｎチャネルのエンハンスメント（Ｅ）型を用い
るＥ／Ｅインバータ、 ドライバにｎチャネルのＥ型ＭＯＳトランジスタを用
い、負荷にｎチャネルのデプレション（Ｄ）型ＭＯＳト
ランジスタを用いるＥ／Ｄインバータ、及び 入力信号により共通に駆動されて相補的にオンオフさ
れるｎチャネルのＥ型ＭＯＳトランジスタとｐチャネル
のＥ型ＭＯＳトランジスタを用いるＣＭＯＳインバータ
がある。
ＬＳＩは、インバータを基本回路として構成される。Ｍ
ＯＳトランジスタを用いたインバータの構成法には、 ドライバＭＯＳトランジスタ、負荷ＭＯＳトランジス
タ共に、ｎチャネルのエンハンスメント（Ｅ）型を用い
るＥ／Ｅインバータ、 ドライバにｎチャネルのＥ型ＭＯＳトランジスタを用
い、負荷にｎチャネルのデプレション（Ｄ）型ＭＯＳト
ランジスタを用いるＥ／Ｄインバータ、及び 入力信号により共通に駆動されて相補的にオンオフさ
れるｎチャネルのＥ型ＭＯＳトランジスタとｐチャネル
のＥ型ＭＯＳトランジスタを用いるＣＭＯＳインバータ
がある。
【０００３】これらのうち、Ｅ／Ｅインバータでは、負
荷ＭＯＳトランジスタはゲートをドレインと共に電源Ｖ
DDに接続して用いられるが、電源利用率が低く、動作速
度も遅い。これを解決するには、負荷ＭＯＳトランジス
タのゲートに別途昇圧回路を設けるといった工夫が必要
になるが、これは回路を複雑にし、高集積化を阻害する
という別の問題が発生する。
荷ＭＯＳトランジスタはゲートをドレインと共に電源Ｖ
DDに接続して用いられるが、電源利用率が低く、動作速
度も遅い。これを解決するには、負荷ＭＯＳトランジス
タのゲートに別途昇圧回路を設けるといった工夫が必要
になるが、これは回路を複雑にし、高集積化を阻害する
という別の問題が発生する。
【０００４】これに対して、Ｅ／Ｄインバータでは、ゲ
ートをソースに接続したＤ型ＭＯＳトランジスタを負荷
とすることで良好な定電流負荷が得られ、Ｅ／Ｅインバ
ータの欠点をある程度解決することができる。しかし、
Ｅ／Ｄインバータにも問題がある。先ず、ドライバＭＯ
Ｓトランジスタがオンのときに負荷ＭＯＳトランジスタ
がオフしないため、電源ＶDDから接地ＶSSに貫通電流が
流れ、消費電力が大きくなる。また貫通電流を小さく
し、“Ｌ”レベル出力を十分低くするためには負荷ＭＯ
Ｓトランジスタの寸法（チャネル長）を大きくすること
が必要となり、その結果チップ面積が大きくなる。更に
負荷ＭＯＳトランジスタのチャネル長を大きくすると、
出力が“Ｌ”から“Ｈ”になるときの動作速度が遅くな
る。
ートをソースに接続したＤ型ＭＯＳトランジスタを負荷
とすることで良好な定電流負荷が得られ、Ｅ／Ｅインバ
ータの欠点をある程度解決することができる。しかし、
Ｅ／Ｄインバータにも問題がある。先ず、ドライバＭＯ
Ｓトランジスタがオンのときに負荷ＭＯＳトランジスタ
がオフしないため、電源ＶDDから接地ＶSSに貫通電流が
流れ、消費電力が大きくなる。また貫通電流を小さく
し、“Ｌ”レベル出力を十分低くするためには負荷ＭＯ
Ｓトランジスタの寸法（チャネル長）を大きくすること
が必要となり、その結果チップ面積が大きくなる。更に
負荷ＭＯＳトランジスタのチャネル長を大きくすると、
出力が“Ｌ”から“Ｈ”になるときの動作速度が遅くな
る。
【０００５】ＣＭＯＳインバータは、ｐチャネルＭＯＳ
トランジスタとｎチャネルＭＯＳトランジスタのコンプ
リメンタリー動作を利用することで、上述のＥ／Ｅイン
バータやＥ／Ｄインバータの難点を解決することがで
き、低消費電力で高速性能が得られる。このため、最近
の論理ＬＳＩの多くはＣＭＯＳ構成が用いられている。
トランジスタとｎチャネルＭＯＳトランジスタのコンプ
リメンタリー動作を利用することで、上述のＥ／Ｅイン
バータやＥ／Ｄインバータの難点を解決することがで
き、低消費電力で高速性能が得られる。このため、最近
の論理ＬＳＩの多くはＣＭＯＳ構成が用いられている。
【０００６】
【発明が解決しようとする課題】しかし、ＣＭＯＳイン
バータは、ｎチャネルのみを用いるＥ／ＤあるいはＥ／
Ｅインバータに比べて製造プロセスが複雑であるという
難点がある。この発明は、上記事情を考慮してなされた
もので、製造プロセスが簡単なＥ／Ｄインバータを基本
構成として、低消費電力特性を実現したＭＯＳトランジ
スタ回路を提供することを目的としている。
バータは、ｎチャネルのみを用いるＥ／ＤあるいはＥ／
Ｅインバータに比べて製造プロセスが複雑であるという
難点がある。この発明は、上記事情を考慮してなされた
もので、製造プロセスが簡単なＥ／Ｄインバータを基本
構成として、低消費電力特性を実現したＭＯＳトランジ
スタ回路を提供することを目的としている。
【０００７】
【課題を解決するための手段】この発明は、ゲートが信
号入力端に接続されるｎチャネル，エンハンスメント型
のドライバＭＯＳトランジスタと、ｎチャネル，デプレ
ション型の負荷ＭＯＳトランジスタとを有するインバー
タを基本回路とするＭＯＳトランジスタ回路において、
信号出力端に接続される前記負荷ＭＯＳトランジスタの
ソースと、前記ドライバＭＯＳトランジスタのドレイン
との間にレベルシフト素子が介挿され、かつ前記負荷Ｍ
ＯＳトランジスタのゲートが前記ドライバＭＯＳトラン
ジスタのドレインに接続されていることを特徴としてい
る。
号入力端に接続されるｎチャネル，エンハンスメント型
のドライバＭＯＳトランジスタと、ｎチャネル，デプレ
ション型の負荷ＭＯＳトランジスタとを有するインバー
タを基本回路とするＭＯＳトランジスタ回路において、
信号出力端に接続される前記負荷ＭＯＳトランジスタの
ソースと、前記ドライバＭＯＳトランジスタのドレイン
との間にレベルシフト素子が介挿され、かつ前記負荷Ｍ
ＯＳトランジスタのゲートが前記ドライバＭＯＳトラン
ジスタのドレインに接続されていることを特徴としてい
る。
【０００８】この発明によるＥ／Ｄインバータでは、ド
ライバＭＯＳトランジスタがオンして出力が“Ｌ”レベ
ルに変化するとき、負荷の放電電流によるレベルシフト
素子での電圧降下分が、Ｄ型の負荷ＭＯＳトランジスタ
のゲート・ソース間逆バイアスとなる。従って、過渡時
の貫通電流が大きく低減される。出力“Ｌ”レベルの定
常状態においても、貫通電流によるレベルシフト素子で
の電圧降下分が同様に負荷ＭＯＳトランジスタの逆バイ
アスになるから、貫通電流を制限する方向に働く。ドラ
イバＭＯＳトランジスタがオフして出力が“Ｈ”レベル
になるときは、レベルシフト素子での電圧降下はなく、
従来のＥ／Ｄインバータと同様にＤ型負荷ＭＯＳトラン
ジスタを介して負荷に充電電流が供給される。従ってこ
の発明によれば、ＣＭＯＳ論理ＬＳＩのような複雑な製
造プロセスを用いることなく、従来より消費電力を削減
したｎチャネルＭＯＳ論理ＬＳＩを得ることができる。
また負荷ＭＯＳトランジスタのチャネル長を格別大きく
する必要がないため、チップサイズを大きくすることも
なく、出力が“Ｌ”から“Ｈ”に遷移する際の高速性も
確保される。
ライバＭＯＳトランジスタがオンして出力が“Ｌ”レベ
ルに変化するとき、負荷の放電電流によるレベルシフト
素子での電圧降下分が、Ｄ型の負荷ＭＯＳトランジスタ
のゲート・ソース間逆バイアスとなる。従って、過渡時
の貫通電流が大きく低減される。出力“Ｌ”レベルの定
常状態においても、貫通電流によるレベルシフト素子で
の電圧降下分が同様に負荷ＭＯＳトランジスタの逆バイ
アスになるから、貫通電流を制限する方向に働く。ドラ
イバＭＯＳトランジスタがオフして出力が“Ｈ”レベル
になるときは、レベルシフト素子での電圧降下はなく、
従来のＥ／Ｄインバータと同様にＤ型負荷ＭＯＳトラン
ジスタを介して負荷に充電電流が供給される。従ってこ
の発明によれば、ＣＭＯＳ論理ＬＳＩのような複雑な製
造プロセスを用いることなく、従来より消費電力を削減
したｎチャネルＭＯＳ論理ＬＳＩを得ることができる。
また負荷ＭＯＳトランジスタのチャネル長を格別大きく
する必要がないため、チップサイズを大きくすることも
なく、出力が“Ｌ”から“Ｈ”に遷移する際の高速性も
確保される。
【０００９】
【発明の実施の形態】以下、図面を参照して、この発明
の実施例を説明する。図１は、この発明の一実施例にか
かる論理ＬＳＩに用いられるＥ／Ｄインバータの等価回
路を示す。このインバータは、ゲートが信号入力端ＶIN
に接続され、ソースが接地端ＶSSに接続されたｎチャネ
ルのＥ型ドライバＭＯＳトランジスタＱ１と、ｎチャネ
ルのＤ型負荷ＭＯＳトランジスタＱ２を基本とする。負
荷ＭＯＳトランジスタＱ２はドレインが電源端ＶDDに接
続され、ソースが出力端ＶOUTに接続されている。
の実施例を説明する。図１は、この発明の一実施例にか
かる論理ＬＳＩに用いられるＥ／Ｄインバータの等価回
路を示す。このインバータは、ゲートが信号入力端ＶIN
に接続され、ソースが接地端ＶSSに接続されたｎチャネ
ルのＥ型ドライバＭＯＳトランジスタＱ１と、ｎチャネ
ルのＤ型負荷ＭＯＳトランジスタＱ２を基本とする。負
荷ＭＯＳトランジスタＱ２はドレインが電源端ＶDDに接
続され、ソースが出力端ＶOUTに接続されている。
【００１０】負荷ＭＯＳトランジスタＱ２のソースと、
ドライバＭＯＳトランジスタＱ１のドレインとの間に
は、レベルシフト素子としてのショットキー・ダイオー
ドＳＤが、負荷ＭＯＳトランジスタＱ２のソース側をア
ノードとして介挿されている。そして、負荷ＭＯＳトラ
ンジスタＱ２のゲートは、ドライバＭＯＳトランジスタ
Ｑ１のドレイン、即ちショットキー・ダイオードＳＤの
カソードに接続されている。
ドライバＭＯＳトランジスタＱ１のドレインとの間に
は、レベルシフト素子としてのショットキー・ダイオー
ドＳＤが、負荷ＭＯＳトランジスタＱ２のソース側をア
ノードとして介挿されている。そして、負荷ＭＯＳトラ
ンジスタＱ２のゲートは、ドライバＭＯＳトランジスタ
Ｑ１のドレイン、即ちショットキー・ダイオードＳＤの
カソードに接続されている。
【００１１】図２（ａ），（ｂ）は、図１のＥ／Ｄイン
バータのレイアウトとそのＡ−Ａ′断面図である。金属
配線については模式的に示している。製造工程の詳細説
明は省くが、ドライバＭＯＳトランジスタＱ１及び負荷
ＭＯＳトランジスタＱ２は、素子分離絶縁膜が形成され
たｐ型シリコン基板２０に通常の工程に従って形成され
る。負荷ＭＯＳトランジスタＱ２のチャネル領域にはｎ
型反転層２１がイオン注入により形成される。ショット
キー・ダイオードＳＤは例えば、ソース，ドレインの不
純物イオン注入工程に先だって、ドライバＭＯＳトラン
ジスタＱ１のｎ+型ドレイン領域に一部重なるように、
ｎ型層２２を形成し、このｎ型層２２にショットキー接
触する電極（ショットキー電極）２３を形成して作られ
る。図２（ａ）の網目ハッチング部がショットキー接触
領域を示している。
バータのレイアウトとそのＡ−Ａ′断面図である。金属
配線については模式的に示している。製造工程の詳細説
明は省くが、ドライバＭＯＳトランジスタＱ１及び負荷
ＭＯＳトランジスタＱ２は、素子分離絶縁膜が形成され
たｐ型シリコン基板２０に通常の工程に従って形成され
る。負荷ＭＯＳトランジスタＱ２のチャネル領域にはｎ
型反転層２１がイオン注入により形成される。ショット
キー・ダイオードＳＤは例えば、ソース，ドレインの不
純物イオン注入工程に先だって、ドライバＭＯＳトラン
ジスタＱ１のｎ+型ドレイン領域に一部重なるように、
ｎ型層２２を形成し、このｎ型層２２にショットキー接
触する電極（ショットキー電極）２３を形成して作られ
る。図２（ａ）の網目ハッチング部がショットキー接触
領域を示している。
【００１２】この様に構成されたＥ／Ｄインバータの動
作を次に、図３及び図４を参照して説明する。図３
（ａ）は、負荷ＭＯＳトランジスタＱ２のゲート・ソー
ス間電圧（ＶGS）−ドレイン電流（ＩDS）特性と共に、
同じ座標系の第４象現を利用したショットキー・ダイオ
ードＳＤの電圧（ＶD ）−電流（ＩD ）特性を示してい
る。また、図３（ｂ）は、ドライバＭＯＳトランジスタ
Ｑ１の静特性Ａ１，Ａ２を、負荷ＭＯＳトランジスタＱ
２による負荷曲線Ｂ１，Ｂ２と共に示している。
作を次に、図３及び図４を参照して説明する。図３
（ａ）は、負荷ＭＯＳトランジスタＱ２のゲート・ソー
ス間電圧（ＶGS）−ドレイン電流（ＩDS）特性と共に、
同じ座標系の第４象現を利用したショットキー・ダイオ
ードＳＤの電圧（ＶD ）−電流（ＩD ）特性を示してい
る。また、図３（ｂ）は、ドライバＭＯＳトランジスタ
Ｑ１の静特性Ａ１，Ａ２を、負荷ＭＯＳトランジスタＱ
２による負荷曲線Ｂ１，Ｂ２と共に示している。
【００１３】図４（ａ）に示すように、ドライバＭＯＳ
トランジスタＱ１がオフになると、電源ＶDDから負荷Ｍ
ＯＳトランジスタＱ２を介して出力負荷（図示しない）
に充電電流が供給される。このとき、ショットキー・ダ
イオードＳＤには電流が流れないから、負荷ＭＯＳトラ
ンジスタＱ２のゲート・ソース間電圧はＶGS＝０であ
り、従って充電電流の最大値は、図３（ａ）のＶGS−Ｉ
DS特性上のＩ１である。またこのとき、負荷曲線は図３
（ｂ）のＢ１となる。この負荷充電によって、出力
“Ｈ”レベルＶH は、図３（ｂ）に示すように、ほぼ、
ＶH ＝ＶDDまで上昇する。負荷ＭＯＳトランジスタＱ２
がＤ型であるから、Ｅ／Ｅインバータのように負荷ＭＯ
Ｓトランジスタのしきい値により出力“Ｈ”レベルが制
限されることはない。
トランジスタＱ１がオフになると、電源ＶDDから負荷Ｍ
ＯＳトランジスタＱ２を介して出力負荷（図示しない）
に充電電流が供給される。このとき、ショットキー・ダ
イオードＳＤには電流が流れないから、負荷ＭＯＳトラ
ンジスタＱ２のゲート・ソース間電圧はＶGS＝０であ
り、従って充電電流の最大値は、図３（ａ）のＶGS−Ｉ
DS特性上のＩ１である。またこのとき、負荷曲線は図３
（ｂ）のＢ１となる。この負荷充電によって、出力
“Ｈ”レベルＶH は、図３（ｂ）に示すように、ほぼ、
ＶH ＝ＶDDまで上昇する。負荷ＭＯＳトランジスタＱ２
がＤ型であるから、Ｅ／Ｅインバータのように負荷ＭＯ
Ｓトランジスタのしきい値により出力“Ｈ”レベルが制
限されることはない。
【００１４】次に、図４（ｂ）に示すように、ドライバ
ＭＯＳトランジスタＱ１がオンになったとき、負荷の蓄
積電荷は、ショットキー・ダイオードＳＤ及びドライバ
ＭＯＳトランジスタＱ１を介して放電される。このと
き、ショットキー・ダイオードＳＤには電圧降下が生
じ、これが負荷ＭＯＳトランジスタＱ２のゲート・ソー
ス間に逆バイアスとしてかかる。これにより、図４
（ｂ）に破線で示すように電源端ＶDDから接地端ＶSSに
流れる貫通電流は、通常のＥ／Ｄインバータに比べて小
さく抑えられる。負荷放電電流が大きく、例えば図３
（ａ）のＣ点の電流値では、ショットキー・ダイオード
ＳＤの電圧降下は、負荷ＭＯＳトランジスタＱ２のしき
い値をＶTHとして、｜ＶTH｜を越えるため、この条件を
満たす電流範囲では貫通電流は流れないことになる。
ＭＯＳトランジスタＱ１がオンになったとき、負荷の蓄
積電荷は、ショットキー・ダイオードＳＤ及びドライバ
ＭＯＳトランジスタＱ１を介して放電される。このと
き、ショットキー・ダイオードＳＤには電圧降下が生
じ、これが負荷ＭＯＳトランジスタＱ２のゲート・ソー
ス間に逆バイアスとしてかかる。これにより、図４
（ｂ）に破線で示すように電源端ＶDDから接地端ＶSSに
流れる貫通電流は、通常のＥ／Ｄインバータに比べて小
さく抑えられる。負荷放電電流が大きく、例えば図３
（ａ）のＣ点の電流値では、ショットキー・ダイオード
ＳＤの電圧降下は、負荷ＭＯＳトランジスタＱ２のしき
い値をＶTHとして、｜ＶTH｜を越えるため、この条件を
満たす電流範囲では貫通電流は流れないことになる。
【００１５】従って、負荷ＭＯＳトランジスタＱ２の貫
通電流は、放電電流に応じてダイナミックに変化するこ
とになるが、最終的に図３（ａ）に示す負荷ＭＯＳトラ
ンジスタＱ２の電流ＩDS曲線とショットキー・ダイオー
ドの電流ＩD 曲線の交点で決まる電流値Ｉ２で安定し、
このとき負荷曲線は図３（ｂ）のＢ２となる。出力
“Ｌ”レベル電圧ＶL は、ドライバＭＯＳトランジスタ
Ｑ１のオン電圧にショットキー・ダイオードＳＤの順方
向電圧降下Ｖｔを加えた値になる。
通電流は、放電電流に応じてダイナミックに変化するこ
とになるが、最終的に図３（ａ）に示す負荷ＭＯＳトラ
ンジスタＱ２の電流ＩDS曲線とショットキー・ダイオー
ドの電流ＩD 曲線の交点で決まる電流値Ｉ２で安定し、
このとき負荷曲線は図３（ｂ）のＢ２となる。出力
“Ｌ”レベル電圧ＶL は、ドライバＭＯＳトランジスタ
Ｑ１のオン電圧にショットキー・ダイオードＳＤの順方
向電圧降下Ｖｔを加えた値になる。
【００１６】以上のようにこの実施例によるＥ／Ｄイン
バータでは、ショットキー・ダイオードＳＤによって負
荷ＭＯＳトランジスタＱ２のバイアス状態がダイナミッ
クに制御されて貫通電流が抑制されるから、低消費電力
の論理ＬＳＩが得られる。また、貫通電流を少なくし、
出力“Ｌ”レベルを十分低くするために、負荷ＭＯＳト
ランジスタＱ２のチャネル長を格別に大きくすると、高
集積化を難しくし、また特に負荷充電時の動作速度が遅
くなるが、この実施例では素子寸法を大きくすることな
く、高速動作を損なうこともない。ショットキー・ダイ
オードは高速性に優れているから、この点でも有利であ
る。
バータでは、ショットキー・ダイオードＳＤによって負
荷ＭＯＳトランジスタＱ２のバイアス状態がダイナミッ
クに制御されて貫通電流が抑制されるから、低消費電力
の論理ＬＳＩが得られる。また、貫通電流を少なくし、
出力“Ｌ”レベルを十分低くするために、負荷ＭＯＳト
ランジスタＱ２のチャネル長を格別に大きくすると、高
集積化を難しくし、また特に負荷充電時の動作速度が遅
くなるが、この実施例では素子寸法を大きくすることな
く、高速動作を損なうこともない。ショットキー・ダイ
オードは高速性に優れているから、この点でも有利であ
る。
【００１７】図５（ａ）及び（ｂ）はそれぞれ、上記実
施例のＥ／Ｄインバータを基本として、これをＮＯＲゲ
ート及びＮＡＮＤゲートに拡張した実施例である。図５
（ａ）に示すように、二つのｎチャネル，Ｅ型のドライ
バＭＯＳトランジスタＱ11，Ｑ12を併設することによ
り、２入力ＮＯＲゲートが得られる。図５（ｂ）に示す
ように、二つのｎチャネル，Ｅ型のドライバＭＯＳトラ
ンジスタＱ13，Ｑ14を直列に接続することにより、２入
力ＮＡＮＤゲートが得られる。
施例のＥ／Ｄインバータを基本として、これをＮＯＲゲ
ート及びＮＡＮＤゲートに拡張した実施例である。図５
（ａ）に示すように、二つのｎチャネル，Ｅ型のドライ
バＭＯＳトランジスタＱ11，Ｑ12を併設することによ
り、２入力ＮＯＲゲートが得られる。図５（ｂ）に示す
ように、二つのｎチャネル，Ｅ型のドライバＭＯＳトラ
ンジスタＱ13，Ｑ14を直列に接続することにより、２入
力ＮＡＮＤゲートが得られる。
【００１８】図６（ａ）及び（ｂ）は他の実施例のＥ／
Ｄインバータである。上記実施例ではレベルシフト素子
としてショットキー・ダイオードＳＤを用いたが、レベ
ルシフト素子としては、図６（ａ）に示すように、ｐｎ
接合ダイオードＤｉを用いても良いし、図６（ｂ）に示
すように、ゲート・ドレインを接続したｎチャネル，Ｅ
型ＭＯＳトランジスタＱ３を用いても良い。
Ｄインバータである。上記実施例ではレベルシフト素子
としてショットキー・ダイオードＳＤを用いたが、レベ
ルシフト素子としては、図６（ａ）に示すように、ｐｎ
接合ダイオードＤｉを用いても良いし、図６（ｂ）に示
すように、ゲート・ドレインを接続したｎチャネル，Ｅ
型ＭＯＳトランジスタＱ３を用いても良い。
【００１９】
【発明の効果】以上述べたようにこの発明によれば、Ｅ
／Ｄインバータの負荷ＭＯＳトランジスタの特性をレベ
ルシフト素子を介挿してダイナミックに制御することに
より、高集積化や高速性能を損なうことなく消費電力低
減を図ったｎチャネルＭＯＳトランジスタ回路を得るこ
とができる。
／Ｄインバータの負荷ＭＯＳトランジスタの特性をレベ
ルシフト素子を介挿してダイナミックに制御することに
より、高集積化や高速性能を損なうことなく消費電力低
減を図ったｎチャネルＭＯＳトランジスタ回路を得るこ
とができる。
【図１】 この発明の一実施例によるＥ／Ｄインバータ
を示す。
を示す。
【図２】 同実施例のＥ／Ｄインバータの集積化構造を
示す。
示す。
【図３】 同実施例のＥ／Ｄインバータの動作を説明す
るための特性図である。
るための特性図である。
【図４】 同実施例のＥ／Ｄインバータの動作を説明す
るための特性図である。
るための特性図である。
【図５】 この発明の他の実施例によるＮＯＲゲート及
びＮＡＮＤゲートを示す。
びＮＡＮＤゲートを示す。
【図６】 この発明の他の実施例によるＥ／Ｄインバー
タを示す。
タを示す。
Ｑ１…ドライバＭＯＳトランジスタ（ｎチャネル，Ｅ
型）、Ｑ２…負荷ＭＯＳトランジスタ（ｎチャネル，Ｄ
型）、ＳＤ…ショットキー・ダイオード（レベルシフト
素子）。
型）、Ｑ２…負荷ＭＯＳトランジスタ（ｎチャネル，Ｄ
型）、ＳＤ…ショットキー・ダイオード（レベルシフト
素子）。
Claims (1)
- 【請求項１】 ゲートが信号入力端に接続されるｎチャ
ネル，エンハンスメント型のドライバＭＯＳトランジス
タと、ｎチャネル，デプレション型の負荷ＭＯＳトラン
ジスタとを有するインバータを基本回路とするＭＯＳト
ランジスタ回路において、 信号出力端に接続される前記負荷ＭＯＳトランジスタの
ソースと、前記ドライバＭＯＳトランジスタのドレイン
との間にレベルシフト素子が介挿され、かつ前記負荷Ｍ
ＯＳトランジスタのゲートが前記ドライバＭＯＳトラン
ジスタのドレインに接続されていることを特徴とするＭ
ＯＳトランジスタ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8179476A JPH1028045A (ja) | 1996-07-09 | 1996-07-09 | Ｍｏｓトランジスタ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8179476A JPH1028045A (ja) | 1996-07-09 | 1996-07-09 | Ｍｏｓトランジスタ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1028045A true JPH1028045A (ja) | 1998-01-27 |
Family
ID=16066519
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8179476A Pending JPH1028045A (ja) | 1996-07-09 | 1996-07-09 | Ｍｏｓトランジスタ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1028045A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012530442A (ja) * | 2009-06-17 | 2012-11-29 | エプコス アーゲー | 低電流論理ゲート回路 |
| CN103700659A (zh) * | 2012-09-27 | 2014-04-02 | 瑞萨电子株式会社 | 半导体装置 |
| JP2015035609A (ja) * | 2000-05-12 | 2015-02-19 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| JP2018078254A (ja) * | 2016-11-11 | 2018-05-17 | 国立研究開発法人物質・材料研究機構 | ダイヤモンド半導体装置、それを用いたロジック装置、及びダイヤモンド半導体装置の製造方法 |
| WO2020237632A1 (zh) * | 2019-05-31 | 2020-12-03 | 华为技术有限公司 | 一种驱动电路、数字逻辑电路及其相关装置 |
-
1996
- 1996-07-09 JP JP8179476A patent/JPH1028045A/ja active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2014082440A (ja) * | 2012-09-27 | 2014-05-08 | Renesas Electronics Corp | 半導体装置 |
| US9178059B2 (en) | 2012-09-27 | 2015-11-03 | Renesas Electronics Corporation | Semiconductor device |
| JP2018078254A (ja) * | 2016-11-11 | 2018-05-17 | 国立研究開発法人物質・材料研究機構 | ダイヤモンド半導体装置、それを用いたロジック装置、及びダイヤモンド半導体装置の製造方法 |
| WO2020237632A1 (zh) * | 2019-05-31 | 2020-12-03 | 华为技术有限公司 | 一种驱动电路、数字逻辑电路及其相关装置 |
| CN113519123A (zh) * | 2019-05-31 | 2021-10-19 | 华为技术有限公司 | 一种驱动电路、数字逻辑电路及其相关装置 |
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