JP2844882B2 - ２入力論理回路 - Google Patents
２入力論理回路Info
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- JP2844882B2 JP2844882B2 JP2229772A JP22977290A JP2844882B2 JP 2844882 B2 JP2844882 B2 JP 2844882B2 JP 2229772 A JP2229772 A JP 2229772A JP 22977290 A JP22977290 A JP 22977290A JP 2844882 B2 JP2844882 B2 JP 2844882B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、同一のサブストレート上に集積回路化して
形成されるMOSFET、特にｐ型MOSFETとｎ型MOSFETからな
るCMOSによって構成される２入力論理回路に関するもの
である。
形成されるMOSFET、特にｐ型MOSFETとｎ型MOSFETからな
るCMOSによって構成される２入力論理回路に関するもの
である。
第６図（ａ）は、従来の２入力論理回路の一例の回路
図である。この回路はQ11,Q12がｐ型MOSFET、Q13,Q14が
ｎ型MOSFETであり、Q11とQ13のゲート同士、Q12とQ14の
ゲート同士が接続されたいわゆるCMOS（Complementary
MOS）型と呼ばれる回路である。ｐ型MOSFETはゲート電
圧がローレベル（以下「Ｌ」又は「０」と記す）のとき
はオン、ハイレベル（以下「Ｈ」又は「１」と記す）の
ときはオフであり、ｎ型MOSFETはこの逆である。したが
って入力Ａを１、入力Ｂを０とするとQ12、Q13がオンで
あるがQ11、Q14はオフであるため出力Ｙは１となる。同
様にＡ＝０、Ｂ＝１のときはQ11とQ14がオン、Q12とQ13
がオフであるのでＹ＝１となる。更にＡ＝０、Ｂ＝０の
ときはQ11とQ12がオン、Q13とQ14がオフであるのでＹ＝
１となり、Ａ＝Ｂ＝１のときはQ11とQ12がオフ、Q13とQ
14がオンであるのでＹ＝０となる。第６図（ｂ）はこれ
らの結果をまとめたものであり、これより同図（ａ）の
回路がNAND回路として動作することが理解される。
図である。この回路はQ11,Q12がｐ型MOSFET、Q13,Q14が
ｎ型MOSFETであり、Q11とQ13のゲート同士、Q12とQ14の
ゲート同士が接続されたいわゆるCMOS（Complementary
MOS）型と呼ばれる回路である。ｐ型MOSFETはゲート電
圧がローレベル（以下「Ｌ」又は「０」と記す）のとき
はオン、ハイレベル（以下「Ｈ」又は「１」と記す）の
ときはオフであり、ｎ型MOSFETはこの逆である。したが
って入力Ａを１、入力Ｂを０とするとQ12、Q13がオンで
あるがQ11、Q14はオフであるため出力Ｙは１となる。同
様にＡ＝０、Ｂ＝１のときはQ11とQ14がオン、Q12とQ13
がオフであるのでＹ＝１となる。更にＡ＝０、Ｂ＝０の
ときはQ11とQ12がオン、Q13とQ14がオフであるのでＹ＝
１となり、Ａ＝Ｂ＝１のときはQ11とQ12がオフ、Q13とQ
14がオンであるのでＹ＝０となる。第６図（ｂ）はこれ
らの結果をまとめたものであり、これより同図（ａ）の
回路がNAND回路として動作することが理解される。
第７図（ａ）（ｂ）はそれぞれCMOSを構成するｎ型と
ｐ型のMOSFETの断面図である。CMOSを構成する場合、ｐ
型MOSFETとｎ型MOSFETのゲート同士を接続することを考
慮し、通常はいずれのゲート電極も同じn+型のポリシリ
コンによって形成する。このとき同図（ａ）のｎチャネ
ル型ではｐ型基板の表面付近にチャネルができる表面チ
ャネル型となるのに対し、同図（ｂ）のｐチャネル型で
は仕事関数などの関係からｎ型基板の内部にチャネルが
できる埋込チャネル型となる。
ｐ型のMOSFETの断面図である。CMOSを構成する場合、ｐ
型MOSFETとｎ型MOSFETのゲート同士を接続することを考
慮し、通常はいずれのゲート電極も同じn+型のポリシリ
コンによって形成する。このとき同図（ａ）のｎチャネ
ル型ではｐ型基板の表面付近にチャネルができる表面チ
ャネル型となるのに対し、同図（ｂ）のｐチャネル型で
は仕事関数などの関係からｎ型基板の内部にチャネルが
できる埋込チャネル型となる。
従来の２入力論理回路では、第６図に示すように最低
でも４つのトランジスタが必要となる。このためシリコ
ンチップ上に一つの２入力論理回路を形成する場合にMO
SFET4つ分の面積が必要となり、単位面積当りに形成で
きる基本回路（NAND回路やNOR回路など）の数を増やし
て集積度を向上させる際の妨げとなっている。
でも４つのトランジスタが必要となる。このためシリコ
ンチップ上に一つの２入力論理回路を形成する場合にMO
SFET4つ分の面積が必要となり、単位面積当りに形成で
きる基本回路（NAND回路やNOR回路など）の数を増やし
て集積度を向上させる際の妨げとなっている。
また、従来のCMOSでは第７図に示すようにｐ型MOSFET
が埋込チャネルとなっている。このため短チャネル効果
に対して弱く、パンチスルーが起こる場合がある。この
短チャネル効果に対処するために、第７図（ｂ）に示す
ｐ型MOSFETのゲート電極をp+型としてｐ型MOSFETを表面
チャネル型とすることが考えられる。しかしこの場合、
ゲート同士をそのまま接続すると両方のゲートの間にpn
接合が生じて所定の動作が得られない。このため金属配
線によってｎ型MOSFETとｐ型MOSFETのゲート同士を短絡
することが必要となり、作業工程が増加するだけでなく
極めて能率が悪くなり、またコストがかさむという問題
がある。
が埋込チャネルとなっている。このため短チャネル効果
に対して弱く、パンチスルーが起こる場合がある。この
短チャネル効果に対処するために、第７図（ｂ）に示す
ｐ型MOSFETのゲート電極をp+型としてｐ型MOSFETを表面
チャネル型とすることが考えられる。しかしこの場合、
ゲート同士をそのまま接続すると両方のゲートの間にpn
接合が生じて所定の動作が得られない。このため金属配
線によってｎ型MOSFETとｐ型MOSFETのゲート同士を短絡
することが必要となり、作業工程が増加するだけでなく
極めて能率が悪くなり、またコストがかさむという問題
がある。
本発明は上記事情に基づいてなされたものであり、論
理回路の構成に必要なトランジスタの個数を削減して高
速度化、高集積化を図るとともに、短チャネル効果に強
く、また少ない作業工程で形成できる２入力論理回路を
提供することを目的とするものである。
理回路の構成に必要なトランジスタの個数を削減して高
速度化、高集積化を図るとともに、短チャネル効果に強
く、また少ない作業工程で形成できる２入力論理回路を
提供することを目的とするものである。
上記の目的を達成するための本発明に係る２入力論理
回路は、表面チャネル型とされたｐ型MOSFETとｎ型MOSF
ETを設け、前記ｐ型MOSFETとｎ型MOSFETのゲート同士を
接合してpn接合を形成するとともに、いずれか一方のゲ
ートを第１の抵抗を介して第１の入力端子に接続し他方
のゲートを直接第２の入力端子に接続し、前記ｐ型MOSF
ETとｎ型MOSFETのドレイン同士を第２の抵抗を介して接
続するとともに前記第２の抵抗のいずれかの側を出力端
子に接続したことを特徴とするものである。
回路は、表面チャネル型とされたｐ型MOSFETとｎ型MOSF
ETを設け、前記ｐ型MOSFETとｎ型MOSFETのゲート同士を
接合してpn接合を形成するとともに、いずれか一方のゲ
ートを第１の抵抗を介して第１の入力端子に接続し他方
のゲートを直接第２の入力端子に接続し、前記ｐ型MOSF
ETとｎ型MOSFETのドレイン同士を第２の抵抗を介して接
続するとともに前記第２の抵抗のいずれかの側を出力端
子に接続したことを特徴とするものである。
本発明は前記の構成によって、ｐ型MOSFETとｎ型MOSF
ETのゲートによって形成されるpn接合のダイオードのア
ノードとカソードとの間にゼロバイアス若しくは順方向
バイアスが印加された場合には、ｐ型MOSFETとｎ型MOSF
ETのゲートには同一レベルの電圧（どちらもＨ、又はど
ちらもＬ）が加わり、二つのMOSFETのうち一方がオン、
他方がオフとなる。したがって二つのMOSFETはレシオレ
ス型のインバータとして動作する。また、前記ダイオー
ドに逆バイアスが印加された場合には、ｐ型MOSFET、ｎ
型MOSFETのいずれもオンとなり、これらのMOSFETの動作
抵抗と第２の抵抗とによるレシオ型の出力となる。
ETのゲートによって形成されるpn接合のダイオードのア
ノードとカソードとの間にゼロバイアス若しくは順方向
バイアスが印加された場合には、ｐ型MOSFETとｎ型MOSF
ETのゲートには同一レベルの電圧（どちらもＨ、又はど
ちらもＬ）が加わり、二つのMOSFETのうち一方がオン、
他方がオフとなる。したがって二つのMOSFETはレシオレ
ス型のインバータとして動作する。また、前記ダイオー
ドに逆バイアスが印加された場合には、ｐ型MOSFET、ｎ
型MOSFETのいずれもオンとなり、これらのMOSFETの動作
抵抗と第２の抵抗とによるレシオ型の出力となる。
また、上記の回路は必要とされるMOSFETが２つに削減
され、これらのゲートの間のpn接合も、単にｎ型MOSFET
のn+型のゲート電極とｐ型MOSFETのp+型電極を直接接合
することにより得られるので、シリコンチップ上の面積
を新たに必要とすることはない。したがって、シリコン
チップ上で必要とされる面積が大幅に削減され、高速化
処理にきわめて有利である。
され、これらのゲートの間のpn接合も、単にｎ型MOSFET
のn+型のゲート電極とｐ型MOSFETのp+型電極を直接接合
することにより得られるので、シリコンチップ上の面積
を新たに必要とすることはない。したがって、シリコン
チップ上で必要とされる面積が大幅に削減され、高速化
処理にきわめて有利である。
更に、ｎ型MOSFET、ｐ型MOSFETのいずれも表面チャネ
ル型として形成することにより、短チャネル効果に対し
て強い回路素子を得ることができ、集積度と速度の向上
を図ることができる。
ル型として形成することにより、短チャネル効果に対し
て強い回路素子を得ることができ、集積度と速度の向上
を図ることができる。
以下に図面を参照しつつ本発明の実施例について説明
する。第１図は本発明の第１実施例の２入力論理回路の
回路図であり、この回路は図のようにｐ型MOSFETである
Q1及びｎ型MOSFETであるQ2とからなっている。この回路
は後述するようにNAND回路として動作する。
する。第１図は本発明の第１実施例の２入力論理回路の
回路図であり、この回路は図のようにｐ型MOSFETである
Q1及びｎ型MOSFETであるQ2とからなっている。この回路
は後述するようにNAND回路として動作する。
第１図の回路において、Q1のドレインとQ2のドレイン
とは抵抗R2を介して接続されており、Q1のソースは電源
VDDに、Q2のソースはグランドへそれぞれ接続されてい
る。そして抵抗R2のQ1側が出力端子14に接続されてい
る。また、Q1のゲートは抵抗R1を介して入力端子10に接
続され、Q2のゲートは直接入力端子12に接続されてい
る。抵抗R1は、例えばポリシリコン層にイオン注入を行
ってゲート電極を形成する際に、これらのイオンが注入
されないようにすることによって得られ、こうすること
により非常に高い値の抵抗素子を得ることができる。更
に、これらのゲートはpn接合ダイオードＤによって接続
されている。このダイオードＤの形成については後述す
る。
とは抵抗R2を介して接続されており、Q1のソースは電源
VDDに、Q2のソースはグランドへそれぞれ接続されてい
る。そして抵抗R2のQ1側が出力端子14に接続されてい
る。また、Q1のゲートは抵抗R1を介して入力端子10に接
続され、Q2のゲートは直接入力端子12に接続されてい
る。抵抗R1は、例えばポリシリコン層にイオン注入を行
ってゲート電極を形成する際に、これらのイオンが注入
されないようにすることによって得られ、こうすること
により非常に高い値の抵抗素子を得ることができる。更
に、これらのゲートはpn接合ダイオードＤによって接続
されている。このダイオードＤの形成については後述す
る。
第１図において入力端子10に信号Ａ＝０を、入力端子
12に信号Ｂ＝０を供給する。このときダイオードＤのア
ノードとカソードは同電位のためゼロバイアスとなって
いる。このためダイオードＤに電流は流れずQ1のゲー
ト、Q2のゲートはいずれもＬとなる。したがってQ1はオ
ンであるがQ2はオフとなり、出力端子14に現れる信号Ｙ
はＨ、すなわち１となる。この場合Q1、Q2及び抵抗R2よ
りなる回路はレシオレス型のインバータとして動作す
る。次にＡ＝Ｂ＝１とすると、この場合もダイオードＤ
はゼロバイアスであるため電流は流れない。このときQ1
のゲート、Q2のゲートはいずれもＨとなり、Q2はオンと
なるがQ1はオフである。したがって出力ＹはＬ、すなわ
ち０となる。この場合もQ1、Q2、抵抗R2よりなる回路は
レシオレス型のインバータとして動作する。
12に信号Ｂ＝０を供給する。このときダイオードＤのア
ノードとカソードは同電位のためゼロバイアスとなって
いる。このためダイオードＤに電流は流れずQ1のゲー
ト、Q2のゲートはいずれもＬとなる。したがってQ1はオ
ンであるがQ2はオフとなり、出力端子14に現れる信号Ｙ
はＨ、すなわち１となる。この場合Q1、Q2及び抵抗R2よ
りなる回路はレシオレス型のインバータとして動作す
る。次にＡ＝Ｂ＝１とすると、この場合もダイオードＤ
はゼロバイアスであるため電流は流れない。このときQ1
のゲート、Q2のゲートはいずれもＨとなり、Q2はオンと
なるがQ1はオフである。したがって出力ＹはＬ、すなわ
ち０となる。この場合もQ1、Q2、抵抗R2よりなる回路は
レシオレス型のインバータとして動作する。
次にＡ＝０、Ｂ＝１とする。この場合、ダイオードＤ
は逆バイアスとなり、やはりダイオードＤに電流は流れ
ない。このときQ1、Q2はいずれもオンとなり、それぞれ
のコンダクタンスｇに応じて電源VDDから供給される電
流を流す。したがってこの場合、Q1、Q2、抵抗R2からな
る回路はレシオ型の動作となる。ここでQ1、Q2の動作抵
抗に比べて抵抗R2を十分大きくしてあるので、出力Ｙは
抵抗R2によってプルアップされてＨ、すなわち１とな
る。
は逆バイアスとなり、やはりダイオードＤに電流は流れ
ない。このときQ1、Q2はいずれもオンとなり、それぞれ
のコンダクタンスｇに応じて電源VDDから供給される電
流を流す。したがってこの場合、Q1、Q2、抵抗R2からな
る回路はレシオ型の動作となる。ここでQ1、Q2の動作抵
抗に比べて抵抗R2を十分大きくしてあるので、出力Ｙは
抵抗R2によってプルアップされてＨ、すなわち１とな
る。
更にＡ＝１、Ｂ＝０とする。この場合、ダイオードＤ
は順方向バイアスとなるため、Q1のゲートとQ2のゲート
は短絡された状態となる。そして上述のように抵抗R1は
十分大きい抵抗値を有するため、いずれのゲートも抵抗
R1によってプルダウンされてＬとなる。したがってQ1は
オンとなるがQ2はオフとなり、出力Ｙは１となる。この
場合もレシオレス型の動作を行う。
は順方向バイアスとなるため、Q1のゲートとQ2のゲート
は短絡された状態となる。そして上述のように抵抗R1は
十分大きい抵抗値を有するため、いずれのゲートも抵抗
R1によってプルダウンされてＬとなる。したがってQ1は
オンとなるがQ2はオフとなり、出力Ｙは１となる。この
場合もレシオレス型の動作を行う。
第２図はこれまでの結果をまとめて示した第１図の回
路の動作表である。これより第１図の回路はNAND回路と
して動作することが理解される。しかも使用するMOSFET
の数は２個であり、４個のMOSFETが必要とされた従来の
NAND回路に比べ半分のMOSFETで済む。したがって本実施
例によるNAND回路を同一のシリコン基板上に多数集積す
る場合、必要とされる面積が従来の約半分となるので、
大幅に高密度化、高集積化及び高速度化を図ることがで
き、またゲート同士を接続する際に特別の工程を必要と
しないので、製造時間及び製造コストを大幅に削減する
ことができる。
路の動作表である。これより第１図の回路はNAND回路と
して動作することが理解される。しかも使用するMOSFET
の数は２個であり、４個のMOSFETが必要とされた従来の
NAND回路に比べ半分のMOSFETで済む。したがって本実施
例によるNAND回路を同一のシリコン基板上に多数集積す
る場合、必要とされる面積が従来の約半分となるので、
大幅に高密度化、高集積化及び高速度化を図ることがで
き、またゲート同士を接続する際に特別の工程を必要と
しないので、製造時間及び製造コストを大幅に削減する
ことができる。
第３図（ａ），（ｂ）は第１図の回路のｐ型MOSFETと
ｎ型MOSFETの断面図であり、第７図（ａ），（ｂ）に対
応するものである。第７図の場合と異なるのは、同図
（ｂ）に示すように本実施例ではｐ型MOSFETのゲート電
極をp+型としてある点である。このためｐ型MOSFETは表
面チャネル型となり、短チャネル効果に強いｐ型MOSFET
素子を得ることができ、これにより、高集積化と高速度
化を図ることができる。従来、短チャネル効果に強い素
子を得るべくこのようにｎ型MOSFETのゲートをn+型、ｐ
型MOSFETのゲートをp+型とすると、両者を接続する際に
これらのゲート間にpn接合が生じないよう両方のゲート
を金属配線で短絡しなければならなかった。しかし本実
施例では、このpn接合を積極的に利用し、ダイオードＤ
とすることによって、上記問題点を一挙に解決すること
ができる。
ｎ型MOSFETの断面図であり、第７図（ａ），（ｂ）に対
応するものである。第７図の場合と異なるのは、同図
（ｂ）に示すように本実施例ではｐ型MOSFETのゲート電
極をp+型としてある点である。このためｐ型MOSFETは表
面チャネル型となり、短チャネル効果に強いｐ型MOSFET
素子を得ることができ、これにより、高集積化と高速度
化を図ることができる。従来、短チャネル効果に強い素
子を得るべくこのようにｎ型MOSFETのゲートをn+型、ｐ
型MOSFETのゲートをp+型とすると、両者を接続する際に
これらのゲート間にpn接合が生じないよう両方のゲート
を金属配線で短絡しなければならなかった。しかし本実
施例では、このpn接合を積極的に利用し、ダイオードＤ
とすることによって、上記問題点を一挙に解決すること
ができる。
第４図は本発明の第２実施例の２入力論理回路の回路
図であり、第１図と同一構成部分には同一符号を付して
その説明を省略する。この回路ではQ2のゲート側に抵抗
R3を設け、抵抗R2のQ2側に出力端子14を設けた点が第１
図の回路と異っている。但し、この抵抗R3の形成方法は
上述の抵抗R1の形成方法と同様である。
図であり、第１図と同一構成部分には同一符号を付して
その説明を省略する。この回路ではQ2のゲート側に抵抗
R3を設け、抵抗R2のQ2側に出力端子14を設けた点が第１
図の回路と異っている。但し、この抵抗R3の形成方法は
上述の抵抗R1の形成方法と同様である。
第４図において入力信号をＡ＝Ｂ＝１とすると、ダイ
オードＤはゼロバイアスであるためQ1、Q2のゲートはい
ずれもＨとなり、Q1はオフ、Q2はオンとなる。したがっ
て出力ＹはＬ、すなわち０となる。Ａ＝Ｂ＝０の場合も
ダイオードＤはゼロバイアスであるためQ1、Q2のゲート
はいずれもＬとなり、Q1はオン、Q2はオフとなる。した
がって出力ＹはＨ、すなわち１となる。
オードＤはゼロバイアスであるためQ1、Q2のゲートはい
ずれもＨとなり、Q1はオフ、Q2はオンとなる。したがっ
て出力ＹはＬ、すなわち０となる。Ａ＝Ｂ＝０の場合も
ダイオードＤはゼロバイアスであるためQ1、Q2のゲート
はいずれもＬとなり、Q1はオン、Q2はオフとなる。した
がって出力ＹはＨ、すなわち１となる。
更にＡ＝０、Ｂ＝１とすると、ダイオードＤは逆バイ
アスとなり、Q1のゲートはＬ、Q2のゲートはＨとなる。
これよりQ1、Q2はともにオンとなり、Q1、Q2、抵抗R2は
レシオ型の動作となる。そして出力Ｙは抵抗R2によって
プルダウンされてＬ、すなわち０となる。Ａ＝１、Ｂ＝
０の場合にはダイオードＤは順方向バイアスとなるた
め、Q1とQ2のゲートは互いに短絡された状態となり、抵
抗R3によってQ1とQ2のゲートはプルアップされてＨとな
る。したがってQ1はオフ、Q2はオンとなり、出力Ｙは
Ｌ、すなわち０となる。
アスとなり、Q1のゲートはＬ、Q2のゲートはＨとなる。
これよりQ1、Q2はともにオンとなり、Q1、Q2、抵抗R2は
レシオ型の動作となる。そして出力Ｙは抵抗R2によって
プルダウンされてＬ、すなわち０となる。Ａ＝１、Ｂ＝
０の場合にはダイオードＤは順方向バイアスとなるた
め、Q1とQ2のゲートは互いに短絡された状態となり、抵
抗R3によってQ1とQ2のゲートはプルアップされてＨとな
る。したがってQ1はオフ、Q2はオンとなり、出力Ｙは
Ｌ、すなわち０となる。
この結果をまとめると第５図のようになり、これより
第４図の回路がNOR回路として動作することが理解され
る。この回路も第１図の回路と同様に二つのMOSFETによ
って構成することができる。なお、その他の作用、効果
は第１実施例と同様である。
第４図の回路がNOR回路として動作することが理解され
る。この回路も第１図の回路と同様に二つのMOSFETによ
って構成することができる。なお、その他の作用、効果
は第１実施例と同様である。
以上説明したように本発明によれば、二つのMOSFETの
みによってNAND回路若しくはNOR回路を構成することが
できるので、これらの回路を構成するのに必要とされる
素子数を従来の半分に抑えることができ、したがってこ
れらの回路をシリコンチップ上に形成する際に必要とさ
れる面積も約半分となり、このため従来のものよりも大
幅に高密度化、高集積化及び高速度化することができる
２入力論理回路を提供することができる。
みによってNAND回路若しくはNOR回路を構成することが
できるので、これらの回路を構成するのに必要とされる
素子数を従来の半分に抑えることができ、したがってこ
れらの回路をシリコンチップ上に形成する際に必要とさ
れる面積も約半分となり、このため従来のものよりも大
幅に高密度化、高集積化及び高速度化することができる
２入力論理回路を提供することができる。
また、本発明によればｐ型MOSFETのゲート電極をp+型
とすることにより二つのMOSFETをいずれも表面チャネル
型とすることができるので、短チャネル効果に強いMOSF
ETとすることができ、したがって高集積化、高速度化を
図ることができ、更に二つのMOSFETのゲートをpn接合と
して利用するためにこれらのゲートを短絡させるための
金属配線などは不要であり、製造時間、製造コストを削
減することができる２入力論理回路を提供することがで
きる。
とすることにより二つのMOSFETをいずれも表面チャネル
型とすることができるので、短チャネル効果に強いMOSF
ETとすることができ、したがって高集積化、高速度化を
図ることができ、更に二つのMOSFETのゲートをpn接合と
して利用するためにこれらのゲートを短絡させるための
金属配線などは不要であり、製造時間、製造コストを削
減することができる２入力論理回路を提供することがで
きる。
第１図は本発明の第１実施例の２入力NAND回路の回路
図、第２図は第１図の回路の入力と出力との関係を示し
た動作表、第３図（ａ）は第１図の回路を構成するｎ型
MOSFETの断面図、同図（ｂ）はｐ型MOSFETの断面図、第
４図は本発明の第２実施例の２入力NOR回路の回路図、
第５図は第４図の回路の入力と出力との関係を示した動
作表、第６図（ａ）は従来の２入力NAND回路の回路図、
同図（ｂ）は同図（ａ）の回路の入力と出力との関係を
示す動作表、第７図（ａ）は従来のｎ型MOSFETの断面
図、同図（ｂ）は従来のｐ型MOSFETの断面図である。 10,12……入力端子、14……出力端子、 Q1,Q2……ｐ型MOSFET、 Q3,Q4……ｎ型MOSFET、 Ｄ……ダイオード、R1,R2,R3……抵抗、 VDD……電源。
図、第２図は第１図の回路の入力と出力との関係を示し
た動作表、第３図（ａ）は第１図の回路を構成するｎ型
MOSFETの断面図、同図（ｂ）はｐ型MOSFETの断面図、第
４図は本発明の第２実施例の２入力NOR回路の回路図、
第５図は第４図の回路の入力と出力との関係を示した動
作表、第６図（ａ）は従来の２入力NAND回路の回路図、
同図（ｂ）は同図（ａ）の回路の入力と出力との関係を
示す動作表、第７図（ａ）は従来のｎ型MOSFETの断面
図、同図（ｂ）は従来のｐ型MOSFETの断面図である。 10,12……入力端子、14……出力端子、 Q1,Q2……ｐ型MOSFET、 Q3,Q4……ｎ型MOSFET、 Ｄ……ダイオード、R1,R2,R3……抵抗、 VDD……電源。
Claims (1)
- 【請求項１】表面チャネル型とされたｐ型MOSFETとｎ型
MOSFETを設け、前記ｐ型MOSFETとｎ型MOSFETのゲート同
士を接合してpn接合を形成するとともに、いずれか一方
のゲートを第１の抵抗を介して第１の入力端子に接続し
他方のゲートを直接第２の入力端子に接続し、前記ｐ型
MOSFETとｎ型MOSFETのドレイン同士を第２の抵抗を介し
て接続するとともに前記第２の抵抗のいずれかの側を出
力端子に接続したことを特徴とする２入力論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2229772A JP2844882B2 (ja) | 1990-08-30 | 1990-08-30 | ２入力論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2229772A JP2844882B2 (ja) | 1990-08-30 | 1990-08-30 | ２入力論理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04111530A JPH04111530A (ja) | 1992-04-13 |
| JP2844882B2 true JP2844882B2 (ja) | 1999-01-13 |
Family
ID=16897436
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2229772A Expired - Fee Related JP2844882B2 (ja) | 1990-08-30 | 1990-08-30 | ２入力論理回路 |
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| Country | Link |
|---|---|
| JP (1) | JP2844882B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2009034750A1 (ja) * | 2007-09-12 | 2009-03-19 | Sharp Kabushiki Kaisha | シフトレジスタ |
-
1990
- 1990-08-30 JP JP2229772A patent/JP2844882B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH04111530A (ja) | 1992-04-13 |
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