JPH04234160A - 一体型バイシーモス論理回路 - Google Patents

一体型バイシーモス論理回路

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JPH04234160A
JPH04234160A JP3097361A JP9736191A JPH04234160A JP H04234160 A JPH04234160 A JP H04234160A JP 3097361 A JP3097361 A JP 3097361A JP 9736191 A JP9736191 A JP 9736191A JP H04234160 A JPH04234160 A JP H04234160A
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integrated
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JP3097361A
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Deugsoo Chang
張　得秀
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Samsung Electronics Co Ltd
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、一体型バイシーモス論
理回路に関し、特に、Ｎ形モス（ＭＯＳ）トランジスタ
とＰ形モストランジスタとのドレインを二層の二重拡散
構造に形成してＰＮＰ型及びＮＰＮ型バイポーラトラン
ジスタのベースの役割を行うようにすることにより、機
能部と駆動部とを一体化させて機能及び駆動能力を同時
に具現した一体型バイシーモス論理回路に関する。
【０００２】
【従来の技術】一つの半導体基板上に、他の半導体素子
、例えばバイポーラトランジスタとシーモストランジス
タを形成する技術は前々から試みられてきている。バイ
シーモス半導体装置はバイポーラトランジスタの高速性
及び大電力の駆動性とシーモストランジスタの高集積、
低消費電力という相互利点を有している。
【０００３】図１は従来のバイシーモス論理回路図を示
すものであって、バイシーモス論理回路は入力端を通じ
て印加される信号を反転させて出力端に出力させるイン
バータ回路である。従来のバイシーモス論理回路はソー
ス端子にそれぞれ電源電圧Ｖｃｃと接地ＧＮＤとが接続
され、ゲート端子に入力信号ＩＮが印加されて共通接続
されたドレイン端子に第１の出力信号ＯＵＴ１１を出力
するＰ形モストランジスタＭＰ１１とＮ形モストランジ
スタＭＮ１１とで構成された第１のトランジスタ対と、
前記入力信号ＩＮと前記シーモストランジスタＭＰ１１
、ＭＮ１１で構成された第１のトランジスタ対の第１の
出力信号ＯＵＴ１１がそれぞれＮ形モストランジスタＭ
Ｎ１３のゲート端子及びバイポーラトランジスタＢＮ１
１のベースに印加され、ドレイン端子とソース端子が出
力端子ＯＵＴと接地にそれぞれ接続され、共通接続され
たソース端子とドレイン端子に第２の出力信号ＯＵＴ１
２を出力するＮ形モストランジスタＭＮ１２、ＭＮ１３
で構成された第２のトランジスタ対と、前記第１の出力
信号ＯＵＴ１１と前記Ｎ形モストランジスタＭＮ１２、
ＭＮ１３とで構成された第２のトランジスタの第２の出
力信号ＯＵＴ１２がバイポーラトランジスタＢＮ１１、
ＢＮ１２の各ベース端子に印加され、バイポーラトラン
ジスタＢＮ１１のコレクタ端子に電源電圧Ｖｃｃが印加
されバイポーラトランジスタＢＮ１２のエミッタ端子が
接地に接続され、バイポーラトランジスタＢＮ１１のエ
ミッタ端子とバイポーラトランジスタＢＮ１２のコレク
タ端子の接続点から最終出力信号ＯＵＴを出力するＮＰ
Ｎ型バイポーラトランジスタＢＮ１１、ＢＮ１２で構成
された第３のトランジスタ対とからなる。
【０００４】前記のように構成された従来のバイシーモ
スインバータ回路は入力端子ＩＮにハイ状態の信号が印
加されると、第１のトランジスタ対の中のＮ形モストラ
ンジスタＭＮ１１のみがオンされて第１の出力信号ＯＵ
Ｔ１１はロー状態となり、第２のトランジスタ対の中の
Ｎ形モストランジスタＭＮ１３がオフされモストランジ
スタＭＮ１２がオンされて出力端子ＯＵＴのレベルをロ
ーに引き下ろす。
【０００５】一方、入力端子ＩＮにロー状態の信号が印
加されると、第１のトランジスタ対を構成するトランジ
スタの中のＰ形モストランジスタＭＰ１１がオンされて
第１の出力信号ＯＵＴがハイとなる。さらに、入力信号
ＩＮと前記第１の出力信号ＯＵＴ１１とがそれぞれゲー
ト端子に印加されると、第２のトランジスタ対の中のＮ
形モストランジスタＭＮ１３のみがオンされて第２の出
力信号ＯＵＴ１２がロー状態となる。
【０００６】それゆえ、前記第１の出力信号ＯＵＴ１１
と第２の出力信号ＯＵＴ１２がそれぞれベース端子に印
加されると、第３のトランジスタ対の中でＮＰＮ型バイ
ポーラトランジスタＢＮ１１がオンされて最終の出力信
号ＯＵＴはハイ状態となる。バイシーモス論理回路は大
電力の駆動能力を有するディジタル論理に応用されてき
ており、スタティックラム（Ｓｔａｔｉｃ　ＲＡＭ）　
及びゲートアレイによく応用されている。
【０００７】前記した従来のバイシーモス論理回路は回
路構成上、四つのモストランジスタと二つのＮＰＮ型バ
イポーラトランジスタとで構成されて、モストランジス
タ機能部に、バイポーラトランジスタは駆動部に二段動
作をして、入力信号ＩＮを反転させて出力端子ＯＵＴに
伝達するものである。図２は図１のバイシーモス論理回
路をエピタキシャル層上に具現した集積回路の垂直断面
図を示すものである。
【０００８】すなわち、ＮＰＮ型バイポーラトランジス
タは埋没層２１上にコレクタ領域となるｎ−　エピタキ
シャル層２２に形成され、ｎ−エピタキシャル層２２上
にｐベース領域２４とｎ＋　エミッタ領域２３がそれぞ
れ形成されている。Ｎ型モストランジスタはｐ−　エピ
タキシャル層２５にｎ＋　ソース、ドレイン領域２６、
２７が形成され、Ｐ形モストランジスタはｎ＋　埋没層
２８上にｎ−　エピタキシャル層２９が形成されており
、このｎ−　エピタキシャル層２９上にｐ＋　ソース、
ドレイン領域３０、３１が形成されている。
【０００９】このとき、ｎ＋　領域３２、３４及びｐ＋
　領域３３は素子分離用領域である。図２の垂直断面図
を参照すると、従来のバイシーモス論理回路はモストラ
ンジスタで構成された機能部とバイポーラトランジスタ
で構成された駆動部が互いに独立されたＮ形及びＰ形モ
ストランジスタはＮＰＮ型モストランジスタを単に連結
して構成したものである。
【００１０】
【発明が解決しようとする課題】それゆえ、チップの面
積の面において、モストランジスタで構成された機能部
よりバイポーラトランジスタで構成された駆動部の面積
だけさらに必要とされるため不利である。また、処理速
度の面においても、二段の信号パス（ｐａｔｈ）　が形
成されているため、第１のモストランジスタ対ＭＰ１１
、ＭＮ１１だけでインバータ回路を構成する場合より不
利である。
【００１１】さらに、それぞれの互いに独立されたＮ形
及びＰ形モストランジスタとＮＰＮ型バイポーラトラン
ジスタを半導体基板上のエピタキシャル層上に多くの工
程を経て形成しなければならないため、工程が複雑で、
それによりマスクの数もたくさん必要とするため生産性
の側面においても不利である。一方、混合された信号積
を得るために従来のバイシーモス論理回路を用いようと
する場合、縦形のＰＮＰトランジスタの実現が不能であ
り、製品の適用にも限界をもたらし、これによりバイシ
ーモス工程の使用にも限界があるという問題点があった
。
【００１２】本発明は、前記した従来の技術の問題点を
解決するためであって、機能部と駆動部とを一つの段階
で一体化させて機能と駆動能力とを同時に具現し、チッ
プの面積を減少させると共に製造コストを減少させ得る
一体型バイシーモス論理回路を提供するにその目的があ
る。本発明の他の目的はＮ形及びＰ形モストランジスタ
とＮＰＮ型及びＰＮＰ型バイポーラトランジスタいずれ
も用いて完全なバイシーモス回路を構成してすべての半
導体製品に用いられる一体型バイシーモス論理回路を提
供するものである。
【００１３】
【課題を解決するための手段】前記目的を達成するため
の本発明は、ゲート端子に入力信号が印加される第１の
モストランジスタと、第１の出力信号を出力する前記第
１のモストランジスタのドレイン端子がベース端子に接
続された第１のバイポーラトランジスタとで構成される
第１のトランジスタ対と、ゲート端子に入力信号が印加
される第２のモストランジスタと、第１の出力信号を出
力する前記第２のモストランジスタのドレイン端子がベ
ース端子に接続された第２のバイポーラトランジスタと
で構成される第２のトランジスタ対からなり、前記第１
及び第２のバイポーラトランジスタの共通接続されたエ
ミッタ端子に最終出力信号ＯＵＴを出力するように連結
されることを特徴とする、一体型バイシーモス論理回路
を提供するものである。
【００１４】
【実施例】以下、添付図面に基づいて本発明の実施例を
詳細に説明する。図３は本発明のバイシーモス論理回路
図である。図３を参照すると、本発明のバイシーモスイ
ンバータ回路は入力信号ＩＮがそれぞれゲート端子に印
加され、ソース端子にはそれぞれ電源電圧Ｖｃｃと接地
ＧＮＤが接続され、共通接続されたドレイン端子に第１
の出力信号ＯＵＴ３１を出力するシーモストランジスタ
ＭＰ３１、ＭＮ３１で構成された第１のトランジスタ対
と、前記第１の出力信号ＯＵＴ３１がベース端子にそれ
ぞれ印加され、コレクタ端子が電源電圧Ｖｃｃと接地Ｇ
ＮＤにそれぞれ接続され、共通接続されたエミッタ端子
に最終出力信号ＯＵＴを出力するＮＰＮ型及びＰＮＰ型
バイポーラトランジスタＢＮ３１、ＢＰ３１で構成され
た第２のトランジスタ対からなる。
【００１５】前記のように構成されている本発明のバイ
シーモスインバータ回路は入力端子ＩＮにロー状態の信
号が入力されると、第１のトランジスタ対を構成するＰ
形モストランジスタＭＰ３１がオンされて第１の出力信
号ＯＵＴ３１がハイ状態となり、それにより第２のトラ
ンジスタ対を構成するＮＰＮ型バイポーラトランジスタ
ＢＮ３１のベース−エミッタの間の電圧Ｖｂｅが増大さ
れる。
【００１６】したがって、前記ＮＰＮ型バイポーラトラ
ンジスタＢＮ３１はエミッタ−ベースの間の電圧Ｖｂｅ
がしゃ断電圧Ｖｒ　以上となるとターンオンされ、ＰＮ
Ｐ型バイポーラトランジスタＢＰ３１はオフされて出力
端子ＯＵＴにハイ状態の信号が出力される。これとは逆
に、入力端子ＩＮにハイ状態の信号が印加されるとＮ形
モストランジスタＭＮ３１がオンされて第１の出力信号
ＯＵＴ３１はロー状となる。
【００１７】このロー状態の信号がＰＮＰ型トランジス
タＢＰ３１のベース端子に印加されて、ＰＮＰ型トラン
ジスタＢＰ３１のベース−エミッタの間の電圧Ｖｂｅが
増大されてターンオンされる。このとき、ＮＰＮ型バイ
ポーラトランジスタＢＮ３１はオフされて出力端子ＯＵ
Ｔにロー状態の信号を出力する。前記において、Ｎ形モ
ストランジスタＭＮ３１とＰＮＰ型バイポーラトランジ
スタＢＰ３１のターンオン時、ＰＮＰ型バイポーラトラ
ンジスタＢＰ３１のベース電流はＮ形モストランジスタ
ＭＮ３１により調節され、入力信号ＩＮの反転バ
【００
１８】
【外１】 の電圧Ｖｂｅと一致する。さらに、前記と同様にＰ形モ
ストランジスタＭＰ３１とＮＰＮ型バイポーラトランジ
スタＢＮ３１のターンオン時には、ＮＰＮ型バイポーラ
トランジスタＢＮ３１のベース電流がＰ形モストランジ
スタＭＰ３１により調節され、ＮＰＮ型バイポーラトラ
ンジスタＢＮ３１のベース−エミッタの間の電圧Ｖｂｅ
は入力信号ＩＮのバイアスと一致する。
【００１９】図４は、図３の本発明のバイシーモス論理
回路は半導体基板上に具現した集積回路の垂直断面図を
示すものであって、図４（Ａ）はＰ−　型基板上に直接
バイシーモス論理回路を具現したものであり、図４（Ｂ
）はＰ−　型基板上にのそれぞれのエピタキシャル層に
具現したものである。図５は、図３のバイシーモス論理
回路を新しいシンボルを用いて示すものであって、図３
のＰ形モストランジスタＭＰ３１とＮＰＮ型バイポーラ
トランジスタＭＰ３１を新しいシンボルのトランジスタ
ＴＢｐに示し、Ｎ形モストランジスタＭＮ３１とＰＮＰ
型バイポーラトランジスタＢＰ３１を新しいシンボルの
トランジスタＴＢｎに示すものである。
【００２０】図５において、新しいシンボルＴＢｎに表
記されるトランジスタは入力ＩＮがゲート端子、接地Ｇ
ＮＤがコレクタ端子、出力端子ＯＵＴがエミッタ端子と
なり
【００２１】
【外２】 がコレクタ端子、出力端子ＯＵＴがエミッタ端子となり
ベース領域がゲート端子によりコントロールされる。 図４（Ａ）を参照すると、ｎ−　ウェル４１に新しいシ
ンボルに表示されるトランジスタＴＢｐを形成し、ｐ−
　基板４０上にトランジスタＴＢｎを形成したものであ
る。
【００２２】トランジスタＴＢｐはｎ−　ウェル４１内
にＰ形モストランジスタＭＰ３１のｐ−　及びｐ＋　の
二重拡散構造を有するドレイン領域４２、４３を形成す
るとともにｐ＋　ソース領域４５を形成し、前記ｐ−　
領域４２内にｎ＋　領域４４を形成してＮＰＮトランジ
スタＢＮ３１のエミッタ領域とする。このとき、ｐ−　
及びｐ＋　の二重拡散構造を有するＰ形モストランジス
タＭＰ３１のドレイン領域４２、４３はＮＰＮ型バイポ
ーラトランジスタのベース領域となり、ｎ−　ウェル４
１がコレクタ領域となる。
【００２３】トランジスタＴＢｎはｐ−　基板４０上に
Ｎ形モストランジスタＭＮ３１のｎ−　及びｎ＋　の二
重拡散構造を有するドレイン領域４６、４７を形成し、
さらにｎ＋　ソース領域４９を形成し、前記ｎ−　領域
４６内にはｐ＋　領域４８を形成してＰＮＰ型バイポー
ラトランジスタＢＰ３１のエミッタ領域とする。このと
き、ｎ−　及びｎ＋　の二重拡散構造を有するＮモスト
ランジスタＭＮ３１のドレイン領域４６、４７はＰＮＰ
型バイポーラトランジスタＢＰ３１のベース領域となり
、ｐ−　形基板４０がコレクタ領域となる。
【００２４】図４（Ｂ）を参照すると、図４（Ａ）の垂
直断面図とその構造は同様であるが、図４（Ａ）におい
て直接ｐ−　形基板４０上にこれらのトランジスタを集
積させるかわりに基板４０上にｎ＋　埋没層５０とｐ＋
　埋没層５１とをそれぞれ形成し、ｎ＋　及びｐ＋　埋
没層５０、５１上にはそれぞれのｎ−　及びｐ−エピタ
キシャル層５２、５３を形成するものであって、ｎ−　
エピタキシャル層５２内にはトランジスタＴＢｐを集積
させたものであり、ｐ＋　エピタキシャル層５３内には
トランジスタＴＢｎを集積させたものである。
【００２５】このとき、トランジスタＴＢｐ、ＴＢｎの
ベース領域はイオン注入法を用いて所望する利得により
ベース領域の幅すなわち、接合厚さを決定して形成する
。さらに、ゲートはポリシリコーン膜を用いるかポリサ
イドを用いて形成してやることによりエミッタ及びコレ
クタ領域をセルファライン方式で形成することもできる
。
【００２６】もし、バイポーラトランジスタの駆動能力
が重視されるアナログ素子を作ろうとする場合、あるい
は良好なラッチアップ特性を要するシステムに本発明の
バイシーモス論理回路を適用しようとする場合には、図
４（Ｂ）のようにエピタキシャル層上にバイシーモス論
理回路を具現した集積回路を用いるのがよい。図４（Ａ
）及び（Ｂ）に示されている本発明のバイシーモス論理
回路の垂直断面図を参照すると、本発明のバイシーモス
論理回路は機能部及び駆動部の動作を同時に行う一体型
バイシーモス構造であることがわかる。
【００２７】それ故、図１の従来のバイシーモスインバ
ータ回路と図３の本発明の回路を比べてみると、次のよ
うな差異点があることがわかる。■従来のバイシーモス
論理回路は互いに独立されたＮ形及びＰ形モストランジ
スタとＮＰＮ型モストランジスタを形成し、これを単に
連続して回路を構成したが、本発明ではモストランジス
タとバイポーラトランジスタとを結合させて回路を構成
したためにチップの面積を減少させ得る。
【００２８】さらに、本発明ではフィードバック用ＭＯ
ＳトランジスタＭＮ１２、ＭＮ１３と二つのＮＰＮのバ
イポーラトランジスタＢＮ１１、ＢＮ１２が必要でない
ので、これらのトランジスタの面積ほど本発明ではチッ
プの面積をセーブさせ得る。■Ｎ形モストランジスタと
ＮＰＮ型バイポーラトランジスタ及びＰ形モストランジ
スタとＮＰＮ形バイポーラトランジスタとの結合で電子
と正孔の移動度の相補形で回路適用時、立上り及び立下
り時間のマッチングを具現することができるという利点
がある。
【００２９】■図１及び図３において、駆動用トランジ
スタＢＮ１１、ＢＮ１２とＢＮ３１、ＢＰ３１を出力レ
ベルのパワーノイズ限界の側面から比べてみると、それ
ぞれの出力端子ＯＵＴからＶｃｃ及びＧＮＤ端子をみる
とＰＮ接合が逆方向状態を取るので、パワーノイズ保護
の役割をして従来の回路よりノイズ側面において有利で
ある。
【００３０】図６は図５のシンボルに表記された本発明
のバイシーモス論理回路を用いてＮＡＮＤゲート回路を
具現したものである。入力Ａ、Ｂの中、いずれかの一つ
にロー状態の信号が印加されると、ロー状態の入力信号
Ａ、ＢによりトランジスタＴＢｐ６１あるいはＴＢｐ６
２の中の一つあるいはいずれもがオンされる。このとき
、トランジスタＴＢｎ６１はトランジスタＴＢｐ６１が
オンされるときは必ずオフされ、トランジスタＴＢｎ６
２はトランジスタＴＢｐ６２がオンされるときは必ずオ
ンされるか、トランジスタＴＢｐ６１、ＴＢｐ６２いず
れもがオンされるときトランジスタＴＢｎ６１、ＴＢｎ
６２は必ずオフされるので、入力端子Ａ、Ｂの中のいず
れかの一つにロー状態信号が印加されると出力信号ＯＵ
Ｔはハイとなる。
【００３１】一方、入力端子Ａ、Ｂいずれもにハイ状態
の信号が印加されると、トランジスタＴＢｐ６１、ＴＢ
ｐ６２はオフされ、トランジスタＴＢｎ６１、ＴＢｎ６
２はオンされて出力端子ＯＵＴにロー状態の信号が出力
されてＮＡＮＤゲートの論理動作をみたすようになる。 図７は本発明のバイシーモス論理回路でＮＯＲゲートを
具現した回路図である。
【００３２】入力端子Ａ、Ｂいずれもにロー状態の信号
が印加されると、トランジスタＴＢｐ７１、ＴＢＰ７２
が同時にオンされて出力ＯＵＴがハイとなり、入力端子
Ａ、Ｂの中のいずれかの一つの入力がローであると、ト
ランジスタＴＢｎ６１とＴＢｎ６２の中でいずれかの一
つは必ずオンされるので、出力端子ＯＵＴにロー状態の
信号を出力してＮＯＲゲートの論理動作をみたすように
なる。
【００３３】
【発明の効果】前記のような本発明によれば、一体型バ
イシーモス論理回路を実現することによってチップの面
積を減少させることができる。また、ノイズに対して安
定になるとともに良好な速度特性が得られる。さらに、
製造工程の単価も減少させることができる。
【００３４】従来のバイシーモス論理回路のスケーリン
グダウン（ｓｃａｌｉｎｇ　ｄｏｗｎ）　によりＮ形モ
ストランジスタから発生されるホット電子の効果を二重
拡散構造にベース領域を形成して防止することができる
ので、駆動能力及び信頼性を向上させ得るという利点も
ある。
【図面の簡単な説明】
【図１】従来のバイシーモス論理回路である。
【図２】図１のバイシーモス論理回路をウェハ上に実現
した集積回路の垂直断面図である。
【図３】本発明のバイシーモス論理回路である。
【図４】図３のバイシーモス論理回路をウェーハ上に実
現した集積回路の垂直断面図である。
【図５】図３の本発明のバイシーモス論理回路の新しい
シンボルを示すものである。
【図６】本発明のバイシーモス論理回路を用いて具現し
たＮＡＮＤゲート回路である。
【図７】本発明のバイシーモス論理回路で具現したＮＯ
Ｒゲート回路図である。
【符号の説明】
ＭＰ３１　　Ｐ形モストランジスタ ＭＮ３１　　Ｎ形モストランジスタ

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】　　ゲート端子に入力信号ＩＮが印加され
    る第１のモストランジスタＭＰ３１と、第１の出力信号
    ＯＵＴ３１を出力する前記第１のモストランジスタＭＰ
    ３１のドレイン端子がベース端子に接続された第１のバ
    イポーラトランジスタＢＮ３１とで構成される第１のト
    ランジスタ対ＴＢｐと、ゲート端子に入力信号ＩＮが印
    加される第２のモストランジスタＭＮ３１と、第１の出
    力信号ＯＵＴ３１を出力する前記第２のモストランジス
    タＭＮ３１のドレイン端子がベース端子に接続された第
    ２のバイポーラトランジスタＢＰ３１とで構成される第
    ２のトランジスタ対ＴＢｎからなり、前記第１及び第２
    のバイポーラトランジスタＢＮ３１、ＢＰ３１の共通接
    続されたエミッタ端子から最終出力信号ＯＵＴを出力す
    るように連結されることを特徴とする一体型バイシーモ
    ス論理回路。
  2. 【請求項２】　　前記第１のトランジスタ対ＴＢｐは前
    記第２のトランジスタ対ＴＢｎの上部に完全相補形に集
    積されて形成されることを特徴とする請求項１記載の一
    体型バイシーモス論理回路。
  3. 【請求項３】　　第１のモストランジスタＭＰ３１はＰ
    形であり、第１のバイポーラトランジスタＢＮ３１はＮ
    ＰＮ型であることを特徴とする請求項２記載の一体型バ
    イシーモス論理回路。
  4. 【請求項４】　　Ｎ形第２のモストランジスタＭＰ３１
    はＮ形であり、第２のバイポーラトランジスタＢＰ３１
    はＰＮＰ型であることを特徴とする請求項２記載の一体
    型バイシーモス論理回路。
  5. 【請求項５】　　第１のトランジスタ対ＴＢｐはｐ−　
    基板４０上のｎ−　ウェル４１上に形成され、第２のト
    ランジスタ対ＴＢｎはｐ−　基板４０上に直接形成され
    ることを特徴とする請求項３記載の一体型バイシーモス
    論理回路。
  6. 【請求項６】　　第１のトランジスタ対ＴＢｐはｎ＋　
    埋没層５０上のｎ−　エピタシャル層５２上に形成され
    、第２のトランジスタ対ＴＢｎはｐ＋　埋没層５１上の
    ｐ−　エピタシャル層５４上に形成されることを特徴と
    する、請求項３記載の一体型バイシーモス論理回路。
  7. 【請求項７】　　第１のトランジスタ対ＴＢｐはＰ型第
    １のモストランジスタＭＰ３１のドレイン領域４２、４
    ３がｎ−　ウェル４１内にｐ−　及びｐ＋　の二重拡散
    構造として形成され、ｐ＋　ソース領域４５がｎ−　ウ
    ェル４１内に形成され、ＮＰＮ型の第１のバイポーラト
    ランジスタＢＮ３１のコレクタ領域がｎ−　ウェル４１
    となり、前記ｐ−　領域４２内にｎ＋　エミッタ領域４
    ４が形成されることを特徴とする、請求項５または６記
    載の一体型バイシーモス論理回路。
  8. 【請求項８】　　Ｐ形第１のモストランジスタＭＰ３１
    のｐ−　及びｐ＋　の二重拡散構造を有する前記ドレイ
    ン領域４２、４３はＮＰＮ型第１のバイポーラトランジ
    スタＢＮ３１のベース領域となることを特徴とする、請
    求項７記載の一体型バイシーモス論理回路。
  9. 【請求項９】　　第２のトランジスタ対ＴＢｎはｐ−　
    基板４０上にＮ形第２のモストランジスタＭＮ３１のド
    レイン端子領域４６、４７がｐ−基板４０内にｎ−　及
    びｎ＋　の二重拡散構造として形成され、ｎ−　ソース
    領域４９がｐ−　基板４０内に形成され、ＰＮＰ型第２
    のバイポーラトランジスタＢＰ３１のコレクタ領域がｐ
    −　基板４０となり、前記ｎ−　領域４６内に第２のバ
    イポーラトランジスタＢＰ３１のｎ＋　エミッタ領域４
    ８が形成されることを特徴とする、請求項５または６記
    載の一体型バイシーモス論理回路。
  10. 【請求項１０】　　Ｎ形第２のモストランジスタＭＮ３
    １のｎ−　及びｎ＋　の二重拡散構造を有するドレイン
    領域４６、４７はＰＮＰ型第２のバイポーラトランジス
    タＢＰ３１のベース領域となることを特徴とする、請求
    項９記載の一体型バイシーモス論理回路。
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