JPS6085623A - Ｃｍｏｓ集積回路装置 - Google Patents
Ｃｍｏｓ集積回路装置Info
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- JPS6085623A JPS6085623A JP58192387A JP19238783A JPS6085623A JP S6085623 A JPS6085623 A JP S6085623A JP 58192387 A JP58192387 A JP 58192387A JP 19238783 A JP19238783 A JP 19238783A JP S6085623 A JPS6085623 A JP S6085623A
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- Japan
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- channel
- signal
- high level
- level
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
- H03K19/01707—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits
- H03K19/01721—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits by means of a pull-up or down element
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- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
この発明は、０ＭＯ３（相補型ＭＯ３）集積回路装置に
関するもので、例えば、ＣＭＯ３集積回路装置相互のイ
ンターフェイスに有効な技術に関するものである。
関するもので、例えば、ＣＭＯ３集積回路装置相互のイ
ンターフェイスに有効な技術に関するものである。
・ ０Ｍ０３回路によってＣＭＯ３集梼回路の出方回路
を構成する場合には、ＰチャンネルＭＯ３ＦＥＴは、サ
イズ当たりの電流駆動能力が小さいため、ハイレベル側
の出方信号を形成する出方ＭＯ３ＦＥＴとしてＰチャン
ネルＭＯ３ＦＥＴを用いた場合、そのサイズが大きくな
る。また、出方端子からのノイズ等によりランチアップ
が生じ易いという欠点がある。
を構成する場合には、ＰチャンネルＭＯ３ＦＥＴは、サ
イズ当たりの電流駆動能力が小さいため、ハイレベル側
の出方信号を形成する出方ＭＯ３ＦＥＴとしてＰチャン
ネルＭＯ３ＦＥＴを用いた場合、そのサイズが大きくな
る。また、出方端子からのノイズ等によりランチアップ
が生じ易いという欠点がある。
そこで、ＮチャンネルＭＯ３ＦＥＴで構成されたインバ
ーテツドプッシュプル出方回路を用いることが考えられ
る。しかし、この場合には、出力ハイレベルは、Ｎチャ
ンネルＭＯ３ＦＥＴのしきい値電圧分だけレベル損失が
生じる。
ーテツドプッシュプル出方回路を用いることが考えられ
る。しかし、この場合には、出力ハイレベルは、Ｎチャ
ンネルＭＯ３ＦＥＴのしきい値電圧分だけレベル損失が
生じる。
このレベル損失量を少なくするため、ハイレベル側の出
力信号を形成するＮチャンネルＭＯ３ＦＥＴに並列にバ
イポーラ型ＮＰＮ）ランジスタを設けることが考えられ
る。しかし、この場合でも、電源電圧Ｖｃｃに対して出
力ハイレベルは１、素子特性のバラツキを考慮するとＶ
ｃｃ−ＩＶのハイレベルを保証することができない。し
たがって、この出力回路で形成した出力信号を直接に０
Ｍ０３回路の入力信号として用いるには問題がある。
力信号を形成するＮチャンネルＭＯ３ＦＥＴに並列にバ
イポーラ型ＮＰＮ）ランジスタを設けることが考えられ
る。しかし、この場合でも、電源電圧Ｖｃｃに対して出
力ハイレベルは１、素子特性のバラツキを考慮するとＶ
ｃｃ−ＩＶのハイレベルを保証することができない。し
たがって、この出力回路で形成した出力信号を直接に０
Ｍ０３回路の入力信号として用いるには問題がある。
この発明の目的は、ランプアップ防止対策を図るととも
に、出力ハイレベルのレベルマージンを大きくできる出
力回路を具備する半導体集積回路装置を提供することに
ある。
に、出力ハイレベルのレベルマージンを大きくできる出
力回路を具備する半導体集積回路装置を提供することに
ある。
この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。
この明細書の記述および添付図面から明らかになるであ
ろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。
を簡単に説明すれば、下記の通りである。
すなわち、インパーティッドプソシュブル形態のＮチャ
ンネル出力ＭＯ３ＦＥＴと、ハイレベルの出力信号を形
成する出力ＭＯＳ Ｆ ＥＴに、この出力ＭＯ３’ＦＥ
Ｔと同期して動作し、比較的小コンダクタンス特性とさ
れたＰチャンネルＭＯ３ＦＥＴを並列形態に設けること
によって、ラップアップ防止と出力ハイレベルのレベル
マージンを大きくするものである。
ンネル出力ＭＯ３ＦＥＴと、ハイレベルの出力信号を形
成する出力ＭＯＳ Ｆ ＥＴに、この出力ＭＯ３’ＦＥ
Ｔと同期して動作し、比較的小コンダクタンス特性とさ
れたＰチャンネルＭＯ３ＦＥＴを並列形態に設けること
によって、ラップアップ防止と出力ハイレベルのレベル
マージンを大きくするものである。
第１図には、この発明が適用された半導体集積回路装置
の一実施例のブロック図が示されている。
の一実施例のブロック図が示されている。
同図において、半導体集積回路装置１ｃは、０Ｍ０８回
路で構成された内部論理ブロックと、特に制限されない
が、バイポーラ型トランジスタを含む出力部とで構成さ
れている。これらの各回路を構成する素子は、それぞれ
公知の半導体集債回路（Ｂｔ＝ＣＭＯ３）の製造方法に
よって、１個のシリコンのような半導体基板上において
形成される。
路で構成された内部論理ブロックと、特に制限されない
が、バイポーラ型トランジスタを含む出力部とで構成さ
れている。これらの各回路を構成する素子は、それぞれ
公知の半導体集債回路（Ｂｔ＝ＣＭＯ３）の製造方法に
よって、１個のシリコンのような半導体基板上において
形成される。
また、この実施例の半導体集積回路装置（ＩＣ）は、特
に制限されないが、その回路機能がマス−タースライス
方式により決定される。すなわち、バイポーラトランジ
スタ、ダイオード、抵抗、及びＭＯＳＦＥＴなどの各回
路素子を適当に配置した基本パターンを作っておいて、
この基本パターン間を必要に応じて相互接続する配線マ
スクだけを変えることで各種の回路機能を持つ半導体集
積回路装置を得るものである。これにより、多品種。
に制限されないが、その回路機能がマス−タースライス
方式により決定される。すなわち、バイポーラトランジ
スタ、ダイオード、抵抗、及びＭＯＳＦＥＴなどの各回
路素子を適当に配置した基本パターンを作っておいて、
この基本パターン間を必要に応じて相互接続する配線マ
スクだけを変えることで各種の回路機能を持つ半導体集
積回路装置を得るものである。これにより、多品種。
小量生産の半導体集積回路装置の量産性を向上させるも
のである。
のである。
外部端子Ｉ Ｎ １〜Ｉ Ｎ ｎには、ＴＴＬ （）ラ
ンジスタ・トランジスタ・ロジック）レベル又はＣＭＯ
Ｓレベルの入力信号が印加される。特に制限されないが
、ＴＴＬレベルの入力信号を受ける場合には、ＴＴＬ入
カバソファ回路が設けられ、この人力バッファ回路によ
って０Ｍ０３回路の信号レベルに変換されるものである
。
ンジスタ・トランジスタ・ロジック）レベル又はＣＭＯ
Ｓレベルの入力信号が印加される。特に制限されないが
、ＴＴＬレベルの入力信号を受ける場合には、ＴＴＬ入
カバソファ回路が設けられ、この人力バッファ回路によ
って０Ｍ０３回路の信号レベルに変換されるものである
。
ＣＭＯＳゲートアレイは、上記端子ＩＮ１〜■Ｎｎから
供給された信号を受けて、その回路機能に従った情報処
理を行い、出力すべき情報信号を−形成する。
供給された信号を受けて、その回路機能に従った情報処
理を行い、出力すべき情報信号を−形成する。
出力部は、上記ＣＭＯＳゲートアレイで形成された出力
すべき情報信号を受け、そのまま、又は所定の論理処理
を行い外部端子０ＬＪＴＩ〜ＯＵＴｍを介して外部負荷
を駆動する。この出力部４、大きな駆動能力によってそ
の高速化を図るため、その出力素子としてバイポーラ型
トランジスタが一部に用いられる。この実施例では、上
記出力部は次のような回路構成とされる。
すべき情報信号を受け、そのまま、又は所定の論理処理
を行い外部端子０ＬＪＴＩ〜ＯＵＴｍを介して外部負荷
を駆動する。この出力部４、大きな駆動能力によってそ
の高速化を図るため、その出力素子としてバイポーラ型
トランジスタが一部に用いられる。この実施例では、上
記出力部は次のような回路構成とされる。
第２図には、上記出力部の一実施例の回路図が示されて
いる。
いる。
上記ＣＭＯＳゲートアレイで形成された出力すべき信号
Ｘは、次のインパーティ・ノド・プ・ノシュプル出力回
路を通して外部端子ＯＵＴ”から送出される。すなわち
、上記信号Ｘは、一方におし）でロウレベル（回路の接
地電位）を出力するＮチャンネルＭＯ３ＦＥＴＱ２のゲ
ートに供給される。上記信号Ｘは、他方においてインバ
ータ回路ＩＶによって反転され、ハイレベル（電源電圧
Ｖｃｃ側）を出力するＮチャンネルＭＯ８ＦＥＴＱ１の
ゲートに供給される。
Ｘは、次のインパーティ・ノド・プ・ノシュプル出力回
路を通して外部端子ＯＵＴ”から送出される。すなわち
、上記信号Ｘは、一方におし）でロウレベル（回路の接
地電位）を出力するＮチャンネルＭＯ３ＦＥＴＱ２のゲ
ートに供給される。上記信号Ｘは、他方においてインバ
ータ回路ＩＶによって反転され、ハイレベル（電源電圧
Ｖｃｃ側）を出力するＮチャンネルＭＯ８ＦＥＴＱ１の
ゲートに供給される。
この実施例では、出力ハイレー；ルのレベルｔｉ失を補
償するため、特に制限されないが、約１０θ〜１５０μ
Ａ程度の電流を供給する比較的小コンダクタンス特性と
されたＰチャンネルＭＯ３ＦＥＴＱ３が上記ＭＯ５ＦＥ
ＴＱＩと並列形態に設けられる。このＭＯ３ＦＥＴＱ３
を上記ＭＯ３ＦＥＴＱＩと同期して動作させるため、Ｍ
Ｏ３ＦＥＴＱ３のゲートには、上記信号Ｘが供給される
。
償するため、特に制限されないが、約１０θ〜１５０μ
Ａ程度の電流を供給する比較的小コンダクタンス特性と
されたＰチャンネルＭＯ３ＦＥＴＱ３が上記ＭＯ５ＦＥ
ＴＱＩと並列形態に設けられる。このＭＯ３ＦＥＴＱ３
を上記ＭＯ３ＦＥＴＱＩと同期して動作させるため、Ｍ
Ｏ３ＦＥＴＱ３のゲートには、上記信号Ｘが供給される
。
なお、このＭＯ３ＦＥＴＱ３は、上記出力ＭＯ３ＦＥＴ
ＱＩ、Ｑ２等とは、十分間隔を設けて形成するとともに
、その周囲にはガードリングが設けられるものである。
ＱＩ、Ｑ２等とは、十分間隔を設けて形成するとともに
、その周囲にはガードリングが設けられるものである。
第３図には、上記出力部の他の一実施例を示す回路図が
示されている。
示されている。
この実施例では、上記同様なＭＯ３ＦＥＴＱＩ〜Ｑ３と
、インパーク回路］Ｖからなる出力回路において、次の
バイポーラ型ＮＰＮ）ランジスタＴが設けられる。すな
わち、このトランジスタＴは、上記ハイレベル側の出力
ＭＯ３ＦＥＴＱＩに並列形態に設けられる。そして、そ
のベースは、上記ＭＯ３ＦＥＴＱＩのゲートに共通接続
される。
、インパーク回路］Ｖからなる出力回路において、次の
バイポーラ型ＮＰＮ）ランジスタＴが設けられる。すな
わち、このトランジスタＴは、上記ハイレベル側の出力
ＭＯ３ＦＥＴＱＩに並列形態に設けられる。そして、そ
のベースは、上記ＭＯ３ＦＥＴＱＩのゲートに共通接続
される。
このトランジスタＴは、ハイレベルの立ち上がり特性を
急峻にするため、言い換えるならば、ハイレベル側形成
するための出力電流を大きくするために設けられる。
急峻にするため、言い換えるならば、ハイレベル側形成
するための出力電流を大きくするために設けられる。
次に、上記第２図及び第３図の実施例回路の動作を説明
する。
する。
今、出力すべき信号Ｘがロウレベルなら、Ｎチャンネル
ＭＯＳ Ｆ ＥＴＱ ２がオフ状態になる。一方、イン
バータ回路Ｉ■の出力がハイレベルになるので、Ｎチャ
ンネルＭＯ３ＦＥＴＱＩがオン状態になって、外部端子
ＯＵＴをハイレベルにする。
ＭＯＳ Ｆ ＥＴＱ ２がオフ状態になる。一方、イン
バータ回路Ｉ■の出力がハイレベルになるので、Ｎチャ
ンネルＭＯ３ＦＥＴＱＩがオン状態になって、外部端子
ＯＵＴをハイレベルにする。
このとき、出力ハイレベルは、ＮチャンネルＭＯ３Ｆ
ＥＴＱ １がソースフォロワとして動作するので、Ｖｃ
ｃ−Ｖｔｈ （Ｖｔｈは、ＭＯＳ Ｆ ＥＴのしきい値
電圧を表す〉までしか上昇しない。しかし、この実施例
では、ＰチャンネルＭＯ３ＦＥＴＱ３が設けられており
、上記ロウレベルの信号Ｘによって上記比較的小コンダ
クタンス特性のもとにオン状態になっている。したがっ
て、出力ハイレベルをＶｃｃ−ＩＶ以上に高くすること
ができる。
ＥＴＱ １がソースフォロワとして動作するので、Ｖｃ
ｃ−Ｖｔｈ （Ｖｔｈは、ＭＯＳ Ｆ ＥＴのしきい値
電圧を表す〉までしか上昇しない。しかし、この実施例
では、ＰチャンネルＭＯ３ＦＥＴＱ３が設けられており
、上記ロウレベルの信号Ｘによって上記比較的小コンダ
クタンス特性のもとにオン状態になっている。したがっ
て、出力ハイレベルをＶｃｃ−ＩＶ以上に高くすること
ができる。
一方、出力すべき信号がハイレベルなら、Ｐチャンネル
ＭＯ３ＦＥＴＱ３と、インバータ回路■■の出力信号の
ロウレベルを受けにＮチャンネルＭＯＳＦＥＴＱＩとが
オフ状態になる。一方、上記信号Ｘのハイレベルにより
ＮチャンネルＭＯ３ＦＥＴＱ２がオン状態になって、外
部端子ＯＵＴをロウレベル（はゾ回路の接地電位）にす
る。
ＭＯ３ＦＥＴＱ３と、インバータ回路■■の出力信号の
ロウレベルを受けにＮチャンネルＭＯＳＦＥＴＱＩとが
オフ状態になる。一方、上記信号Ｘのハイレベルにより
ＮチャンネルＭＯ３ＦＥＴＱ２がオン状態になって、外
部端子ＯＵＴをロウレベル（はゾ回路の接地電位）にす
る。
第３図の実施例回路では、上記ＭＯＳ Ｆ ＥＴＱｌと
同期して動作するトランジスタＴによって、出力電流を
大きくできるから、そのハイレベルの立ち上がりを速く
することができる。
同期して動作するトランジスタＴによって、出力電流を
大きくできるから、そのハイレベルの立ち上がりを速く
することができる。
第４図には、この実施例のＣＭＯ３ｇＳ積回路装置の概
略構造断面図が示されている。
略構造断面図が示されている。
この実施例では、特に制限されないが、Ｐ型半導体基板
１が用いられ、その表面に公知の半導体集積回製造方法
により次の各半導体層等が形成される。
１が用いられ、その表面に公知の半導体集積回製造方法
により次の各半導体層等が形成される。
上記基板１の表面の素子形成領域に選択的にいわゆるＮ
＋コレクタ埋込Ｍ２が形成される。このコレクク埋込層
２を含む上記基板１の表面にＮ−エピタキシアル成長層
が形成され、このエピタキシアル成長層は、Ｐ十素子分
離領域４により３ａ及び３ｂのような素子形成領域とし
て互いに電気的に分離される。
＋コレクタ埋込Ｍ２が形成される。このコレクク埋込層
２を含む上記基板１の表面にＮ−エピタキシアル成長層
が形成され、このエピタキシアル成長層は、Ｐ十素子分
離領域４により３ａ及び３ｂのような素子形成領域とし
て互いに電気的に分離される。
上記素子形成領域３ａ中には、ＣＭＯＳゲートアレイ及
び上記ＣＭＯ３論理回路を構成するＭＯＳＦＥＴが形成
される。すなわち−１ＮチャンネルＭＯＳ Ｆ ＥＴは
、ウェル領域を構成するＰ型半導体領域に形成されたＮ
十型のソースＳ、ドレインＤ領域と、この半導体基板の
表面にゲート絶縁膜を介して形成されたデー１−ＴＮ極
Ｇとによって構成される。ＰチャンネルＭＯ３ＦＥ’Ｔ
は、上記素子形成領域３ａに形成されたＰ生型のソース
Ｓ、ドレインＤ領域と、この半導体基板の表面にゲート
絶縁膜を介して形成されたゲート電極Ｇとによって構成
される。
び上記ＣＭＯ３論理回路を構成するＭＯＳＦＥＴが形成
される。すなわち−１ＮチャンネルＭＯＳ Ｆ ＥＴは
、ウェル領域を構成するＰ型半導体領域に形成されたＮ
十型のソースＳ、ドレインＤ領域と、この半導体基板の
表面にゲート絶縁膜を介して形成されたデー１−ＴＮ極
Ｇとによって構成される。ＰチャンネルＭＯ３ＦＥ’Ｔ
は、上記素子形成領域３ａに形成されたＰ生型のソース
Ｓ、ドレインＤ領域と、この半導体基板の表面にゲート
絶縁膜を介して形成されたゲート電極Ｇとによって構成
される。
上記素子形成領域３ｂ中には、上記トランジスタＴを構
成するＮＰＮ トランジスタが形成される。
成するＮＰＮ トランジスタが形成される。
この素子形成領域３ｂ中に形成されたＰ型領域は、ベー
スＢを構成し、このＰ帯領域中に形成されたＮ生型領域
は、エミッタＥを構成し、この素子形成領域３ｂ中に形
成されたＮ生型領域は、コレクタＣのオーミックコンタ
クト領域を構成末る。この実施例では、上記実施例のよ
うに、はり公知のバイポーラ型半導体集犯回路装置の製
造方法によりＰチャンネルＭＯ３ＦＥＴ及びＮチャンネ
ル間Ｏ３ＦＥＴ、バイポーラ型ＮＰＮ トランジスタと
を同一の半導体基板上に形成することができる。
スＢを構成し、このＰ帯領域中に形成されたＮ生型領域
は、エミッタＥを構成し、この素子形成領域３ｂ中に形
成されたＮ生型領域は、コレクタＣのオーミックコンタ
クト領域を構成末る。この実施例では、上記実施例のよ
うに、はり公知のバイポーラ型半導体集犯回路装置の製
造方法によりＰチャンネルＭＯ３ＦＥＴ及びＮチャンネ
ル間Ｏ３ＦＥＴ、バイポーラ型ＮＰＮ トランジスタと
を同一の半導体基板上に形成することができる。
この実施例のように０Ｍ０３回路をエピタキシャル成長
層中に形成した場合には、バイポーラ型トランジスタ回
路における基板と完全に分離されているから、上記基板
に流れる電流によって０Ｍ０３回路においてラッチアッ
プが発生する等の不都合が生じない。なお、上記ＭＯ３
ＦＥＴＱ３のようにそのドレインが外部出力端子に接続
されるＰチャンネルＭＯ３ＦＥＴの周囲には、ガードリ
ングが設けられるものである。この実施例のようにＰチ
ャンネルＭＯ３ＦＥＴＱ３は、比較的小サイズのＭＯＳ
ＦＥＴを用いているので、上記ガードリングを形成する
ものとしても、集積度を悪化させることはない。同図に
おいて、Ｐ中型領域５゜Ｎ十型領域６が上述したような
ラッチアップ防止のためのガードリングを構成している
。
層中に形成した場合には、バイポーラ型トランジスタ回
路における基板と完全に分離されているから、上記基板
に流れる電流によって０Ｍ０３回路においてラッチアッ
プが発生する等の不都合が生じない。なお、上記ＭＯ３
ＦＥＴＱ３のようにそのドレインが外部出力端子に接続
されるＰチャンネルＭＯ３ＦＥＴの周囲には、ガードリ
ングが設けられるものである。この実施例のようにＰチ
ャンネルＭＯ３ＦＥＴＱ３は、比較的小サイズのＭＯＳ
ＦＥＴを用いているので、上記ガードリングを形成する
ものとしても、集積度を悪化させることはない。同図に
おいて、Ｐ中型領域５゜Ｎ十型領域６が上述したような
ラッチアップ防止のためのガードリングを構成している
。
（１１そのハイレベルの出力信号を形成する出力素子２
として駆動能力比較的大きなＮチャンネル間Ｏ３ＦＥ
Ｔを用いていることによってランチアップの発生を防止
できるという効果が得られる。なお、後述するレベル補
償のためのＰチャンネルＭ Ｏ５ＦＥＴは、比較的小コ
ンダクタンス特性とされていること、出力Ｎチャンネル
ＭＯ３ＦＥＴと十分゛間隔を離して形成すること、及び
ガードリング等のランチアップ対策を施すことができる
ものである。
として駆動能力比較的大きなＮチャンネル間Ｏ３ＦＥ
Ｔを用いていることによってランチアップの発生を防止
できるという効果が得られる。なお、後述するレベル補
償のためのＰチャンネルＭ Ｏ５ＦＥＴは、比較的小コ
ンダクタンス特性とされていること、出力Ｎチャンネル
ＭＯ３ＦＥＴと十分゛間隔を離して形成すること、及び
ガードリング等のランチアップ対策を施すことができる
ものである。
（２）Ｎチャンネル間Ｏ３ＦＥＴを用いることによって
、セルサイズの小型化を図ることができるという効果が
得られる。
、セルサイズの小型化を図ることができるという効果が
得られる。
（３）ハイレベル側の出力ＭＯ３ＦＥＴに並列形態に小
コンダクタンス特性のＰチャンネルＭ ＯＳ ＦＥＴ設
けることによって、その出力ハイレベルを高くできるか
ら、出力レベルマージンを大きくできるというｆｄＪ果
が得られる。
コンダクタンス特性のＰチャンネルＭ ＯＳ ＦＥＴ設
けることによって、その出力ハイレベルを高くできるか
ら、出力レベルマージンを大きくできるというｆｄＪ果
が得られる。
（４）バイポーラ型ＮＰＮ）ランジスタをハイ、レベル
側出力回路に設けることによって、その立ち上がりの高
速化を図ることができるという効果が得られる。
側出力回路に設けることによって、その立ち上がりの高
速化を図ることができるという効果が得られる。
（５）上記（１）ないしく４）により、０Ｍ０３回路の
入力信号に適合した出力信号を形成できるから、ＣＭＯ
８集積回路装置間での直接相互接続を行うことができる
という効果が得られる。
入力信号に適合した出力信号を形成できるから、ＣＭＯ
８集積回路装置間での直接相互接続を行うことができる
という効果が得られる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。内部論理回路を形成す
る方法は、前記マスタースライス方式に限定されず、ど
のような方法により構成するものであってもよい。
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。内部論理回路を形成す
る方法は、前記マスタースライス方式に限定されず、ど
のような方法により構成するものであってもよい。
また、電源電圧は、負の電源電圧−Ｖｃｃを用いるもの
であってもよい。この場合には、第２図及び第３図の実
施例回路において、回路の接地電位点に負の電圧−Ｖｃ
ｃを供給し、電源電圧Ｖｃｃを回路の接地電位を供給す
るものとすればよい。
であってもよい。この場合には、第２図及び第３図の実
施例回路において、回路の接地電位点に負の電圧−Ｖｃ
ｃを供給し、電源電圧Ｖｃｃを回路の接地電位を供給す
るものとすればよい。
この発明は、上記ＣＭＯＳゲートアレイの他、０Ｍ０３
回路で構成されたスタティンク型ＲＡＭ（ランダム・ア
クセス・メモリ）、マイクロコンピュータ等各種ＣＭＯ
３半導体集積回路装置に広く利用できる。特に、ＲＡＭ
に適用した場合には、ＣＭ ＯＳ ！！！理回路との信
号レベルを整合させたＲＡＭを得ることができるもので
る。
回路で構成されたスタティンク型ＲＡＭ（ランダム・ア
クセス・メモリ）、マイクロコンピュータ等各種ＣＭＯ
３半導体集積回路装置に広く利用できる。特に、ＲＡＭ
に適用した場合には、ＣＭ ＯＳ ！！！理回路との信
号レベルを整合させたＲＡＭを得ることができるもので
る。
第１図は、この発明の一実施例を示すブロック図、
第２図は、その出力部の一実施例を示す回路図、第３図
は、出力部の他の一実施例を示す回路図、第４図は、そ
の概略構造断面図である。
は、出力部の他の一実施例を示す回路図、第４図は、そ
の概略構造断面図である。
Claims (1)
- 【特許請求の範囲】 １、出力すべき信号を形成するＣＭＯ３論理回路と、出
力すべき信号と同相の信号と逆相の信号とをそれぞれ受
けるプッシュプル形態のＮチャンネル出力ＭＯ８ＦＥＴ
と、ハイレベルの出力信号を形成する出力ＭＯ３ＦＥＴ
に並列形態に接続され、この出力ＭＯ３ＦＥＴと同期し
て動作する比較的小コンダクタンス特性とされたＰチャ
ンネルＭＯ３ＦＥＴとを含むことを特徴とするＣＭＯ３
集積回路装置。 ２、上記ハイレベルの出力信号を形成する出力ＭＯ３Ｆ
ＥＴには、この出力ＭＯＳ Ｆ ＥＴと同期して動作す
る並列形態とされたバイポーラ型ＮＰＮトランジスタが
設けられるものであることを特徴とする特許請求の範囲
第１項記載のＣＭＯ３集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58192387A JPS6085623A (ja) | 1983-10-17 | 1983-10-17 | Ｃｍｏｓ集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58192387A JPS6085623A (ja) | 1983-10-17 | 1983-10-17 | Ｃｍｏｓ集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6085623A true JPS6085623A (ja) | 1985-05-15 |
Family
ID=16290447
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58192387A Pending JPS6085623A (ja) | 1983-10-17 | 1983-10-17 | Ｃｍｏｓ集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6085623A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02113722A (ja) * | 1988-10-24 | 1990-04-25 | Nec Corp | 出力回路 |
| JPH0268526U (ja) * | 1988-11-14 | 1990-05-24 | ||
| US6208010B1 (en) | 1985-09-25 | 2001-03-27 | Hitachi, Ltd. | Semiconductor memory device |
| US6740958B2 (en) | 1985-09-25 | 2004-05-25 | Renesas Technology Corp. | Semiconductor memory device |
-
1983
- 1983-10-17 JP JP58192387A patent/JPS6085623A/ja active Pending
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| US6208010B1 (en) | 1985-09-25 | 2001-03-27 | Hitachi, Ltd. | Semiconductor memory device |
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| US6864559B2 (en) | 1985-09-25 | 2005-03-08 | Renesas Technology Corp. | Semiconductor memory device |
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