JPS6323349A - Cmos半導体集積回路 - Google Patents

Cmos半導体集積回路

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Publication number
JPS6323349A
JPS6323349A JP61168601A JP16860186A JPS6323349A JP S6323349 A JPS6323349 A JP S6323349A JP 61168601 A JP61168601 A JP 61168601A JP 16860186 A JP16860186 A JP 16860186A JP S6323349 A JPS6323349 A JP S6323349A
Authority
JP
Japan
Prior art keywords
circuit
output circuit
transistor
final stage
nmos transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP61168601A
Other languages
English (en)
Inventor
Toshihiko Otani
大谷 敏彦
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
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Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP61168601A priority Critical patent/JPS6323349A/ja
Publication of JPS6323349A publication Critical patent/JPS6323349A/ja
Pending legal-status Critical Current

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    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はCM OS半導体集積回路に関する。
〔従来の技術〕
従来、この種のCMOS半導体集積回路の出力回路は第
3図に示すように最終段がp M OS 1−ランジス
タM5とnMO3トランジスタM6から成るインバータ
I4で構成されている。
通常同じ寸法・大きさのpMOSトランジスタとnMO
3トランジスタを比較すると9MO3)−ランジスタの
方が能力が低い。そのため従来の出力回路ではpMOS
トランジスタとnMO3トランジスタの能力をそろえる
ために9MO9)−ランジスタの寸法を大きくしている
。したがって出力回路の面積が大きくなり、スピードが
落ちる。第4図のCMOSインバータの断面図を示す。
この図かられかるようにp−n−p−nのサイリスタ構
造を持つために外部から雑音が入るとトランジスタを通
って電源から接地端に向って大きな電流が流れる現象で
あるラッチアップが起きるためそれを防止するための例
えばガードリングやそのコンタクI・が必要となるため
にさらに面積が大きくなる。
〔発明が解決しようとする問題点〕
上述した従来のCMOS半導体集積回路は、出力回路の
最終段にCMOSインバータを有しているのでラッチア
ップを防止するためや動作速度を確保するためにどうし
ても面積が大きくなってしまうという欠点がある。
本発明の目的は比較的に大面積を必要とせず高速動作可
能な出力回路をもったCMOS半導体集積回路を提供す
ることにある。
〔問題点を解決するための手段〕
本発明のCMOS半導体集積回路は、CM OS構成の
内部回路と、ソースを接地した第1のnMO3)−ラン
ジスタとドレインを電源端子に接続した第2のn M 
OS トランジスタの直列回路を最終段に有する出力回
路とを含んでなるものである。
〔実施例〕
次に、本発明の実施例について図面を参照して説明する
第1図は本発明の第1の実施例を示す出力回路の回路図
である。
この実施例は、CMOS構成の内部回路(図示しない)
と、ソースを接地した第1のnMO3トランジスタM1
とドレインを電源端子に接続した第2のn M OS 
トランジスタM2の直列回路を最終段に有する出力回路
とを含んでなるものである。
1、、I2はCMOSインバータでありINは内部回路
の出力信号で出力回路の入力信号である。
第2図は本発明の第2の実施例を示す出力回路の回路図
である。
I3はCMOSインバータ、N、、N2はCMOS−N
ORゲートである。Eはイネーブル信号の反転信号であ
る。この回路は3ステート出力バツフアであり、百=“
H”のとき、M、、M2ともにオフとなり、高インピー
ダンス状態となる。
E=”L”のときは、INの゛H”、“L ”に応じて
それぞれMI又はM2がオンして出力はL″又はH”と
なる。
いずれの実施例においても、ラッチアップや占有面積が
特に問題となっていた最終段がnMOsトランジスタの
みで成立っているため、比較的面積が少なくてすみ、ラ
ッチアップも問題にならない。
〔発明の効果〕
以上説明したように本発明のCM OS半導体集積回路
は、その出力回路の最終段をpMOSトランジスタより
能力が高いn M OS ?”ランジスタのみで構成し
ているために従来のように能力をそろえるために片方の
トランジスタの寸法を大きくする必要がないので、出力
回路の面積が小さくなり、スピードが速くなる(実測で
ins<らい速い)という効果がある。また従来のよう
にp−n−p−n構造を持っていないのでラッチアップ
がほとんど起きずラッチアップを防止するためのガード
リング等を付加する必要がない。
【図面の簡単な説明】
第1図、第2図はそれぞれ本発明の第1.第2の実施例
を示す出力回路の回路図、第3図は従来例を示す出力回
路の回路図、第4図は第3図のインバータI4をIC化
したときの半導体チップの断面図である。 1・・・p型半導体基板、2・・・nウェル、3・・・
n型領域(nMO8トランジスタのドレイン又はソース
)、4・・・n型領域(pMOsトランジスタのトレイ
ン又はソース)、5・・・多結晶Siゲート、E・・・
イネーブル信号の反転信号、II〜I4・−・CMOS
インバータ、MI、M2 、M4.M6−・−nM○S
トランジスタ、M3.M、・・・pMoSトランゝ−−
,/ 第 1 口 第2 図 第3図 第中図

Claims (1)

    【特許請求の範囲】
  1. CMOS構成の内部回路と、ソースを接地した第1のn
    MOSトランジスタとドレインを電源端子に接続した第
    2のnMOSトランジスタの直列回路を最終段に有する
    出力回路とを含んでなることを特徴とするCMOS半導
    体集積回路。
JP61168601A 1986-07-16 1986-07-16 Cmos半導体集積回路 Pending JPS6323349A (ja)

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JP61168601A JPS6323349A (ja) 1986-07-16 1986-07-16 Cmos半導体集積回路

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JP61168601A JPS6323349A (ja) 1986-07-16 1986-07-16 Cmos半導体集積回路

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JPS6323349A true JPS6323349A (ja) 1988-01-30

Family

ID=15871079

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JP61168601A Pending JPS6323349A (ja) 1986-07-16 1986-07-16 Cmos半導体集積回路

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005294868A (ja) * 2005-06-27 2005-10-20 Ricoh Co Ltd 半導体装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005294868A (ja) * 2005-06-27 2005-10-20 Ricoh Co Ltd 半導体装置

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