JPH1064265A - 半導体装置の出力回路 - Google Patents
半導体装置の出力回路Info
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- JPH1064265A JPH1064265A JP8223402A JP22340296A JPH1064265A JP H1064265 A JPH1064265 A JP H1064265A JP 8223402 A JP8223402 A JP 8223402A JP 22340296 A JP22340296 A JP 22340296A JP H1064265 A JPH1064265 A JP H1064265A
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Abstract
(57)【要約】
【課題】 半導体装置において、異常動作を防ぎつつ、
低消費電力でかつ高速な出力回路を実現する。 【解決手段】 電源と出力端子７との間の電流経路にお
いて、ＰチャネルＭＯＳトランジスタ１と直列にＮチャ
ネルＭＯＳトランジスタ２を接続し、これと並列にＮチ
ャネルＭＯＳトランジスタ１０を接続する。データ出力
時、電位変換回路４により電源電圧よりも高く昇圧され
た電圧および電源電圧をＮチャネルＭＯＳトランジスタ
２および１０のゲートにそれぞれ供給する。”Ｈ”デー
タ出力時、外部端子がＶDD−Ｖthに達するまではＮチャ
ネルＭＯＳトランジスタ２、１０がともに外部端子の電
位上昇に寄与するため、ゲートを電原電圧よりも高く昇
圧する必要があるＮチャネルＭＯＳトランジスタ２を小
さくすることができ、高速動作を維持しながら昇圧電源
の負荷を小さくすることができる。
低消費電力でかつ高速な出力回路を実現する。 【解決手段】 電源と出力端子７との間の電流経路にお
いて、ＰチャネルＭＯＳトランジスタ１と直列にＮチャ
ネルＭＯＳトランジスタ２を接続し、これと並列にＮチ
ャネルＭＯＳトランジスタ１０を接続する。データ出力
時、電位変換回路４により電源電圧よりも高く昇圧され
た電圧および電源電圧をＮチャネルＭＯＳトランジスタ
２および１０のゲートにそれぞれ供給する。”Ｈ”デー
タ出力時、外部端子がＶDD−Ｖthに達するまではＮチャ
ネルＭＯＳトランジスタ２、１０がともに外部端子の電
位上昇に寄与するため、ゲートを電原電圧よりも高く昇
圧する必要があるＮチャネルＭＯＳトランジスタ２を小
さくすることができ、高速動作を維持しながら昇圧電源
の負荷を小さくすることができる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の出力
回路に関するもので、特に入出力用の外部端子と接続さ
れる、ＤＲＡＭ等の半導体装置の出力回路に関するもの
である。
回路に関するもので、特に入出力用の外部端子と接続さ
れる、ＤＲＡＭ等の半導体装置の出力回路に関するもの
である。
【０００２】
【従来の技術】従来、ＤＲＡＭ等の半導体メモリーで用
いる出力回路の最終段としては、ＮＭＯＳ型のデータ出
力バッファを使用する場合と、ＣＭＯＳ型のデータ出力
バッファを使用する場合とがあった。
いる出力回路の最終段としては、ＮＭＯＳ型のデータ出
力バッファを使用する場合と、ＣＭＯＳ型のデータ出力
バッファを使用する場合とがあった。
【０００３】まず、従来のＮＭＯＳ型データ出力バッフ
ァについて説明する。図３に従来のＮＭＯＳ型データ出
力バッファの例を示す。ＤＲＡＭ等のＮＭＯＳ型データ
出力バッファとしては電源ＶDD（例えば３．３Ｖ）とＤ
Ｑ端子との間に接続されたＮチャネルＭＯＳトランジス
タ１０２と、ＤＱ端子と接地ＶSS（０Ｖ）との間に接続
されたＮチャネルＭＯＳトランジスタ１０３とからなる
トライステート出力回路が通常用いられる。”Ｈ”デー
タ出力の場合にはＮチャネルＭＯＳトランジスタ１０２
がオンし、ＮチャネルＭＯＳトランジスタ１０３がカッ
トオフする。”Ｌ”データ出力の場合にはＮチャネルＭ
ＯＳトランジスタ１０３がオンし、ＮチャネルＭＯＳト
ランジスタ１０２がカットオフする。データを出力しな
い場合にはＮチャネルＭＯＳトランジスタ１０２もＮチ
ャネルＭＯＳトランジスタ１０３も共にカットオフし、
ＤＱ端子に対してデータ出力バッファがハイインピーダ
ンス状態になる。
ァについて説明する。図３に従来のＮＭＯＳ型データ出
力バッファの例を示す。ＤＲＡＭ等のＮＭＯＳ型データ
出力バッファとしては電源ＶDD（例えば３．３Ｖ）とＤ
Ｑ端子との間に接続されたＮチャネルＭＯＳトランジス
タ１０２と、ＤＱ端子と接地ＶSS（０Ｖ）との間に接続
されたＮチャネルＭＯＳトランジスタ１０３とからなる
トライステート出力回路が通常用いられる。”Ｈ”デー
タ出力の場合にはＮチャネルＭＯＳトランジスタ１０２
がオンし、ＮチャネルＭＯＳトランジスタ１０３がカッ
トオフする。”Ｌ”データ出力の場合にはＮチャネルＭ
ＯＳトランジスタ１０３がオンし、ＮチャネルＭＯＳト
ランジスタ１０２がカットオフする。データを出力しな
い場合にはＮチャネルＭＯＳトランジスタ１０２もＮチ
ャネルＭＯＳトランジスタ１０３も共にカットオフし、
ＤＱ端子に対してデータ出力バッファがハイインピーダ
ンス状態になる。
【０００４】ところで、ＮＭＯＳ型データ出力バッファ
において、ＮチャネルＭＯＳトランジスタ１０２のゲー
ト電極に接続された制御線の論理振幅がＶDDであるとす
ると、外部端子に現れる電位はＶDDよりも、Ｎチャネル
ＭＯＳトランジスタ１０２のしきい値電圧Ｖthだけ低
い、ＶDD−Ｖthになってしまう。そのため、出力バッフ
ァ回路内に電位変換回路１０４を設けて、ＮチャネルＭ
ＯＳトランジスタ１０２のゲート電圧をＶDD＋Ｖth以上
の高電圧に昇圧することにより、出力データが”Ｈ”の
時、外部端子の電位がＶDDになるようにしている。
において、ＮチャネルＭＯＳトランジスタ１０２のゲー
ト電極に接続された制御線の論理振幅がＶDDであるとす
ると、外部端子に現れる電位はＶDDよりも、Ｎチャネル
ＭＯＳトランジスタ１０２のしきい値電圧Ｖthだけ低
い、ＶDD−Ｖthになってしまう。そのため、出力バッフ
ァ回路内に電位変換回路１０４を設けて、ＮチャネルＭ
ＯＳトランジスタ１０２のゲート電圧をＶDD＋Ｖth以上
の高電圧に昇圧することにより、出力データが”Ｈ”の
時、外部端子の電位がＶDDになるようにしている。
【０００５】次に、従来のＣＭＯＳ型出力バッファにつ
いて説明する。図４に従来のＣＭＯＳ型データ出力バッ
ファの例を示す。ＣＭＯＳ型データ出力バッファでは、
電源ＶDD（例えば３．３Ｖ）とＤＱ端子との間に接続さ
れたＰチャネルＭＯＳトランジスタ１と、ＤＱ端子と接
地ＶSS（０Ｖ）との間に接続されたＮチャネルＭＯＳト
ランジスタ３とを有するトライステート出力回路が採用
される。”Ｈ”データ出力時にはＰチャネルＭＯＳトラ
ンジスタ１がオンし、ＮチャネルＭＯＳトランジスタ３
がカットオフする。”Ｌ”データ出力時にはＮチャネル
ＭＯＳトランジスタ３がオンし、ＰチャネルＭＯＳトラ
ンジスタ１がカットオフする。非出力動作時には両出力
トランジスタがカットオフするように、ＰチャネルＭＯ
Ｓトランジスタ１のゲート電極に”Ｈ”レベルの電圧、
すなわち電源電圧ＶDDが、ＮチャネルＭＯＳトランジス
タ３のゲート電極に”Ｌ”レベルの電圧、すなわち０Ｖ
が各々供給される。データ非出力時には両出力トランジ
スタがいずれもカットオフする結果、ＤＱ端子に対して
データ出力バッファがハイインピーダンス状態になる。
いて説明する。図４に従来のＣＭＯＳ型データ出力バッ
ファの例を示す。ＣＭＯＳ型データ出力バッファでは、
電源ＶDD（例えば３．３Ｖ）とＤＱ端子との間に接続さ
れたＰチャネルＭＯＳトランジスタ１と、ＤＱ端子と接
地ＶSS（０Ｖ）との間に接続されたＮチャネルＭＯＳト
ランジスタ３とを有するトライステート出力回路が採用
される。”Ｈ”データ出力時にはＰチャネルＭＯＳトラ
ンジスタ１がオンし、ＮチャネルＭＯＳトランジスタ３
がカットオフする。”Ｌ”データ出力時にはＮチャネル
ＭＯＳトランジスタ３がオンし、ＰチャネルＭＯＳトラ
ンジスタ１がカットオフする。非出力動作時には両出力
トランジスタがカットオフするように、ＰチャネルＭＯ
Ｓトランジスタ１のゲート電極に”Ｈ”レベルの電圧、
すなわち電源電圧ＶDDが、ＮチャネルＭＯＳトランジス
タ３のゲート電極に”Ｌ”レベルの電圧、すなわち０Ｖ
が各々供給される。データ非出力時には両出力トランジ
スタがいずれもカットオフする結果、ＤＱ端子に対して
データ出力バッファがハイインピーダンス状態になる。
【０００６】ＣＭＯＳ型データ出力バッファでは、”
Ｈ”データ出力時、ＰチャネルＭＯＳトランジスタ１の
ゲート電圧を０Ｖにすれば、そのドレイン電圧がＶDDに
なる。したがってそのドレイン電極を直接ＤＱ端子に接
続すれば、ＮＭＯＳ型データ出力バッファのような電位
変換回路を用いなくてもＤＱ端子の電位がＶDDまで上が
るようになる。
Ｈ”データ出力時、ＰチャネルＭＯＳトランジスタ１の
ゲート電圧を０Ｖにすれば、そのドレイン電圧がＶDDに
なる。したがってそのドレイン電極を直接ＤＱ端子に接
続すれば、ＮＭＯＳ型データ出力バッファのような電位
変換回路を用いなくてもＤＱ端子の電位がＶDDまで上が
るようになる。
【０００７】しかし、そのようにＰチャネルＭＯＳトラ
ンジスタ１のドレイン電極を直接ＤＱ端子に接続する
と、データ出力バッファがハイインピーダンス状態のと
き、すなわち、ＰチャネルＭＯＳトランジスタ１のゲー
ト電極に”Ｈ”レベルの電位Ｖ DDが、ＮチャネルＭＯＳ
トランジスタ３のゲート電極に”Ｌ”レベルの電位０Ｖ
が供給されているとき、外部端子ＤＱから電源電圧ＶDD
を上回る正の電圧が印加されると、種々の不具合が引き
起こされる。ＰチャネルＭＯＳトランジスタ１はＰ型シ
リコン基板中のＮウェル領域内に形成され、そのソース
およびドレインはＮウェル領域内のＰ型拡散領域であ
る。したがって、高いドレイン電圧に起因してＰ型拡散
領域とＮ型ウェル領域との間のＰＮ接合に順方向の大電
流が流れ、ラッチアップ等を引き起こすことになる。
ンジスタ１のドレイン電極を直接ＤＱ端子に接続する
と、データ出力バッファがハイインピーダンス状態のと
き、すなわち、ＰチャネルＭＯＳトランジスタ１のゲー
ト電極に”Ｈ”レベルの電位Ｖ DDが、ＮチャネルＭＯＳ
トランジスタ３のゲート電極に”Ｌ”レベルの電位０Ｖ
が供給されているとき、外部端子ＤＱから電源電圧ＶDD
を上回る正の電圧が印加されると、種々の不具合が引き
起こされる。ＰチャネルＭＯＳトランジスタ１はＰ型シ
リコン基板中のＮウェル領域内に形成され、そのソース
およびドレインはＮウェル領域内のＰ型拡散領域であ
る。したがって、高いドレイン電圧に起因してＰ型拡散
領域とＮ型ウェル領域との間のＰＮ接合に順方向の大電
流が流れ、ラッチアップ等を引き起こすことになる。
【０００８】そのため、ＰチャネルＭＯＳトランジスタ
１とＤＱ端子との間にさらに出力制御トランジスタ２
（ＮチャネルＭＯＳトランジスタ）を直列に設け、非出
力時、すなわちデータ出力バッファがハイインピーダン
ス状態のときには、出力制御トランジスタ２のゲート電
圧を０Ｖにし、データ出力時には、ＰチャネルＭＯＳト
ランジスタ１とＮチャネルＭＯＳトランジスタ３のいず
れか一方がオンする直前に出力制御トランジスタ２のゲ
ート電圧をＶDD＋Ｖth以上に昇圧する方式が提案されて
いる（特開平５−３６２７８号）。
１とＤＱ端子との間にさらに出力制御トランジスタ２
（ＮチャネルＭＯＳトランジスタ）を直列に設け、非出
力時、すなわちデータ出力バッファがハイインピーダン
ス状態のときには、出力制御トランジスタ２のゲート電
圧を０Ｖにし、データ出力時には、ＰチャネルＭＯＳト
ランジスタ１とＮチャネルＭＯＳトランジスタ３のいず
れか一方がオンする直前に出力制御トランジスタ２のゲ
ート電圧をＶDD＋Ｖth以上に昇圧する方式が提案されて
いる（特開平５−３６２７８号）。
【０００９】
【発明が解決しようとする課題】上述したように、従来
のＮＭＯＳ型データ出力バッファでは、”Ｈ”データ出
力時、外部端子の電位をＶDDにするため、電源側のＮチ
ャネルＭＯＳトランジスタのゲート電位を電位変換回路
を用いてＶDD＋Ｖth以上に昇圧する必要があり、そのた
めに要する時間がデータの出力を遅延させる。
のＮＭＯＳ型データ出力バッファでは、”Ｈ”データ出
力時、外部端子の電位をＶDDにするため、電源側のＮチ
ャネルＭＯＳトランジスタのゲート電位を電位変換回路
を用いてＶDD＋Ｖth以上に昇圧する必要があり、そのた
めに要する時間がデータの出力を遅延させる。
【００１０】また、このＮチャネルＭＯＳトランジスタ
のみによって”Ｈ”データを出力するため、これをある
程度大きなトランジスタとしなければならないが、この
大きなトランジスタのゲート電極を０ＶとＶDD＋Ｖth以
上の電位との間で充放電させる必要があるため、消費電
流が大きくなる。特にオンチップの昇圧電源を用いる半
導体装置では、昇圧電源の供給しなければならない電流
が大きくなり、その結果、昇圧電源の占める面積の増
大、ひいてはチップ全体の面積の増大を招くことにもな
る。電源側のＮチャネルＭＯＳトランジスタの大きさを
小さくすれば消費電流の増大を抑えることができるが、
これは、出力データがハイインピーダンスから”Ｈ”
へ、あるいは”Ｌ”から”Ｈ”へ遷移する速度を低下さ
せることになる。
のみによって”Ｈ”データを出力するため、これをある
程度大きなトランジスタとしなければならないが、この
大きなトランジスタのゲート電極を０ＶとＶDD＋Ｖth以
上の電位との間で充放電させる必要があるため、消費電
流が大きくなる。特にオンチップの昇圧電源を用いる半
導体装置では、昇圧電源の供給しなければならない電流
が大きくなり、その結果、昇圧電源の占める面積の増
大、ひいてはチップ全体の面積の増大を招くことにもな
る。電源側のＮチャネルＭＯＳトランジスタの大きさを
小さくすれば消費電流の増大を抑えることができるが、
これは、出力データがハイインピーダンスから”Ｈ”
へ、あるいは”Ｌ”から”Ｈ”へ遷移する速度を低下さ
せることになる。
【００１１】一方、電源側のＰチャネルＭＯＳトランジ
スタと外部端子との間にＮチャネルの出力制御トランジ
スタを直列に接続したＣＭＯＳ型データ出力バッファで
は、”Ｈ”データ出力時よりも前に出力制御トランジス
タのゲートが昇圧されるので、昇圧に要する時間による
データ出力の遅延はないが、ハイインピーダンス状態か
らデータ出力状態に変化する際には出力制御トランジス
タのゲートを昇圧しなければならないので、ハイインピ
ーダンス状態とデータ出力状態を交互に頻繁に繰り返す
ような動作、例えばＤＲＡＭのファーストページモード
のような動作では、ＮＭＯＳ型データ出力バッファの場
合と同様に、昇圧電源の供給すべき電流が増大するとい
う問題を生じる。
スタと外部端子との間にＮチャネルの出力制御トランジ
スタを直列に接続したＣＭＯＳ型データ出力バッファで
は、”Ｈ”データ出力時よりも前に出力制御トランジス
タのゲートが昇圧されるので、昇圧に要する時間による
データ出力の遅延はないが、ハイインピーダンス状態か
らデータ出力状態に変化する際には出力制御トランジス
タのゲートを昇圧しなければならないので、ハイインピ
ーダンス状態とデータ出力状態を交互に頻繁に繰り返す
ような動作、例えばＤＲＡＭのファーストページモード
のような動作では、ＮＭＯＳ型データ出力バッファの場
合と同様に、昇圧電源の供給すべき電流が増大するとい
う問題を生じる。
【００１２】本発明の目的は、回路を構成する素子の異
常動作を防ぎつつ、データ出力の高速化、低消費電力化
を図った半導体装置の出力回路を提供することである。
常動作を防ぎつつ、データ出力の高速化、低消費電力化
を図った半導体装置の出力回路を提供することである。
【００１３】
【課題を解決するための手段】この課題を解決するため
に、本発明の半導体装置の出力回路は、電源と外部端子
との間の電流経路において、外部端子に第１のＮチャネ
ルＭＯＳトランジスタを接続し、第１のＮチャネルＭＯ
Ｓトランジスタと並列に第２のＮチャネルＭＯＳトラン
ジスタを接続し、電位変換回路を用いて、データ出力時
に第１のＮチャネルＭＯＳトランジスタのゲート電極に
電源電圧を上回る正の電圧を印加するとともに、第２の
ＮチャネルＭＯＳトランジスタのゲートに電源電圧を印
加するようにしたものである。
に、本発明の半導体装置の出力回路は、電源と外部端子
との間の電流経路において、外部端子に第１のＮチャネ
ルＭＯＳトランジスタを接続し、第１のＮチャネルＭＯ
Ｓトランジスタと並列に第２のＮチャネルＭＯＳトラン
ジスタを接続し、電位変換回路を用いて、データ出力時
に第１のＮチャネルＭＯＳトランジスタのゲート電極に
電源電圧を上回る正の電圧を印加するとともに、第２の
ＮチャネルＭＯＳトランジスタのゲートに電源電圧を印
加するようにしたものである。
【００１４】
【発明の実施の形態】本発明の請求項１に記載の発明の
半導体装置の出力回路は、電源と外部端子との間の電流
経路中で並列に接続された第１のＮチャネルＭＯＳトラ
ンジスタおよび第２のＮチャネルＭＯＳトランジスタ
と、外部端子と接地との間の電流経路中に接続された第
３のＮチャネルＭＯＳトランジスタと、電源電圧に等し
い電圧を入力し、電源電圧よりも高く昇圧した電圧を出
力する電位変換回路とを備え、データ出力時に、電位変
換回路の出力を第１のＮチャネルＭＯＳトランジスタの
ゲートに供給し、電源電圧を第２のＮチャネルＭＯＳト
ランジスタのゲートに供給するようにしたものであ
り、”Ｈ”データ出力時、外部端子がＶDD−Ｖthに達す
るまでは第１および第２のＮチャネルＭＯＳトランジス
タがともにオンした状態になり、外部端子の電位上昇に
寄与するため、ゲート電極を電源電圧を上回る正の電圧
へ昇圧する必要がある第１のＮチャネルＭＯＳトランジ
スタが小さくても高速にデータを”Ｈ”に遷移させるこ
とができる。その結果、電源電圧を上回る正の電圧に昇
圧すべき負荷容量が小さくなり、本発明の出力回路を搭
載した半導体装置の消費電力を小さくすることができ
る。
半導体装置の出力回路は、電源と外部端子との間の電流
経路中で並列に接続された第１のＮチャネルＭＯＳトラ
ンジスタおよび第２のＮチャネルＭＯＳトランジスタ
と、外部端子と接地との間の電流経路中に接続された第
３のＮチャネルＭＯＳトランジスタと、電源電圧に等し
い電圧を入力し、電源電圧よりも高く昇圧した電圧を出
力する電位変換回路とを備え、データ出力時に、電位変
換回路の出力を第１のＮチャネルＭＯＳトランジスタの
ゲートに供給し、電源電圧を第２のＮチャネルＭＯＳト
ランジスタのゲートに供給するようにしたものであ
り、”Ｈ”データ出力時、外部端子がＶDD−Ｖthに達す
るまでは第１および第２のＮチャネルＭＯＳトランジス
タがともにオンした状態になり、外部端子の電位上昇に
寄与するため、ゲート電極を電源電圧を上回る正の電圧
へ昇圧する必要がある第１のＮチャネルＭＯＳトランジ
スタが小さくても高速にデータを”Ｈ”に遷移させるこ
とができる。その結果、電源電圧を上回る正の電圧に昇
圧すべき負荷容量が小さくなり、本発明の出力回路を搭
載した半導体装置の消費電力を小さくすることができ
る。
【００１５】本発明の請求項２に記載の発明の半導体装
置の出力回路は、請求項１に記載の半導体装置の出力回
路において、電位変換回路が内部昇圧電源を用いて電源
電圧よりも高く昇圧した電圧を出力するようにしたもの
であり、昇圧電源の供給すべき電流が小さくて済み、昇
圧電源の占める面積、ひいてはチップ全体の面積を小さ
く抑えることができる。
置の出力回路は、請求項１に記載の半導体装置の出力回
路において、電位変換回路が内部昇圧電源を用いて電源
電圧よりも高く昇圧した電圧を出力するようにしたもの
であり、昇圧電源の供給すべき電流が小さくて済み、昇
圧電源の占める面積、ひいてはチップ全体の面積を小さ
く抑えることができる。
【００１６】本発明の請求項３に記載の発明の半導体装
置の出力回路は、電源と内部ノードとの間に接続された
ＰチャネルＭＯＳトランジスタと、内部ノードと外部端
子との間に並列に接続された第１のＮチャネルＭＯＳト
ランジスタおよび第２のＮチャネルＭＯＳトランジスタ
と、外部端子と接地との間に接続された第３のＮチャネ
ルＭＯＳトランジスタと、電源電圧に等しい電圧を入力
し、電源電圧よりも高く昇圧した電圧を出力する電位変
換回路とを備え、データ出力時に、電位変換回路の出力
を第１のＮチャネルＭＯＳトランジスタのゲートに供給
し、電源電圧を第２のＮチャネルＭＯＳトランジスタの
ゲートに供給するようにしたものであり、”Ｈ”データ
出力時、外部端子がＶDD−Ｖthに達するまでは第１およ
び第２のＮチャネルＭＯＳトランジスタがともにオンし
た状態になり、外部端子の電位上昇に寄与するため、ゲ
ート電極を電源電圧を上回る正の電圧へ昇圧する必要が
ある第１のＮチャネルＭＯＳトランジスタが小さくても
高速にデータを”Ｈ”に遷移させることができる。その
結果、電源電圧を上回る正の電圧に昇圧すべき負荷容量
が小さくなり、本発明の出力回路を搭載した半導体装置
の消費電力を小さくすることができる。
置の出力回路は、電源と内部ノードとの間に接続された
ＰチャネルＭＯＳトランジスタと、内部ノードと外部端
子との間に並列に接続された第１のＮチャネルＭＯＳト
ランジスタおよび第２のＮチャネルＭＯＳトランジスタ
と、外部端子と接地との間に接続された第３のＮチャネ
ルＭＯＳトランジスタと、電源電圧に等しい電圧を入力
し、電源電圧よりも高く昇圧した電圧を出力する電位変
換回路とを備え、データ出力時に、電位変換回路の出力
を第１のＮチャネルＭＯＳトランジスタのゲートに供給
し、電源電圧を第２のＮチャネルＭＯＳトランジスタの
ゲートに供給するようにしたものであり、”Ｈ”データ
出力時、外部端子がＶDD−Ｖthに達するまでは第１およ
び第２のＮチャネルＭＯＳトランジスタがともにオンし
た状態になり、外部端子の電位上昇に寄与するため、ゲ
ート電極を電源電圧を上回る正の電圧へ昇圧する必要が
ある第１のＮチャネルＭＯＳトランジスタが小さくても
高速にデータを”Ｈ”に遷移させることができる。その
結果、電源電圧を上回る正の電圧に昇圧すべき負荷容量
が小さくなり、本発明の出力回路を搭載した半導体装置
の消費電力を小さくすることができる。
【００１７】本発明の請求項４に記載の発明の半導体装
置の出力回路は、請求項３に記載の半導体装置の出力回
路において、データ非出力時には、第１のＮチャネルＭ
ＯＳトランジスタと第２のＮチャネルＭＯＳトランジス
タとがともにカットオフし、データ出力時には、Ｐチャ
ネルＭＯＳトランジスタと第３のＮチャネルＭＯＳトラ
ンジスタとのうちのいずれか一方がオンする前に、第１
のＮチャネルＭＯＳトランジスタと第２のＮチャネルＭ
ＯＳトランジスタとがオンするようにしたものであり、
データ非出力時、外部端子から電源電圧を上回る正の電
圧が印加されても、ＰチャネルＭＯＳトランジスタのド
レイン電極にこの電圧が印加されることはなく、ラッチ
アップ等の不具合を生じることがない。また、データ出
力時には、”Ｈ”レベル、”Ｌ”レベルに確定したデー
タが出力される前に、第１および第２のＮチャネルＭＯ
Ｓトランジスタがオンし、第１のＮチャネルＭＯＳトラ
ンジスタのゲート電極が電源電圧を上回る正の電圧に昇
圧されるので、昇圧に要する時間がデータの出力を遅延
させることはなく、高速な半導体装置の出力回路が実現
される。
置の出力回路は、請求項３に記載の半導体装置の出力回
路において、データ非出力時には、第１のＮチャネルＭ
ＯＳトランジスタと第２のＮチャネルＭＯＳトランジス
タとがともにカットオフし、データ出力時には、Ｐチャ
ネルＭＯＳトランジスタと第３のＮチャネルＭＯＳトラ
ンジスタとのうちのいずれか一方がオンする前に、第１
のＮチャネルＭＯＳトランジスタと第２のＮチャネルＭ
ＯＳトランジスタとがオンするようにしたものであり、
データ非出力時、外部端子から電源電圧を上回る正の電
圧が印加されても、ＰチャネルＭＯＳトランジスタのド
レイン電極にこの電圧が印加されることはなく、ラッチ
アップ等の不具合を生じることがない。また、データ出
力時には、”Ｈ”レベル、”Ｌ”レベルに確定したデー
タが出力される前に、第１および第２のＮチャネルＭＯ
Ｓトランジスタがオンし、第１のＮチャネルＭＯＳトラ
ンジスタのゲート電極が電源電圧を上回る正の電圧に昇
圧されるので、昇圧に要する時間がデータの出力を遅延
させることはなく、高速な半導体装置の出力回路が実現
される。
【００１８】本発明の請求項５に記載の発明の半導体装
置の出力回路は、請求項３または４に記載の半導体装置
の出力回路において、電位変換回路が内部昇圧電源を用
いて電源電圧よりも高く昇圧した電圧を出力するように
したものであり、昇圧電源の供給すべき電流が小さくて
済み、昇圧電源の占める面積、ひいてはチップ全体の面
積を小さく抑えることができる。
置の出力回路は、請求項３または４に記載の半導体装置
の出力回路において、電位変換回路が内部昇圧電源を用
いて電源電圧よりも高く昇圧した電圧を出力するように
したものであり、昇圧電源の供給すべき電流が小さくて
済み、昇圧電源の占める面積、ひいてはチップ全体の面
積を小さく抑えることができる。
【００１９】以下、本発明の実施の形態を図面を参照し
ながら説明する。 （第１の実施の形態）図１は、本発明の第１の実施の形
態における半導体装置の出力回路の構成を示す回路図で
ある。図１において、１はＰチャネルＭＯＳトランジス
タ、２は第１の出力制御ＮチャネルＭＯＳトランジス
タ、１０は第２の出力制御ＮチャネルＭＯＳトランジス
タ、３はＮチャネルＭＯＳトランジスタ、４は電位変換
回路である。５は第１の入力端子で出力データ信号Ｄ
が、６は第２の入力端子で出力制御信号ＯＥがそれぞれ
供給される。ＰチャネルＭＯＳトランジスタ１は電源Ｖ
DDと内部ノードＮＤとの間に挿入され、第１および第２
の出力制御ＮチャネルＭＯＳトランジスタ２、１０は、
内部ノードＮＤと外部端子７との間に並列に挿入されて
いる。出力制御信号ＯＥは電位変換回路４の入力端子と
第２の出力制御ＮチャネルＭＯＳトランジスタ１０のゲ
ート電極に供給され、電位変換回路４の出力Ｖ out が第
１の出力制御ＮチャネルＭＯＳトランジスタ２のゲート
電極に供給される。
ながら説明する。 （第１の実施の形態）図１は、本発明の第１の実施の形
態における半導体装置の出力回路の構成を示す回路図で
ある。図１において、１はＰチャネルＭＯＳトランジス
タ、２は第１の出力制御ＮチャネルＭＯＳトランジス
タ、１０は第２の出力制御ＮチャネルＭＯＳトランジス
タ、３はＮチャネルＭＯＳトランジスタ、４は電位変換
回路である。５は第１の入力端子で出力データ信号Ｄ
が、６は第２の入力端子で出力制御信号ＯＥがそれぞれ
供給される。ＰチャネルＭＯＳトランジスタ１は電源Ｖ
DDと内部ノードＮＤとの間に挿入され、第１および第２
の出力制御ＮチャネルＭＯＳトランジスタ２、１０は、
内部ノードＮＤと外部端子７との間に並列に挿入されて
いる。出力制御信号ＯＥは電位変換回路４の入力端子と
第２の出力制御ＮチャネルＭＯＳトランジスタ１０のゲ
ート電極に供給され、電位変換回路４の出力Ｖ out が第
１の出力制御ＮチャネルＭＯＳトランジスタ２のゲート
電極に供給される。
【００２０】なお、本実施の形態では、電位変換回路４
は、外部から印加された電源ＶDDをもとに内部で発生さ
れた昇圧電源を用い、ＶDDレベルの入力信号を昇圧電源
のレベルの出力信号にレベル変換する回路であるが、電
位変換回路は他の構成であってもよい。例えば、昇圧コ
ンデンサと遅延回路を用いて信号レベルを昇圧するよう
な構成であってもよい。
は、外部から印加された電源ＶDDをもとに内部で発生さ
れた昇圧電源を用い、ＶDDレベルの入力信号を昇圧電源
のレベルの出力信号にレベル変換する回路であるが、電
位変換回路は他の構成であってもよい。例えば、昇圧コ
ンデンサと遅延回路を用いて信号レベルを昇圧するよう
な構成であってもよい。
【００２１】図１に示した出力回路は、出力制御信号Ｏ
Ｅが”Ｈ”レベルであるときに、出力データＤの論理レ
ベルに応じたデータ信号ＤＱを外部端子７へ出力するも
のである。
Ｅが”Ｈ”レベルであるときに、出力データＤの論理レ
ベルに応じたデータ信号ＤＱを外部端子７へ出力するも
のである。
【００２２】まず、非出力動作時における図１の出力回
路の動作について説明する。非出力動作時には、出力制
御信号ＯＥが”Ｌ”レベルになる。出力制御信号ＯＥ
が”Ｌ”レベルの時、ＰチャネルＭＯＳトランジスタ１
のゲート電極に供給される信号Ｓｈは”Ｈ”に、Ｎチャ
ネルＭＯＳトランジスタ３のゲート電極に供給される信
号Ｓｌは”Ｌ”になる。また、第１の出力制御Ｎチャネ
ルＭＯＳトランジスタ２、および、第２の出力制御Ｎチ
ャネルＭＯＳトランジスタ１０のゲート電圧がともに”
Ｌ”レベルとなる。したがって、ＰチャネルＭＯＳトラ
ンジスタ１、第１および第２の出力制御ＮチャネルＭＯ
Ｓトランジスタ２、１０、ＮチャネルＭＯＳトランジス
タ３は、いずれもカットオフする。この結果、外部端子
７はハイインピーダンス状態となる。
路の動作について説明する。非出力動作時には、出力制
御信号ＯＥが”Ｌ”レベルになる。出力制御信号ＯＥ
が”Ｌ”レベルの時、ＰチャネルＭＯＳトランジスタ１
のゲート電極に供給される信号Ｓｈは”Ｈ”に、Ｎチャ
ネルＭＯＳトランジスタ３のゲート電極に供給される信
号Ｓｌは”Ｌ”になる。また、第１の出力制御Ｎチャネ
ルＭＯＳトランジスタ２、および、第２の出力制御Ｎチ
ャネルＭＯＳトランジスタ１０のゲート電圧がともに”
Ｌ”レベルとなる。したがって、ＰチャネルＭＯＳトラ
ンジスタ１、第１および第２の出力制御ＮチャネルＭＯ
Ｓトランジスタ２、１０、ＮチャネルＭＯＳトランジス
タ３は、いずれもカットオフする。この結果、外部端子
７はハイインピーダンス状態となる。
【００２３】この状態で、外部端子７に外部から電源電
圧ＶDDを上回る正の電圧ＶＤＱが印加されても、第１お
よび第２の出力制御ＮチャネルＭＯＳトランジスタ２、
１０はカットオフしたままであるので、電源電圧ＶDDを
上回る正の電圧ＶＤＱが印加されるのは第１および第２
の出力制御ＮチャネルＭＯＳトランジスタ２、１０のド
レイン電極にとどまり、ＰチャネルＭＯＳトランジスタ
１のドレイン電極にはこの電圧は印加されない。Ｎチャ
ネルＭＯＳトランジスタのドレイン電極は、接地ないし
は負の電圧にバイアスされたＰ型基板ないしはＰ型ウェ
ル中のＮ型拡散領域で形成されるので、これに正の電圧
が印加されてもＰＮ接合が順バイアスされることはな
く、ラッチアップ等の不具合を生じることはない。
圧ＶDDを上回る正の電圧ＶＤＱが印加されても、第１お
よび第２の出力制御ＮチャネルＭＯＳトランジスタ２、
１０はカットオフしたままであるので、電源電圧ＶDDを
上回る正の電圧ＶＤＱが印加されるのは第１および第２
の出力制御ＮチャネルＭＯＳトランジスタ２、１０のド
レイン電極にとどまり、ＰチャネルＭＯＳトランジスタ
１のドレイン電極にはこの電圧は印加されない。Ｎチャ
ネルＭＯＳトランジスタのドレイン電極は、接地ないし
は負の電圧にバイアスされたＰ型基板ないしはＰ型ウェ
ル中のＮ型拡散領域で形成されるので、これに正の電圧
が印加されてもＰＮ接合が順バイアスされることはな
く、ラッチアップ等の不具合を生じることはない。
【００２４】また、この状態で、外部端子７に外部から
負の電圧−ＶＤＱが印加され、この印加電圧の絶対値Ｖ
ＤＱが第１および第２の出力制御ＮチャネルＭＯＳトラ
ンジスタ２、１０のしきい値電圧Ｖthを上回った場合、
これらのＮチャネルＭＯＳトランジスタ２、１０はオン
する。しかし、Ｐチャネルトランジスタ１はカットオフ
状態を保持するので、これらのＮチャネルＭＯＳトラン
ジスタ２、１０に電源ＶDDからドレイン電流が供給され
ることはない。そのため、ＮチャネルＭＯＳトランジス
タ２、１０のターンオンに起因した基板電流は発生しな
い。したがって、ＤＲＡＭのメモリセルデータの破壊等
の不具合を生じることもない。
負の電圧−ＶＤＱが印加され、この印加電圧の絶対値Ｖ
ＤＱが第１および第２の出力制御ＮチャネルＭＯＳトラ
ンジスタ２、１０のしきい値電圧Ｖthを上回った場合、
これらのＮチャネルＭＯＳトランジスタ２、１０はオン
する。しかし、Ｐチャネルトランジスタ１はカットオフ
状態を保持するので、これらのＮチャネルＭＯＳトラン
ジスタ２、１０に電源ＶDDからドレイン電流が供給され
ることはない。そのため、ＮチャネルＭＯＳトランジス
タ２、１０のターンオンに起因した基板電流は発生しな
い。したがって、ＤＲＡＭのメモリセルデータの破壊等
の不具合を生じることもない。
【００２５】次に、データ出力時の動作について説明す
る。データ出力時は出力制御信号ＯＥが”Ｈ”レベルに
なる。出力制御信号ＯＥが”Ｌ”から”Ｈ”に遷移する
と、直ちに第２の出力制御ＮチャネルＭＯＳトランジス
タ１０がオンする。同時に、電位変換回路４が動作し、
昇圧された出力制御信号Ｖout が第１の出力制御Ｎチャ
ネルＭＯＳトランジスタ２のゲート電極に供給される。
それから、”Ｈ”レベルあるいは”Ｌ”レベルに確定し
たデータが出力される。出力データ信号Ｄが”Ｈ”レベ
ルになった場合には、信号ＳｈおよびＳｌがともに”
Ｌ”レベルとなり、ＰチャネルＭＯＳトランジスタ１が
オン、ＮチャネルＭＯＳトランジスタ３がカットオフす
る。その結果、電源と外部端子の間に挿入されたＰチャ
ネルＭＯＳトランジスタ１と出力制御ＮチャネルＭＯＳ
トランジスタ２、１０が全て導通し、外部端子から”
Ｈ”レベルのデータが出力される。出力データ信号Ｄ
が”Ｌ”レベルになった場合には、信号ＳｈおよびＳｌ
がともに”Ｈ”レベルとなり、ＰチャネルＭＯＳトラン
ジスタ１がカットオフ、ＮチャネルＭＯＳトランジスタ
３がオンする。その結果、接地と外部端子の間に挿入さ
れたＮチャネルＭＯＳトランジスタ３が導通し、外部端
子から”Ｌ”レベルのデータが出力される。データ出力
時には、”Ｈ”レベル、”Ｌ”レベルに確定したデータ
が出力される前に、第１および第２の出力制御Ｎチャネ
ルＭＯＳトランジスタがオンし、第１の出力制御Ｎチャ
ネルＭＯＳトランジスタのゲート電極が電源電圧を上回
る正の電圧に昇圧されるので、昇圧に要する時間がデー
タの出力を遅延させることはなく、高速な半導体装置の
出力回路が実現できる。
る。データ出力時は出力制御信号ＯＥが”Ｈ”レベルに
なる。出力制御信号ＯＥが”Ｌ”から”Ｈ”に遷移する
と、直ちに第２の出力制御ＮチャネルＭＯＳトランジス
タ１０がオンする。同時に、電位変換回路４が動作し、
昇圧された出力制御信号Ｖout が第１の出力制御Ｎチャ
ネルＭＯＳトランジスタ２のゲート電極に供給される。
それから、”Ｈ”レベルあるいは”Ｌ”レベルに確定し
たデータが出力される。出力データ信号Ｄが”Ｈ”レベ
ルになった場合には、信号ＳｈおよびＳｌがともに”
Ｌ”レベルとなり、ＰチャネルＭＯＳトランジスタ１が
オン、ＮチャネルＭＯＳトランジスタ３がカットオフす
る。その結果、電源と外部端子の間に挿入されたＰチャ
ネルＭＯＳトランジスタ１と出力制御ＮチャネルＭＯＳ
トランジスタ２、１０が全て導通し、外部端子から”
Ｈ”レベルのデータが出力される。出力データ信号Ｄ
が”Ｌ”レベルになった場合には、信号ＳｈおよびＳｌ
がともに”Ｈ”レベルとなり、ＰチャネルＭＯＳトラン
ジスタ１がカットオフ、ＮチャネルＭＯＳトランジスタ
３がオンする。その結果、接地と外部端子の間に挿入さ
れたＮチャネルＭＯＳトランジスタ３が導通し、外部端
子から”Ｌ”レベルのデータが出力される。データ出力
時には、”Ｈ”レベル、”Ｌ”レベルに確定したデータ
が出力される前に、第１および第２の出力制御Ｎチャネ
ルＭＯＳトランジスタがオンし、第１の出力制御Ｎチャ
ネルＭＯＳトランジスタのゲート電極が電源電圧を上回
る正の電圧に昇圧されるので、昇圧に要する時間がデー
タの出力を遅延させることはなく、高速な半導体装置の
出力回路が実現できる。
【００２６】データ出力時、第１の出力制御Ｎチャネル
ＭＯＳトランジスタ２のゲート電極にはＶDD＋Ｖth以上
に昇圧された出力制御信号Ｖout が印加されているの
で、”Ｈ”データ出力の場合、ＮチャネルＭＯＳトラン
ジスタのゲートしきい値電圧による電圧ロスがなく、外
部端子７は電源電圧ＶDDに等しい電位まで上昇する。外
部端子７の電位が接地ないしは中間レベルから電源電圧
ＶDDへと上昇する際、外部端子７の電位がＶDD−Ｖthに
達するまでは、第１の出力制御ＮチャネルＭＯＳトラン
ジスタ２のみでなく、第２の出力制御ＮチャネルＭＯＳ
トランジスタ１０も導通状態になり、外部端子７の電位
の上昇に寄与する。したがって、第１の出力制御Ｎチャ
ネルＭＯＳトランジスタ２としては、それ程大きなトラ
ンジスタを用いなくても、十分高速にデータを”Ｈ”に
遷移させることができる。本実施の形態では、ゲート電
極を電源電圧を上回る正の電圧へ昇圧する必要がある第
１の出力制御ＮチャネルＭＯＳトランジスタ２が小さ
く、したがって、昇圧電源の負荷が小さく、供給すべき
電流が小さくて済むので、低消費電力の半導体装置が実
現できる。また、昇圧電源の占める面積、ひいてはチッ
プ全体の面積を小さく抑えることもできる。
ＭＯＳトランジスタ２のゲート電極にはＶDD＋Ｖth以上
に昇圧された出力制御信号Ｖout が印加されているの
で、”Ｈ”データ出力の場合、ＮチャネルＭＯＳトラン
ジスタのゲートしきい値電圧による電圧ロスがなく、外
部端子７は電源電圧ＶDDに等しい電位まで上昇する。外
部端子７の電位が接地ないしは中間レベルから電源電圧
ＶDDへと上昇する際、外部端子７の電位がＶDD−Ｖthに
達するまでは、第１の出力制御ＮチャネルＭＯＳトラン
ジスタ２のみでなく、第２の出力制御ＮチャネルＭＯＳ
トランジスタ１０も導通状態になり、外部端子７の電位
の上昇に寄与する。したがって、第１の出力制御Ｎチャ
ネルＭＯＳトランジスタ２としては、それ程大きなトラ
ンジスタを用いなくても、十分高速にデータを”Ｈ”に
遷移させることができる。本実施の形態では、ゲート電
極を電源電圧を上回る正の電圧へ昇圧する必要がある第
１の出力制御ＮチャネルＭＯＳトランジスタ２が小さ
く、したがって、昇圧電源の負荷が小さく、供給すべき
電流が小さくて済むので、低消費電力の半導体装置が実
現できる。また、昇圧電源の占める面積、ひいてはチッ
プ全体の面積を小さく抑えることもできる。
【００２７】（第２の実施の形態）図２は、本発明の第
２の実施の形態における半導体装置の出力回路の構成を
示す回路図である。図２において、２、１０、３はいず
れもＮチャネルＭＯＳトランジスタ、４は電位変換回路
である。５は第１の入力端子で出力データ信号Ｄが、６
は第２の入力端子で出力制御信号ＯＥがそれぞれ供給さ
れる。ＮチャネルＭＯＳトランジスタ２、１０は、電源
と外部端子７との間に並列に挿入されている。ＡＮＤゲ
ート８には出力制御信号ＯＥと出力データ信号Ｄとが入
力され、その出力Ｓｈが電位変換回路４の入力端子とＮ
チャネルＭＯＳトランジスタ１０のゲート電極に供給さ
れ、電位変換回路４の出力Ｖout がＮチャネルＭＯＳト
ランジスタ１のゲート電極に供給される。
２の実施の形態における半導体装置の出力回路の構成を
示す回路図である。図２において、２、１０、３はいず
れもＮチャネルＭＯＳトランジスタ、４は電位変換回路
である。５は第１の入力端子で出力データ信号Ｄが、６
は第２の入力端子で出力制御信号ＯＥがそれぞれ供給さ
れる。ＮチャネルＭＯＳトランジスタ２、１０は、電源
と外部端子７との間に並列に挿入されている。ＡＮＤゲ
ート８には出力制御信号ＯＥと出力データ信号Ｄとが入
力され、その出力Ｓｈが電位変換回路４の入力端子とＮ
チャネルＭＯＳトランジスタ１０のゲート電極に供給さ
れ、電位変換回路４の出力Ｖout がＮチャネルＭＯＳト
ランジスタ１のゲート電極に供給される。
【００２８】なお、本実施の形態では、電位変換回路４
は、外部から印加された電源ＶDDをもとに内部で発生さ
れた昇圧電源を用い、ＶDDレベルの入力信号を昇圧電源
のレベルの出力信号にレベル変換する回路であるが、電
位変換回路は他の構成であってもよい。例えば、昇圧コ
ンデンサと遅延回路を用いて信号レベルを昇圧するよう
な構成であってもよい。
は、外部から印加された電源ＶDDをもとに内部で発生さ
れた昇圧電源を用い、ＶDDレベルの入力信号を昇圧電源
のレベルの出力信号にレベル変換する回路であるが、電
位変換回路は他の構成であってもよい。例えば、昇圧コ
ンデンサと遅延回路を用いて信号レベルを昇圧するよう
な構成であってもよい。
【００２９】図２に示した出力回路は、出力制御信号Ｏ
Ｅが”Ｈ”レベルであるときに、出力データＤの論理レ
ベルに応じたデータ信号ＤＱを外部端子７へ出力するも
のである。
Ｅが”Ｈ”レベルであるときに、出力データＤの論理レ
ベルに応じたデータ信号ＤＱを外部端子７へ出力するも
のである。
【００３０】まず、非出力動作時における図２の出力回
路の動作について説明する。非出力動作時には、出力制
御信号ＯＥが”Ｌ”レベルになる。出力制御信号ＯＥ
が”Ｌ”レベルの時、ＮチャネルＭＯＳトランジスタ１
０に供給される信号Ｓｈ、およびＮチャネルＭＯＳトラ
ンジスタ１０に供給される電位変換回路４を経た信号Ｖ
out はともに”Ｌ”になり、また、第３のＮチャネルＭ
ＯＳトランジスタ３のゲート電極に供給される信号Ｓｌ
も”Ｌ”になる。したがって、ＮチャネルＭＯＳトラン
ジスタ２、１０、および３は、いずれもカットオフす
る。この結果、外部端子７はハイインピーダンス状態と
なる。
路の動作について説明する。非出力動作時には、出力制
御信号ＯＥが”Ｌ”レベルになる。出力制御信号ＯＥ
が”Ｌ”レベルの時、ＮチャネルＭＯＳトランジスタ１
０に供給される信号Ｓｈ、およびＮチャネルＭＯＳトラ
ンジスタ１０に供給される電位変換回路４を経た信号Ｖ
out はともに”Ｌ”になり、また、第３のＮチャネルＭ
ＯＳトランジスタ３のゲート電極に供給される信号Ｓｌ
も”Ｌ”になる。したがって、ＮチャネルＭＯＳトラン
ジスタ２、１０、および３は、いずれもカットオフす
る。この結果、外部端子７はハイインピーダンス状態と
なる。
【００３１】本実施の形態の出力回路では、最終段はＮ
チャネルＭＯＳトランジスタのみで構成されており、外
部端子に印加された電圧がＰチャネルトランジスタのド
レイン電極に印加されることがなく、電源電圧ＶDDを上
回る正の電圧ＶＤＱが印加されてもラッチアップ等の不
具合を生じることはない。
チャネルＭＯＳトランジスタのみで構成されており、外
部端子に印加された電圧がＰチャネルトランジスタのド
レイン電極に印加されることがなく、電源電圧ＶDDを上
回る正の電圧ＶＤＱが印加されてもラッチアップ等の不
具合を生じることはない。
【００３２】次に、データ出力時の動作について説明す
る。データ出力時は出力制御信号ＯＥが”Ｈ”レベルに
なる。出力データ信号Ｄが”Ｈ”レベルになった場合に
は、信号Ｓｈ、Ｖout が”Ｈ”レベル、信号Ｓｌが”
Ｌ”レベルとなり、ＮチャネルＭＯＳトランジスタ２、
１０がオン、ＮチャネルＭＯＳトランジスタ３がカット
オフする。その結果、外部端子から”Ｈ”レベルのデー
タが出力される。出力データ信号Ｄが”Ｌ”レベルにな
った場合には、信号Ｓｈ、Ｖout が”Ｌ”レベル、信号
Ｓｌが”Ｈ”レベルとなり、ＮチャネルＭＯＳトランジ
スタ２、１０がカットオフ、ＮチャネルＭＯＳトランジ
スタ３がオンする。その結果、外部端子から”Ｌ”レベ
ルのデータが出力される。
る。データ出力時は出力制御信号ＯＥが”Ｈ”レベルに
なる。出力データ信号Ｄが”Ｈ”レベルになった場合に
は、信号Ｓｈ、Ｖout が”Ｈ”レベル、信号Ｓｌが”
Ｌ”レベルとなり、ＮチャネルＭＯＳトランジスタ２、
１０がオン、ＮチャネルＭＯＳトランジスタ３がカット
オフする。その結果、外部端子から”Ｈ”レベルのデー
タが出力される。出力データ信号Ｄが”Ｌ”レベルにな
った場合には、信号Ｓｈ、Ｖout が”Ｌ”レベル、信号
Ｓｌが”Ｈ”レベルとなり、ＮチャネルＭＯＳトランジ
スタ２、１０がカットオフ、ＮチャネルＭＯＳトランジ
スタ３がオンする。その結果、外部端子から”Ｌ”レベ
ルのデータが出力される。
【００３３】”Ｈ”データ出力時、ＮチャネルＭＯＳト
ランジスタ２のゲート電極にはＶDD＋Ｖth以上に昇圧さ
れた出力制御信号Ｖout が印加されているので、Ｎチャ
ネルＭＯＳトランジスタのゲートしきい値電圧による電
圧ロスがなく、外部端子７は電源電圧ＶDDに等しい電位
まで上昇する。外部端子７の電位が接地ないしは中間レ
ベルから電源電圧ＶDDへと上昇する際、外部端子７の電
位がＶDD−Ｖthに達するまでは、ＮチャネルＭＯＳトラ
ンジスタ２のみでなく、ＮチャネルＭＯＳトランジスタ
１０も導通状態になり、外部端子７の電位の上昇に寄与
する。したがって、ＮチャネルＭＯＳトランジスタ２が
それ程大きなトランジスタでなくても、十分高速にデー
タを”Ｈ”に遷移させることができる。本実施の形態で
は、ゲート電極を電源電圧を上回る正の電圧へ昇圧する
必要があるＮチャネルＭＯＳトランジスタ２が小さく、
したがって、昇圧電源の負荷が小さく、供給すべき電流
が小さくて済むので、低消費電力の半導体装置が実現で
きる。また、昇圧電源の占める面積、ひいてはチップ全
体の面積を小さく抑えることもできる。
ランジスタ２のゲート電極にはＶDD＋Ｖth以上に昇圧さ
れた出力制御信号Ｖout が印加されているので、Ｎチャ
ネルＭＯＳトランジスタのゲートしきい値電圧による電
圧ロスがなく、外部端子７は電源電圧ＶDDに等しい電位
まで上昇する。外部端子７の電位が接地ないしは中間レ
ベルから電源電圧ＶDDへと上昇する際、外部端子７の電
位がＶDD−Ｖthに達するまでは、ＮチャネルＭＯＳトラ
ンジスタ２のみでなく、ＮチャネルＭＯＳトランジスタ
１０も導通状態になり、外部端子７の電位の上昇に寄与
する。したがって、ＮチャネルＭＯＳトランジスタ２が
それ程大きなトランジスタでなくても、十分高速にデー
タを”Ｈ”に遷移させることができる。本実施の形態で
は、ゲート電極を電源電圧を上回る正の電圧へ昇圧する
必要があるＮチャネルＭＯＳトランジスタ２が小さく、
したがって、昇圧電源の負荷が小さく、供給すべき電流
が小さくて済むので、低消費電力の半導体装置が実現で
きる。また、昇圧電源の占める面積、ひいてはチップ全
体の面積を小さく抑えることもできる。
【００３４】
【発明の効果】以上のように、本発明に係る半導体装置
の出力回路によれば、データ非出力時、外部端子から電
源電圧を上回る正の電圧が印加されても、ＰチャネルＭ
ＯＳトランジスタのドレイン電極にこの電圧が印加され
ることはなく、ラッチアップ等の不具合を生じることが
ない。さらに、データ出力時、第１のＮチャネルＭＯＳ
トランジスタのゲート電極に電源電圧を上回る正の電圧
が印加され、第２のＮチャネルＭＯＳトランジスタのゲ
ート電極に電源電圧が印加されるが、”Ｈ”データ出力
時、外部端子がＶDD−Ｖthに達するまでは、第１および
第２のＮチャネルトランジスタがともにオンした状態に
なり外部端子の電位上昇に寄与するため、ゲート電極を
電源電圧を上回る正の電圧へ昇圧する必要がある第１の
ＮチャネルＭＯＳトランジスタ２が小さくても高速にデ
ータを”Ｈ”に遷移させることができる。その結果、電
源電圧を上回る正の電圧に昇圧すべき負荷容量が小さく
なり、消費電力が小さくなる。したがって、回路を構成
する素子の異常動作を防ぎつつ、データ出力の高速化、
低消費電力化を実現することができる。
の出力回路によれば、データ非出力時、外部端子から電
源電圧を上回る正の電圧が印加されても、ＰチャネルＭ
ＯＳトランジスタのドレイン電極にこの電圧が印加され
ることはなく、ラッチアップ等の不具合を生じることが
ない。さらに、データ出力時、第１のＮチャネルＭＯＳ
トランジスタのゲート電極に電源電圧を上回る正の電圧
が印加され、第２のＮチャネルＭＯＳトランジスタのゲ
ート電極に電源電圧が印加されるが、”Ｈ”データ出力
時、外部端子がＶDD−Ｖthに達するまでは、第１および
第２のＮチャネルトランジスタがともにオンした状態に
なり外部端子の電位上昇に寄与するため、ゲート電極を
電源電圧を上回る正の電圧へ昇圧する必要がある第１の
ＮチャネルＭＯＳトランジスタ２が小さくても高速にデ
ータを”Ｈ”に遷移させることができる。その結果、電
源電圧を上回る正の電圧に昇圧すべき負荷容量が小さく
なり、消費電力が小さくなる。したがって、回路を構成
する素子の異常動作を防ぎつつ、データ出力の高速化、
低消費電力化を実現することができる。
【００３５】また、請求項４記載の発明のようにＰチャ
ネルＭＯＳトランジスタと第３のＮチャネルＭＯＳトラ
ンジスタとのうちのいずれか一方がオンする前に、第１
のＮチャネルＭＯＳトランジスタと第２のＮチャネルＭ
ＯＳトランジスタとがオンするようにすれば、データ出
力時には、”Ｈ”レベル、”Ｌ”レベルに確定したデー
タが出力される前に、第１および第２のＮチャネルＭＯ
Ｓトランジスタがオンし、第１のＮチャネルＭＯＳトラ
ンジスタのゲート電極が電源電圧を上回る正の電圧に昇
圧されるので、昇圧に要する時間がデータの出力を遅延
させることはなく、データ出力を高速化することができ
る。
ネルＭＯＳトランジスタと第３のＮチャネルＭＯＳトラ
ンジスタとのうちのいずれか一方がオンする前に、第１
のＮチャネルＭＯＳトランジスタと第２のＮチャネルＭ
ＯＳトランジスタとがオンするようにすれば、データ出
力時には、”Ｈ”レベル、”Ｌ”レベルに確定したデー
タが出力される前に、第１および第２のＮチャネルＭＯ
Ｓトランジスタがオンし、第１のＮチャネルＭＯＳトラ
ンジスタのゲート電極が電源電圧を上回る正の電圧に昇
圧されるので、昇圧に要する時間がデータの出力を遅延
させることはなく、データ出力を高速化することができ
る。
【００３６】さらに、請求項２または５記載の発明のよ
うに電位変換回路が内部昇圧電源を用いて電源電圧より
も高く昇圧した電圧を出力する場合には、昇圧電源の供
給すべき電流が小さくて済むので、昇圧電源の占める面
積、ひいてはチップ全体の面積を小さく抑えることがで
き、低コストの半導体装置を実現できる。
うに電位変換回路が内部昇圧電源を用いて電源電圧より
も高く昇圧した電圧を出力する場合には、昇圧電源の供
給すべき電流が小さくて済むので、昇圧電源の占める面
積、ひいてはチップ全体の面積を小さく抑えることがで
き、低コストの半導体装置を実現できる。
【図１】本発明の第１の実施の形態に係る半導体装置の
出力回路の構成を示す回路図
出力回路の構成を示す回路図
【図２】本発明の第２の実施の形態に係る半導体装置の
出力回路の構成を示す回路図
出力回路の構成を示す回路図
【図３】従来の半導体装置のＮＭＯＳ型出力回路の構成
を示す回路図
を示す回路図
【図４】従来の半導体装置のＣＭＯＳ型出力回路の構成
を示す回路図
を示す回路図
１ ＰチャネルＭＯＳトランジスタ ２ 第１の出力制御ＮチャネルＭＯＳトランジスタ ３ ＮチャネルＭＯＳトランジスタ ４ 電位変換回路 ５ 第１の入力端子 ６ 第２の入力端子 １０ 第２の出力制御ＮチャネルＭＯＳトランジスタ
Claims (5)
- 【請求項１】 電源と外部端子との間の電流経路中で並
列に接続された第１のＮチャネルＭＯＳトランジスタお
よび第２のＮチャネルＭＯＳトランジスタと、前記外部
端子と接地との間の電流経路中に接続された第３のＮチ
ャネルＭＯＳトランジスタと、前記電源の電圧に等しい
電圧を入力し、前記電源の電圧よりも高く昇圧した電圧
を出力する電位変換回路とを備え、データ出力時に、前
記電位変換回路の出力を前記第１のＮチャネルＭＯＳト
ランジスタのゲートに供給し、前記電源の電圧を前記第
２のＮチャネルＭＯＳトランジスタのゲートに供給する
ことを特徴とする半導体装置の出力回路。 - 【請求項２】 前記電位変換回路が内部昇圧電源を用い
て前記電源の電圧よりも高く昇圧した電圧を出力するこ
とを特徴とする請求項１記載の半導体装置の出力回路。 - 【請求項３】 電源と内部ノードとの間に接続されたＰ
チャネルＭＯＳトランジスタと、前記内部ノードと外部
端子との間に並列に接続された第１のＮチャネルＭＯＳ
トランジスタおよび第２のＮチャネルＭＯＳトランジス
タと、前記外部端子と接地との間に接続された第３のＮ
チャネルＭＯＳトランジスタと、前記電源の電圧に等し
い電圧を入力し、前記電源の電圧よりも高く昇圧した電
圧を出力する電位変換回路とを備え、データ出力時に、
前記電位変換回路の出力を前記第１のＮチャネルＭＯＳ
トランジスタのゲートに供給し、前記電源の電圧を前記
第２のＮチャネルＭＯＳトランジスタのゲートに供給す
ることを特徴とする半導体装置の出力回路。 - 【請求項４】 データ非出力時には、前記第１のＮチャ
ネルＭＯＳトランジスタと前記第２のＮチャネルＭＯＳ
トランジスタとがともにカットオフし、データ出力時に
は、前記ＰチャネルＭＯＳトランジスタと前記第３のＮ
チャネルＭＯＳトランジスタとのうちのいずれか一方が
オンする前に、前記第１のＮチャネルＭＯＳトランジス
タと前記第２のＮチャネルＭＯＳトランジスタとがオン
することを特徴とする請求項３記載の半導体装置の出力
回路。 - 【請求項５】 前記電位変換回路が内部昇圧電源を用い
て前記電源の電圧よりも高く昇圧した電圧を出力するこ
とを特徴とする請求項３または４記載の半導体装置の出
力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22340296A JP3586985B2 (ja) | 1996-08-26 | 1996-08-26 | 半導体装置の出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22340296A JP3586985B2 (ja) | 1996-08-26 | 1996-08-26 | 半導体装置の出力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1064265A true JPH1064265A (ja) | 1998-03-06 |
| JP3586985B2 JP3586985B2 (ja) | 2004-11-10 |
Family
ID=16797591
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22340296A Expired - Fee Related JP3586985B2 (ja) | 1996-08-26 | 1996-08-26 | 半導体装置の出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3586985B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002533971A (ja) * | 1998-12-18 | 2002-10-08 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 過電圧保護ｉ／ｏバッファ |
| JP2011188013A (ja) * | 2010-03-04 | 2011-09-22 | Toshiba Corp | 出力バッファ |
-
1996
- 1996-08-26 JP JP22340296A patent/JP3586985B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002533971A (ja) * | 1998-12-18 | 2002-10-08 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 過電圧保護ｉ／ｏバッファ |
| JP2011188013A (ja) * | 2010-03-04 | 2011-09-22 | Toshiba Corp | 出力バッファ |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3586985B2 (ja) | 2004-11-10 |
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