JP3042234B2 - Ｃｍｏｓ遅延ゲート回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はＣＭＯＳ遅延ゲート回路
に関し、特にＣＭＯＳゲートアレイを用いたデジタル集
積回路に利用されるＣＭＯＳ遅延ゲート回路に関する。

【０００２】

【従来の技術】一般にＣＭＯＳゲートアレイにおいて
は、均一なチャネル長およびチャネル幅を有するＭＯＳ
トランジスタをアレー状に配列して、各ＭＯＳトランジ
スタ間の接続を行う金属配線を種々変更することによ
り、所望する回路機能が実現されている。従って、デジ
タル集積回路の構成要素となるＮＡＮＤ回路およびＮＯ
Ｒ回路等の論理ゲート回路は、必然的に均一なチャネル
長およびチャネル幅のＭＯＳトランジスタにより構成さ
れることになる。この場合、チャネル長については、高
速動作を可能とするために、プロセス・デバイス技術の
許容する限度内において短かい寸法により通常の設計が
行われている。このような状態において、従来のＣＭＯ
Ｓ遅延ゲート回路は、図３に示されるように、入力端子
１１０、出力端子１１１および電源端子１１２に対応し
て、ＰＭＯＳトランジスタ５４および５５、ＮＭＯＳト
ランジスタ５６および５７を含むインバータ５３と、Ｐ
ＭＯＳトランジスタ５９および６０、ＮＭＯＳトランジ
スタ６１および６２を含むインバータ５８と、ＰＭＯＳ
トランジスタ６４および６５、ＮＭＯＳトランジスタ６
６および６７を含むインバータ６３と、ＰＭＯＳトラン
ジスタ６９および７０、ＮＭＯＳトランジスタ７１およ
び７２を含むインバータ６８と、ＰＭＯＳトランジスタ
７４および７５、ＮＭＯＳトランジスタ７６および７７
を含むインバータ７３と、ＰＭＯＳトランジスタ７９お
よびＮＭＯＳトランジスタ８０を含むインバータ７８と
を備えて構成される。

【０００３】図３に示されるように、本従来例において
は、入力端子１１０に対応して、インバータ５３、５
８、６３、６８および７３が５段縦続接続され、終段の
インバータ７８を介して出力端子１１１が接続されてい
る。インバータ５３、５８、６３、６８および７３を構
成するＰＭＯＳトランジスタとＮＭＯＳトランジスタ
が、それぞれ２段に直列に接続されているのは、これに
より駆動能力を低下させて動作速度を遅くするためであ
り、ゲートアレイ等のように短チャネルのＭＯＳトラン
ジスタしか使用することのできない場合の対応策であ
る。仮にチャネル長を長くすることが可能であれば、勿
論チャネル長を長くすることにより、所望の遅延値を得
るために必要となるＭＯＳトランジスタの数量を少なく
することができるため、遅延ゲート回路の高集積化を図
ることができるが、ゲートアレイを用いる場合には上述
のように不可能である。従って、従来は、図３に示され
るような回路構成が用いられている。なお、図３におい
て、出力端子１１１に接続されるインバータ７８におい
ては、ＰＭＯＳトランジスタおよびＮＭＯＳトランジス
タをそれぞれ直列に接続されていないが、これは外部負
荷に対する駆動能力低下を防止するためである。当該遅
延ゲート回路により、入力端子１１０に入力される信号
は、インバータの段数に関連する遅延時間を付与されて
出力端子１１１に出力される。なお、遅延量は、インバ
ータの段数を調節することにより適宜設定される。

【０００４】

【発明が解決しようとする課題】上述した従来のＣＭＯ
Ｓ遅延ゲート回路においては、その遅延量は、各インバ
ータを構成するＰＭＯＳトランジスタおよびＮＭＯＳト
ランジスタの直列接続個数によるインバータの動作速度
の低下と、前記各インバータの接続段数により設定され
ている。従って、所望の遅延量が大きくなればなる程、
数多くのＭＯＳトランジスタが必要となり、ＣＭＯＳ遅
延ゲート回路の集積度が低下するという欠点がある。

【０００５】また、所望の遅延量の増大に伴ない、構成
要素のインバータの負荷容量が大きくなり、これにより
消費電力が増大するという欠点がある。

【０００６】

【課題を解決するための手段】第１の発明のＣＭＯＳ遅
延ゲート回路は、ドレイン電極およびゲート電極が共に
電源端子に接続され、基板電極が接地端子に接続される
第１のＮＭＯＳトランジスタにより形成される電圧降下
回路と、ソース電極が前記第１のＮＭＯＳトランジスタ
のソース電極に接続され、ゲート電極が入力端子に接続
されて、基板電極が電源端子に接続される第１のＰＭＯ
Ｓトランジスタと、ソース電極が前記第１のＰＭＯＳト
ランジスタのドレイン電極に接続され、ゲート電極およ
び基板電極が、それぞれ前記第１のＰＭＯＳトランジス
タの対応するゲート電極および基板電極に接続される第
２のＰＭＯＳトランジスタと、ドレイン電極が前記第２
のＰＭＯＳトランジスタのドレイン電極に接続され、ゲ
ート電極が入力端子に接続されて、基板電極が接地端子
に接続される第２のＮＭＯＳトランジスタと、ドレイン
電極が前記第２のＮＭＯＳトランジスタのソース電極に
接続され、ゲート電極および基板電極が、それぞれ前記
第２のＮＭＯＳトランジスタの対応するゲート電極およ
び基板電極に接続されて、ソース電極が接地端子に接続
される第３のＮＭＯＳトランジスタと、ソース電極が前
記第１のＮＭＯＳトランジスタのソース電極に接続さ
れ、ゲート電極が前記第２のＰＭＯＳトランジスタのド
レイン電極に接続されて、基板電極が電源端子に接続さ
れる第３のＰＭＯＳトランジスタと、ソース電極が前記
第３のＰＭＯＳトランジスタのドレイン電極に接続さ
れ、ゲート電極および基板電極が、それぞれ前記第３の
ＰＭＯＳトランジスタの対応するゲート電極および基板
電極に接続される第４のＰＭＯＳトランジスタと、ドレ
イン電極が前記第４のＰＭＯＳトランジスタのドレイン
電極に接続され、ゲート電極が前記第４のＰＭＯＳトラ
ンジスタのゲート電極に接続されて、ソース電極および
基板電極が共に接地端子に接続される第４のＮＭＯＳト
ランジスタと、ソース電極および基板電極が共に電源端
子に接続される第５のＰＭＯＳトランジスタと、ソース
電極が前記第５のＰＭＯＳトランジスタのドレイン電極
に接続され、ゲート電極および基板電極が、それぞれ前
記第５のＰＭＯＳトランジスタの対応するゲート電極お
よび基板電極に接続されて、ドレイン電極が前記第４の
ＰＭＯＳトランジスタのドレイン電極に接続される第６
のＰＭＯＳトランジスタと、ソース電極および基板電極
が共に電源端子に接続され、ゲート電極が前記第６のＰ
ＭＯＳトランジスタのドレイン電極に接続される第７の
ＰＭＯＳトランジスタと、ソース電極が前記第７のＰＭ
ＯＳトランジスタのドレイン電極に接続され、ゲート電
極および基板電極が、それぞれ前記第７のＰＭＯＳトラ
ンジスタの対応するゲート電極および基板電極に接続さ
れて、ドレイン電極が、前記第５および第６のＰＭＯＳ
トランジスタのゲート電極に接続される第８のＰＭＯＳ
トランジスタと、ドレイン電極が前記第８のＰＭＯＳト
ランジスタのドレイン電極に接続され、ゲート電極が前
記第８のＰＭＯＳトランジスタのゲート電極に接続され
て、基板電極が接地端子に接続される第５のＮＭＯＳト
ランジスタと、ドレイン電極が前記第５のＮＭＯＳトラ
ンジスタのソース電極に接続され、ゲート電極および基
板電極が、それぞれ前記第５のＮＭＯＳトランジスタの
対応するゲート電極および基板電極に接続されて、ソー
ス電極が接地端子に接続される第６のＮＭＯＳトランジ
スタと、ソース電極および基板電極が共に電源端子に接
続され、ゲート電極が前記第８のＰＭＯＳトランジスタ
のドレイン電極に接続されて、ドレイン電極が出力端子
に接続される第９のＰＭＯＳトランジスタと、ドレイン
電極が出力端子に接続され、ゲート電極が前記第９のＰ
ＭＯＳトランジスタのゲート電極に接続されて、ソース
電極および基板電極が共に接地端子に接続される第７の
ＮＭＯＳトランジスタと、を備えることを特徴としてい
る。

【０００７】また、第２の発明のＣＭＯＳ遅延ゲート回
路は、ドレイン電極およびゲート電極が共に電源端子に
接続され、基板電極が接地端子に接続される第１のＮＭ
ＯＳトランジスタにより形成される電圧降下回路と、ソ
ース電極が前記第１のＮＭＯＳトランジスタのソース電
極に接続され、ゲート電極が入力端子に接続されて、基
板電極が電源端子に接続される第１のＰＭＯＳトランジ
スタと、ソース電極が前記第１のＰＭＯＳトランジスタ
のドレイン電極に接続され、ゲート電極が入力端子に接
続されて、基板電極が接地端子に接続される第２のＮＭ
ＯＳトランジスタと、ソース電極が前記第２のＮＭＯＳ
トランジスタのソース電極に接続され、ゲート電極およ
びドレイン電極が共に接地端子に接続されて、基板電極
が電源端子に接続される第２のＰＭＯＳトランジスタに
より形成される電圧降下回路と、ソース電極が前記第１
のＰＭＯＳトランジスタのソース電極に接続され、ゲー
ト電極が前記第１のＰＭＯＳトランジスタのドレイン電
極に接続されて、基板電極が電源端子に接続される第３
のＰＭＯＳトランジスタと、ドレイン電極が前記第３の
ＰＭＯＳトランジスタのドレイン電極に接続され、ゲー
ト電極が前記第３のＰＭＯＳトランジスタのゲート電極
に接続されて、基板電極が接地端子に接続されるととも
に、ソース電極が前記第２のＮＭＯＳトランジスタのソ
ース電極に接続される第３のＮＭＯＳトランジスタと、
ソース電極が前記第３のＰＭＯＳトランジスタのソース
電極に接続され、ゲート電極が前記第３のＰＭＯＳトラ
ンジスタのドレイン電極に接続されて、基板電極が電源
端子に接続される第４のＰＭＯＳトランジスタと、ソー
ス電極が前記第４のＰＭＯＳトランジスタのドレイン電
極に接続され、ゲート電極が前記第４のＰＭＯＳトラン
ジスタのゲート電極に接続されて、基板電極が接地端子
に接続されるとともに、ソース電極が前記第３のＮＭＯ
Ｓトランジスタのソース電極に接続される第４のＮＭＯ
Ｓトランジスタと、ソース電極が前記第４のＰＭＯＳト
ランジスタのソース電極に接続され、ゲート電極が前記
第４のＰＭＯＳトランジスタのドレイン電極に接続され
て、基板電極が電源端子に接続される第５のＰＭＯＳト
ランジスタと、ソース電極が前記第５のＰＭＯＳトラン
ジスタのドレイン電極に接続され、ゲート電極が前記第
５のＰＭＯＳトランジスタのゲート電極に接続されて、
基板電極が接地端子に接続されるとともに、ソース電極
が前記第４のＮＭＯＳトランジスタのソース電極に接続
される第５のＮＭＯＳトランジスタと、ソース電極およ
び基板電極が共に電源端子に接続される第６のＰＭＯＳ
トランジスタと、ソース電極が前記第６のＰＭＯＳトラ
ンジスタのドレイン電極に接続され、ゲート電極および
基板電極が、それぞれ前記第６のＰＭＯＳトランジスタ
の対応するゲート電極および基板電極に接続されて、ド
レイン電極が前記第５のＰＭＯＳトランジスタのドレイ
ン電極に接続される第７のＰＭＯＳトランジスタと、ド
レイン電極が前記第７のＰＭＯＳトランジスタのドレイ
ン電極に接続され、ゲート電極が前記第６および第７の
ＰＭＯＳトランジスタのゲート電極に接続されて、基板
電極が接地端子に接続される第６のＮＭＯＳトランジス
タと、ドレイン電極が前記第６のＮＭＯＳトランジスタ
のソース電極に接続され、ゲート電極および基板電極
が、それぞれ前記第６のＮＭＯＳトランジスタの対応す
るゲート電極および基板電極に接続されて、ソース電極
が接地端子に接続される第７のＮＭＯＳトランジスタ
と、ソース電極および基板電極が共に電源端子に接続さ
れ、ゲート電極が前記第７のＰＭＯＳトランジスタのド
レイン電極に接続される第８のＰＭＯＳトランジスタ
と、ソース電極が前記第８のＰＭＯＳトランジスタのド
レイン電極に接続され、ゲート電極および基板電極が、
それぞれ前記第８のＰＭＯＳトランジスタの対応するゲ
ート電極および基板電極に接続されて、ドレイン電極が
前記第６および第７のＰＭＯＳトランジスタのゲート電
極に接続される第９のＰＭＯＳトランジスタと、ドレイ
ン電極が前記第９のＰＭＯＳトランジスタのドレイン電
極に接続され、ゲート電極が前記第８および第９のＰＭ
ＯＳトランジスタのゲート電極に接続されて、基板電極
が接地端子に接続される第８のＮＭＯＳトランジスタ
と、ドレイン電極が前記第８のＮＭＯＳトランジスタの
ソース電極に接続され、ゲート電極および基板電極が、
それぞれ前記第８のＮＭＯＳトランジスタの対応するゲ
ート電極および基板電極に接続されて、ソース電極が接
地端子に接続される第９のＮＭＯＳトランジスタと、ソ
ース電極および基板電極が共に電源端子に接続され、ゲ
ート電極が前記第９のＰＭＯＳトランジスタのドレイン
電極に接続されて、ドレイン電極が出力端子に接続され
る第１０のＰＭＯＳトランジスタと、ドレイン電極が前
記第１０のＰＭＯＳトランジスタのドレイン電極に接続
され、ゲート電極が前記第１０のＰＭＯＳトランジスタ
のゲート電極に接続されて、ソース電極および基板電極
が、共に接地端子に接続される第１０のＮＭＯＳトラン
ジスタと、を備えることを特徴としている。

【０００８】

【実施例】次に、本発明について図面を参照して説明す
る。

【０００９】図１は本発明の第１の実施例を示す回路図
である。図１に示されるように、本実施例は、入力端子
１０１、出力端子１０２、電源端子１０３および接地端
子１０４に対応して、ＮＭＯＳトランジスタ２により形
成される電圧降下回路１と、直列接続されるＰＭＯＳト
ランジスタ４および５と、同じく直列接続されるＮＭＯ
Ｓトランジスタ６および７とにより形成されるインバー
タ３と、直列接続されるＰＭＯＳトランジスタ９および
１０と、ＮＭＯＳトランジスタ１１とにより形成される
インバータ８と、直列接続されるＰＭＯＳトランジスタ
１３および１４により形成されるレベル補正回路１２
と、直列接続されるＰＭＯＳトランジスタ１６および１
７と、同じく直列接続されるＮＭＯＳトランジスタ１８
および１９とにより形成されるインバータ１５と、直列
接続されるＰＭＯＳトランジスタ２１およびＮＭＯＳト
ランジスタ２２により形成されるインバータ２０とを備
えて構成される。

【００１０】図１において、インバータ３および１５
は、前述の従来例におけるインバータと同一構成であ
る。レベル補正回路１２は、インバータ８の“Ｈ”レベ
ル出力電圧が、電圧降下回路１により低下した分のレベ
ルを補正するための回路である。また、電源端子１０３
より供給される電源電圧は、電圧降下回路１を形成する
ＮＭＯＳトランジスタ２の基板バイアス効果を含んだし
きい値電圧分だけ低い電圧となり、インバータ３および
８に供給される。これにより、インバータ３および８を
形成するＰＭＯＳトランジスタおよびＮＭＯＳトランジ
スタの電流駆動能力は、印加電圧が低下した分劣化し、
動作速度を遅くすることができる。また、インバータ２
０に接続される出力端子１０２における電圧振幅レベル
は、電源端子１０３の電圧よりも電圧降下回路１による
低下分により、負荷の充放電電流を少なくすることがで
きる。なお、レベル補正回路１２は、インバータ１５の
出力をＰＭＯＳトランジスタ１３および１４のゲート電
極に接続して構成されており、インバータ８の“Ｈ”レ
ベル出力電圧を電源端子１０３の電圧レベルまで上昇さ
せて、インバータ１５の定常電流を減少させるように作
用する。このようなレベル補正回路１２を含めて回路を
構成することにより、高集積度で低消費電力の遅延ゲー
ト回路が得られる。

【００１１】１例として、ＮＭＯＳトランジスタのチャ
ネル長を１．０μｍ、チャネル幅を１５μｍ、しきい値
電圧を０．７Ｖとし、ＰＭＯＳトランジスタのチャネル
長を１．０μｍ、チャネル幅を１５μｍ、しきい値電圧
を−０．７Ｖとして、電源電圧を５Ｖとした場合には、
図３に示される従来のＣＭＯＳ遅延ゲート回路において
は、遅延時間が１．９ｎｓとなり、また、ＭＯＳトラン
ジスタが全部で２２個用いられているために、その消費
電力が２９μＷ／ＭＨｚであるのに対して、図１に示さ
れる本実施例においては、遅延時間は１．９ｎｓで同等
であり、ＭＯＳトランジスタが全部で１６個用いられて
いるために、その消費電力は７％減の２７μＷ／ＭＨｚ
という結果が得られている。従って、高集積化ならびに
低消費電力化の双方に対応する改善効果が得られること
が明らかである。

【００１２】次に、本発明の第２の実施例について説明
する。

【００１３】図２は本発明の第２の実施例を示す回路図
である。図２に示されるように、本実施例は、入力端子
１０５、出力端子１０６、電源端子１０７、１０９およ
び接地端子１０８に対応して、ＮＭＯＳトランジスタ２
４により形成される電圧降下回路２３と、直列接続され
るＰＭＯＳトランジスタ２６およびＮＭＯＳトランジス
タ２７により形成されるインバータ２５と、ＰＭＯＳト
ランジスタ２９により形成される電圧降下回路２８と、
直列接続されるＰＭＯＳトランジスタ３１およびＮＭＯ
Ｓトランジスタ３２により形成されるインバータ３０
と、直列接続されるＰＭＯＳトランジスタ３４およびＮ
ＭＯＳトランジスタ３５により形成されるインバータ３
３と、直列接続されるＰＭＯＳトランジスタ３７および
ＮＭＯＳトランジスタ３８により形成されるインバータ
３６と、直列接続されるＰＭＯＳトランジスタ４０およ
び４１により形成されるレベル補正回路３９と、直列接
続されるＮＭＯＳトランジスタ４３および４４により形
成されるレベル補正回路４２と、直列接続されるＰＭＯ
Ｓトランジスタ４６および４７と、同じく直列接続され
るＮＭＯＳトランジスタ４８および４９とにより形成さ
れるインバータ４５と、直列接続されるＰＭＯＳトラン
ジスタ５１およびＮＭＯＳトランジスタ５２により形成
されるインバータ５０とを備えて構成される。

【００１４】図２において、レベル補正回路３９の役割
りは、前述の第１の実施例の場合と同様であるが、レベ
ル補正回路４２は、インバータ３６の“Ｌ”レベル出力
電圧を、接地電位まで低下させるために設けられたレベ
ル補正回路である。本実施例の特徴は、電源端子１０７
と接地点の双方に対応して、それぞれ電圧降下回路２３
および２８が設けられていることであり、これにより、
本実施例においては、ＭＯＳトランジスタが総数２０個
しか用いられているに過ぎないのに、図３の従来例（Ｍ
ＯＳトランジスタの総数２２個）においては、遅延時間
として１．９ｎｓしか得られないのに対比して、本実施
例においては、２．５ｎｓの遅延時間が得られている。
従って、従来のＣＭＯＳ遅延ゲート回路において、本実
施例と同程度の遅延時間を得るためには、２２個のＭＯ
Ｓトランジスタに加えて、更にその数を増大させること
が必要となることは明らかである。

【００１５】

【発明の効果】以上説明したように、本発明は、縦続接
続されて構成されるＣＭＯＳ遅延ゲート回路に適用され
て、初段のインバータに対する電源電圧供給経路に電圧
降下回路を設け、且つインバータの出力電圧を帰還させ
ることにより機能するレベル補正回路を前記インバータ
の前段に縦続接続することにより、より少ないＭＯＳト
ランジスタにより所望の遅延時間を得ることが可能とな
り、当該ＣＭＯＳ遅延ゲート回路を用いて構成されるデ
ィジタル集積回路の高集積化ならびに低消費電力化を図
ることができるという効果がある。

【図面の簡単な説明】

【図１】本発明の第１の実施例を示す回路図である。

【図２】本発明の第２の実施例を示す回路図である。

【図３】従来例をを示す回路図である。

【符号の説明】

１、２３、２８ 電圧降下回路 ２、６、７、１１、１８、１９、２２、２４、２７、３
２、３５、３８、４３、４４、４８、４９、５０、５
６、５７、６１、６２、６６、６７、７１、７２、７
６、７７、８０ ＮＭＯＳトランジスタ ３、８、１５、２０、２５、３０、３３、３６、４５、
５０、５３、５８、６３、６８、７３、７８ インバ
ータ ４、５、９、１０、１３、１４、１６、１７、２１、２
６、２９、３１、３４、３７、４０、４１、４６、４
７、５１、５４、５５、５９、６０、６４、６５、６
９、７０、７４、７５、７９ ＰＭＯＳトランジスタ １２、３９、４２ レベル補正回路。

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 ドレイン電極およびゲート電極が共に電
   源端子に接続され、基板電極が接地端子に接続される第
   １のＮＭＯＳトランジスタにより形成される電圧降下回
   路と、 ソース電極が前記第１のＮＭＯＳトランジスタのソース
   電極に接続され、ゲート電極が入力端子に接続されて、
   基板電極が電源端子に接続される第１のＰＭＯＳトラン
   ジスタと、 ソース電極が前記第１のＰＭＯＳトランジスタのドレイ
   ン電極に接続され、ゲート電極および基板電極が、それ
   ぞれ前記第１のＰＭＯＳトランジスタの対応するゲート
   電極および基板電極に接続される第２のＰＭＯＳトラン
   ジスタと、 ドレイン電極が前記第２のＰＭＯＳトランジスタのドレ
   イン電極に接続され、ゲート電極が入力端子に接続され
   て、基板電極が接地端子に接続される第２のＮＭＯＳト
   ランジスタと、 ドレイン電極が前記第２のＮＭＯＳトランジスタのソー
   ス電極に接続され、ゲート電極および基板電極が、それ
   ぞれ前記第２のＮＭＯＳトランジスタの対応するゲート
   電極および基板電極に接続されて、ソース電極が接地端
   子に接続される第３のＮＭＯＳトランジスタと、 ソース電極が前記第１のＮＭＯＳトランジスタのソース
   電極に接続され、ゲート電極が前記第２のＰＭＯＳトラ
   ンジスタのドレイン電極に接続されて、基板電極が電源
   端子に接続される第３のＰＭＯＳトランジスタと、 ソース電極が前記第３のＰＭＯＳトランジスタのドレイ
   ン電極に接続され、ゲート電極および基板電極が、それ
   ぞれ前記第３のＰＭＯＳトランジスタの対応するゲート
   電極および基板電極に接続される第４のＰＭＯＳトラン
   ジスタと、 ドレイン電極が前記第４のＰＭＯＳトランジスタのドレ
   イン電極に接続され、ゲート電極が前記第４のＰＭＯＳ
   トランジスタのゲート電極に接続されて、ソース電極お
   よび基板電極が共に接地端子に接続される第４のＮＭＯ
   Ｓトランジスタと、 ソース電極および基板電極が共に電源端子に接続される
   第５のＰＭＯＳトランジスタと、 ソース電極が前記第５のＰＭＯＳトランジスタのドレイ
   ン電極に接続され、ゲート電極および基板電極が、それ
   ぞれ前記第５のＰＭＯＳトランジスタの対応するゲート
   電極および基板電極に接続されて、ドレイン電極が前記
   第４のＰＭＯＳトランジスタのドレイン電極に接続され
   る第６のＰＭＯＳトランジスタと、 ソース電極および基板電極が共に電源端子に接続され、
   ゲート電極が前記第６のＰＭＯＳトランジスタのドレイ
   ン電極に接続される第７のＰＭＯＳトランジスタと、 ソース電極が前記第７のＰＭＯＳトランジスタのドレイ
   ン電極に接続され、ゲート電極および基板電極が、それ
   ぞれ前記第７のＰＭＯＳトランジスタの対応するゲート
   電極および基板電極に接続されて、ドレイン電極が、前
   記第５および第６のＰＭＯＳトランジスタのゲート電極
   に接続される第８のＰＭＯＳトランジスタと、 ドレイン電極が前記第８のＰＭＯＳトランジスタのドレ
   イン電極に接続され、ゲート電極が前記第８のＰＭＯＳ
   トランジスタのゲート電極に接続されて、基板電極が接
   地端子に接続される第５のＮＭＯＳトランジスタと、 ドレイン電極が前記第５のＮＭＯＳトランジスタのソー
   ス電極に接続され、ゲート電極および基板電極が、それ
   ぞれ前記第５のＮＭＯＳトランジスタの対応するゲート
   電極および基板電極に接続されて、ソース電極が接地端
   子に接続される第６のＮＭＯＳトランジスタと、 ソース電極および基板電極が共に電源端子に接続され、
   ゲート電極が前記第８のＰＭＯＳトランジスタのドレイ
   ン電極に接続されて、ドレイン電極が出力端子に接続さ
   れる第９のＰＭＯＳトランジスタと、 ドレイン電極が出力端子に接続され、ゲート電極が前記
   第９のＰＭＯＳトランジスタのゲート電極に接続され
   て、ソース電極および基板電極が共に接地端子に接続さ
   れる第７のＮＭＯＳトランジスタと、 を備えることを特徴とするＣＭＯＳ遅延ゲート回路。
2. 【請求項２】 ドレイン電極およびゲート電極が共に電
   源端子に接続され、基板電極が接地端子に接続される第
   １のＮＭＯＳトランジスタにより形成される電圧降下回
   路と、 ソース電極が前記第１のＮＭＯＳトランジスタのソース
   電極に接続され、ゲート電極が入力端子に接続されて、
   基板電極が電源端子に接続される第１のＰＭＯＳトラン
   ジスタと、 ソース電極が前記第１のＰＭＯＳトランジスタのドレイ
   ン電極に接続され、ゲート電極が入力端子に接続され
   て、基板電極が接地端子に接続される第２のＮＭＯＳト
   ランジスタと、 ソース電極が前記第２のＮＭＯＳトランジスタのソース
   電極に接続され、ゲート電極およびドレイン電極が共に
   接地端子に接続されて、基板電極が電源端子に接続され
   る第２のＰＭＯＳトランジスタにより形成される電圧降
   下回路と、 ソース電極が前記第１のＰＭＯＳトランジスタのソース
   電極に接続され、ゲート電極が前記第１のＰＭＯＳトラ
   ンジスタのドレイン電極に接続されて、基板電極が電源
   端子に接続される第３のＰＭＯＳトランジスタと、 ドレイン電極が前記第３のＰＭＯＳトランジスタのドレ
   イン電極に接続され、ゲート電極が前記第３のＰＭＯＳ
   トランジスタのゲート電極に接続されて、基板電極が接
   地端子に接続されるとともに、ソース電極が前記第２の
   ＮＭＯＳトランジスタのソース電極に接続される第３の
   ＮＭＯＳトランジスタと、 ソース電極が前記第３のＰＭＯＳトランジスタのソース
   電極に接続され、ゲート電極が前記第３のＰＭＯＳトラ
   ンジスタのドレイン電極に接続されて、基板電極が電源
   端子に接続される第４のＰＭＯＳトランジスタと、 ソース電極が前記第４のＰＭＯＳトランジスタのドレイ
   ン電極に接続され、ゲート電極が前記第４のＰＭＯＳト
   ランジスタのゲート電極に接続されて、基板電極が接地
   端子に接続されるとともに、ソース電極が前記第３のＮ
   ＭＯＳトランジスタのソース電極に接続される第４のＮ
   ＭＯＳトランジスタと、 ソース電極が前記第４のＰＭＯＳトランジスタのソース
   電極に接続され、ゲート電極が前記第４のＰＭＯＳトラ
   ンジスタのドレイン電極に接続されて、基板電極が電源
   端子に接続される第５のＰＭＯＳトランジスタと、 ソース電極が前記第５のＰＭＯＳトランジスタのドレイ
   ン電極に接続され、ゲート電極が前記第５のＰＭＯＳト
   ランジスタのゲート電極に接続されて、基板電極が接地
   端子に接続されるとともに、ソース電極が前記第４のＮ
   ＭＯＳトランジスタのソース電極に接続される第５のＮ
   ＭＯＳトランジスタと、 ソース電極および基板電極が共に電源端子に接続される
   第６のＰＭＯＳトランジスタと、 ソース電極が前記第６のＰＭＯＳトランジスタのドレイ
   ン電極に接続され、ゲート電極および基板電極が、それ
   ぞれ前記第６のＰＭＯＳトランジスタの対応するゲート
   電極および基板電極に接続されて、ドレイン電極が前記
   第５のＰＭＯＳトランジスタのドレイン電極に接続され
   る第７のＰＭＯＳトランジスタと、 ドレイン電極が前記第７のＰＭＯＳトランジスタのドレ
   イン電極に接続され、ゲート電極が前記第６および第７
   のＰＭＯＳトランジスタのゲート電極に接続されて、基
   板電極が接地端子に接続される第６のＮＭＯＳトランジ
   スタと、 ドレイン電極が前記第６のＮＭＯＳトランジスタのソー
   ス電極に接続され、ゲート電極および基板電極が、それ
   ぞれ前記第６のＮＭＯＳトランジスタの対応するゲート
   電極および基板電極に接続されて、ソース電極が接地端
   子に接続される第７のＮＭＯＳトランジスタと、 ソース電極および基板電極が共に電源端子に接続され、
   ゲート電極が前記第７のＰＭＯＳトランジスタのドレイ
   ン電極に接続される第８のＰＭＯＳトランジスタと、 ソース電極が前記第８のＰＭＯＳトランジスタのドレイ
   ン電極に接続され、ゲート電極および基板電極が、それ
   ぞれ前記第８のＰＭＯＳトランジスタの対応するゲート
   電極および基板電極に接続されて、ドレイン電極が前記
   第６および第７のＰＭＯＳトランジスタのゲート電極に
   接続される第９のＰＭＯＳトランジスタと、 ドレイン電極が前記第９のＰＭＯＳトランジスタのドレ
   イン電極に接続され、ゲート電極が前記第８および第９
   のＰＭＯＳトランジスタのゲート電極に接続されて、基
   板電極が接地端子に接続される第８のＮＭＯＳトランジ
   スタと、 ドレイン電極が前記第８のＮＭＯＳトランジスタのソー
   ス電極に接続され、ゲート電極および基板電極が、それ
   ぞれ前記第８のＮＭＯＳトランジスタの対応するゲート
   電極および基板電極に接続されて、ソース電極が接地端
   子に接続される第９のＮＭＯＳトランジスタと、 ソース電極および基板電極が共に電源端子に接続され、
   ゲート電極が前記第９のＰＭＯＳトランジスタのドレイ
   ン電極に接続されて、ドレイン電極が出力端子に接続さ
   れる第１０のＰＭＯＳトランジスタと、 ドレイン電極が前記第１０のＰＭＯＳトランジスタのド
   レイン電極に接続され、ゲート電極が前記第１０のＰＭ
   ＯＳトランジスタのゲート電極に接続されて、ソース電
   極および基板電極が、共に接地端子に接続される第１０
   のＮＭＯＳトランジスタと、 を備えることを特徴とするＣＭＯＳ遅延ゲート回路。