JPH02250425A - 出力バッファ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は、出力バッファ回路に関し、特に、半導体集積
回路に設けられて大電流の出力供給を行なうものに適用
して好適な出力バッファ回路に関する。

（従来の技術） 従来、０ＭＯＳ−ＬＳＩの出力バッファ回路には、第２
図及び第３図に示すようにな回路構成が用いられている
。第２図は、ソースＳが電＠Ｖに接続されたＰチャンネ
ルトランジスタＰ１と、ソースＳが接地電位ＧＮＤに接
続されたＮチャンネルトランジスタＮ１とのドレインＤ
、Ｄ相互が接続されて出力線２に接続され、ゲートＧ、
　Ｇ相互が接続されて入力線Ａに接続されているＣＭＯ
ＳインバータＩＶから構成される回路の例を示している
。一方、第３図は、入力線Ａが入力端に直接接続された
インバータＩＶＩの出力端と、入力線Ａが遅延回路ＤＬ
を介して入力端に接続されたインバータＩＶ２の出力端
とが出力線Ｚに共通に接続される場合の構成例を示して
いる。図中、Ｐ２はＰチャンネルトランジスタ、Ｎ２は
Ｎチャンネルトランジスタを示している。

第２図及び第３図のいずれの構成も、Ｐチャンネルトラ
ンジスタとＮチャンネルトランジスタのコンプリメンタ
リ動作によって、入力線Ａに入力されるゲートへの入力
信号を反転して出力線Ｚ１；出力する機能を有する。

近年の半導体製造技術の進歩による素子の微細化は金属
層等で形成される配線幅を細くし、ＬＳＩの高集積化、
高密度化を可能にしている。

しかしながら、配線幅を細くすることは、配線の誘導性
負荷、すなわちインダクタンスを増大することにつなが
る。

一方、出力バッファ回路が大電流供給を必要とする場合
や、高速動作を必要とする場合には、トランジスタのチ
ャンネル幅を大きくしてトランジスタのオン抵抗を下げ
る。すなわち電流供給能力を高める等の設計上の対策が
採られる。

（発明が解決しようとする課！ｇ） 第４図（ａ）は、第２図に示した従来の出力バッファ回
路の等価回路図である。図中、抵抗Ｒ１、Ｒ２はそれぞ
れＰチャンネルトランジスタＰ１、Ｎチャンネルトラン
ジスタＮ１のオン抵抗を表わし、インダクタンスＬ１、
Ｒ２はそれぞれ電源線ｖＤＤ、接地電位ＧＮＤの各電源
線の寄生インダクタンスを表わし、インダクタンスＬ３
は出力線Ｚの寄生インダクタンスを表わし、容量Ｃは出
力線Ｚの負荷容量を表わすものである。スイッチＳ１、
Ｎ２は、それぞれのオン／オフがＰチャンネルトランジ
スタＰ１とＮチャンネルトランジスタＮ１のオン／オフ
に対応する。

この等価回路は、直列共振回路を構成しており、出力バ
ッファ回路駆動時に、電源線ＶＤＤ’接地電位ＧＮＤ及
び出力線２に電圧振動が生じ、第４図（ｂ）の波形図に
示すように、出力信号にオーバーシュート現象やアンダ
ーシュート現象を生じる。

その結果、電源電圧の変動を招き、この出力回路に接続
されている他の素子の誤動作やラッチアップ現象を誘発
するという問題がある。

これに対して、第３図に示した出力バッファ回路では、
第１のインバータｌｖ１と第２のインバータＩＶ２とに
より負荷を２段階に分けて駆動するようにしたので、オ
ーバーシュート現象やアンダーシュート現象はある程度
緩和される。しかしながら、インバータＩＶ２は遅延回
路ＤＬを介して入力線に接続されている。そのため、イ
ンバータＩＶＩの出力反転時にトランジスタＰ’ｌ、Ｎ
２の組あるいはトランジスタＰ２．Ｎｌの組のいずれか
の組において各トランジスタが同時にオン状態となって
電源ｖＤＤと接地電位ＧＮＤとの間に貫通電流が流れて
しまうという問題がある。この貫通電流は電、１ｉＸ電
圧を変動させるため、他の素子の誤動作を誘発してしま
うという悪影響を及ぼす。

ここで、オーバーシュート現象を例にとって、この現象
が起こる条件について考えてみる。オーバーシュートは
、第４図（ａ）のスイッチＳ２がオフしていて、スイッ
チＳ１がオンする時に発生する。よって、第４図の点線
内の回路に着目し、これを第５図に抜き出してみる。第
５図から、この回路の方程式は、 となる。但し、ｔは時間、ｑ　（ｔ）は電荷量、Ｙ（１
）はスイッチＳ１のスイッチング特性を表わす関数で、
入力信号の波形の“なまり”に対応する。

近年のＬＳＩでは、入力信号の状態遷移時間は数ナノ秒
程度なので、関数Ｙ（ｔ）は理想的な階段関数であると
考えてよい。この条件と、ｔ−０のときｑ−０でかつｄ
　ｐ／ｄ　ｔ　−０という初期条件に基づいて（１）式
の微分方程式を解くと、その解は Ｃ の大小関係によって異なる関数形になる。

いま、 とする。したがって、出力線Ｚの電圧Ｖ　（ｔ）は次の
ようになる。

とすると、式（１）の解は となる。

但し、 Ｒ１＋Ｒ３ Ｌ１＋Ｌ３゜ ｅ−ｔａｎ−’ α ・・・・・・（３） この信号波形を第５図（ｂ）に示す。同図から、第４図
（ｂ）の点線内に相当するオーバーシュート現象が確認
できる。これに対して、他の条件、すなわち、 の場合、出力線Ｚの電位Ｖ　（ｔ）は接地電位ＧＮＤか
ら電源線ｖＤＤの電位に向う単調増加関数になり、ｆｆ
１６図の波形図に示すようにオーバーシュート現象は確
認されない。

同様にして、 の条件が成立するとアンダーシュート現象が確認される
。

以上のような理由から、寄生インダクタンスＬ１、Ｌ２
、Ｌ３が増加するかあるいはオン抵抗Ｒ１、Ｒ２や負荷
抵抗Ｒ３または負荷容量Ｃが減少するとオーバーシュー
ト現象やアンダーシュート現象が発生し易くなる。

本発明は、上記に鑑みてなされたもので、その目的は、
出力の電流供給能力を損なうことなく、出力反転時のオ
ーバーシュート現象、アンダーシュート現象及び貫通電
流の発生を抑制し、これらの現象に共なう電源電圧の変
動を抑え、電源を共有する他の素子や回路の誤動作の誘
発等を防止し得る出力バッフ７回路を提供することにあ
る。

〔発明の構成〕

（課題を解決するための手段） 本発明の出力バッファ回路は、一端が高い電位の電源に
接続され、他端が低い電位の電源に接続され、さらに、
入力線に入力端が接続され、出力線に出力端が接続され
た第１のＣＭＯＳインバータと一一端が高い電位の電源
に接続され、他端が前記出力線に接続される２個直列Ｐ
型ＭＯＳトランジスタと一一端が低い電位の電源に接続
され、他端が前記出力線に接続される２個直列Ｎ型ＭＯ
Ｓトランジスタと；を備え、前記２個直列Ｐ型ＭＯＳト
ランジスタの一方のトランジスタのゲートと、前記２個
直列Ｎ型ＭＯＳトランジスタの一方のトランジスタのゲ
ートとをそれぞれ入力線に接続し、前記出力線を、第２
のインバータを介して、前記２個直列のＰ型ＭＯ５）ラ
ンジスタの他方のトランジスタのゲートと、前記２個直
列のＮ型ＭＯＳトランジスタの他方のトランジスタのゲ
ートとにそ九ぞれ接続したものとして構成される。

（作　用） 入力線の電位が反転すると、第１のＣＭＯＳインバータ
を構成する２つのトランジスタのオン、オフが反転し、
それにより出力線の電位が反転する。よって、その第１
のＣＭＯＳインバータのオン抵抗を、出力線に接続する
負荷との関係で適当な値としておくことにより、オーバ
ーシュート現象及びアンダーシュート現象が有効に抑制
される。

また、入力線の変位は、２個直列Ｐ型ＭＯＳトランジス
タの一方のトランジスタのゲートと、２個直列Ｎ型ＭＯ
Ｓトランジスタの一方のトランジスタのゲートとに加え
られる。よって、入力線の電位の反転により、入力線の
電位の加えられたトランジスタのオン、オフが、遅延す
ることなく、反転する。出力線の電位は第２のインバー
タを介し、２個直列Ｐ型ＭＯＳトランジスタの他方のト
ランジスタのゲートと２個直列Ｎ型ＭｏＳトランジスタ
の他方のトランジスタのゲートとに加えられる。

これにより、出力線の電位の反転により、出力線の電位
が加えられたトランジスタのオン、オフが反転し、出力
線の導通が、高い電位と低い電位の２つの電源の一方か
ら他方に切り換わる。これにより、出力線は、第１のイ
ンバータと、２個直列Ｐ型あるいはＮ３１Ｊ）ランジス
タのいずれかのトランジスタとによって、高い電位ある
いは低い電位の電源に並列に接続される。これにより、
第１のＣＭＯＳインバータの電流供給能力が補助され、
回路全体としての電流供給能力が向上する。且つ、出力
線の電位を、第２のインバータを介し遅延させて、２個
直列Ｐ型及びＮ型トランジスタのそれぞれの他方のトラ
ンジスタに加えるようにしたので、出力線の高い電位あ
るいは低い電位の電源への導通時には、出力線とそれに
接続された電源との電位差は小さなものとなっており、
オーバーシュート現象及びアンダーシュート現象は実際
上止じない。また、入力線の電位反転時に、高い電位と
低い電位の電源間が導通される時間は非常に小さく、貫
通電流は小さなものとなる。

（実施例） 以下、図面を参照しながら本発明の詳細な説明する。

第１図（ａ）は本発明の一実施例に係る出力バッファ回
路の回路構成図である。同図に示すように、第１のイン
バータＩＶＩはトランジスタＰ１、Ｎ１のコンプリメン
タリ接続で構成され、入力線Ａを各トランジスタＰ１、
Ｎ１のゲート入力とし、出力１ｚを各トランジスタＰｉ
ＳＮｌのドレイン出力としているＣＭＯＳインバータで
ある。そして、２つのＰチャンネルトランジスタＰ２、
Ｐ３を直列接続して成る２個直列Ｐチャンネルトランジ
スタと、２つのＮチャンネルトランジスタＮ２、Ｎ３を
直列接続して成る２個直列Ｎチャンネルトランジスタを
配し、入力線Ａを各トランジスタＰ２、Ｎ２のゲートに
接続し、第１のインバータＩＶＩの出力線Ｚを各トラン
ジスタＰ３、Ｎ３のドレインに接続している。なお、各
トランジスタＰ２、Ｎ２のソースはそれぞれ電源ｖＤＤ
、接地電位ＧＮＤに接続しである。また、第１のインバ
ー９１Ｖ１の出力線Ｚには第２のインバータＩＶ２の入
力が接続されており、その出力線ＹにはトランジスタＰ
３、Ｎ３のゲートが接続される。

かかる構成において次にその動作を第１図（ｂ）の波形
図及び第１図（ｃ）の特性図に従って説明する。第１図
（ｂ）は、出力線２の波形を従来との比較において示す
ものであり、第１図（Ｃ）は、電源ｖＤＤから接地電位
ＧＮＤへの貫通電流の特性を従来との比較において示す
ものである。

さて、入力線Ａの電位が電源Ｖ、。の電位で安定し、出
力線２の電位が接地電位ＧＮＤで安定しているとする。

この時に、ＮチャンネルトランジスタＮ１、Ｎ２、Ｎ３
はオン状態にあり、ＰチャンネルトランジスタＰ１、Ｐ
２、Ｐ３はオフ状態にある。この状態から、入力線Ａの
電位を電源ｖＤＤの電位から接地電位ＧＮＤに向って下
げてゆくと、先ずＰチャンネルトランジスタＰＬ、Ｐ２
がオンになり、次にＮチャンネルトランジスタＮ１、Ｎ
２が一オンになる。この時、トランジスタＰ３はオフの
状態を保っているので負荷容量ＣはＰチャンネルトラン
ジスタＰ１のみによって充電されはじめ、出力線２の電
位は接地電位ＧＮＤから電源ｖＤＤの電位に向って上が
り始める。出力線Ｚの電位が第２のインバータＩＶ２の
回路しきい値電位を超えると、インバータＩＶ２の出力
線Ｙは有限なゲート遅延時間を経て電源ＶＤＤ電位から
接地電位ＧＮＤに反転する。これにより、先ず、Ｐチャ
ンネルトランジスタＰ３がオンし、その後Ｎチャンネル
トランジスタＮ３がオフする。インバータＩＶ２のゲー
ト遅延時間の間に、出力線Ｚの電位はインバータＩＶ２
の回路しきい値電位を超え電源ｖＤＤ電位に近づいてい
る。このため、ＰチャンネルトランジスタＰ３のオンに
より電源ｖＤＤがトランジスタＰ２、Ｒ３を介して出力
線Ｚに導通しても、両者間の電位差が小さいことから、
顕著なオーバーシュート現象は現われない。このことは
第１図（ｂ）に示す通りである。

さて、出力線２の電位が電源ＶＤＤの電位で安定したと
きにおける出力バッファ回路の電流供給能力は、Ｐチャ
ンネルトランジスタＰ１、Ｒ２、Ｒ３のオン抵抗Ｒ１、
Ｒ２、Ｒ３の合成抵抗ＲＰと、Ｎチャンネルトランジス
タＮ１、Ｎ２、Ｎ３のオン抵抗Ｒ４、Ｒ５、Ｒ６の合成
抵抗ＲＮによって決定される。合成抵抗ＲＰは、 Ｒ１＋Ｒ２＋Ｒ３ であり、合成抵抗ＲＮは、 である。よって、必要とする電流供給能力に従つて各合
成抵抗ＲＰ、ＲＮの値を決定し、出力反転時にオーバー
シュート現象が起こらないような各オン抵抗の値Ｒ１〜
Ｒ３及びＲ４−Ｒ６の組み合わせを選べばよい。

なお、出力反転時の貫通電流は、Ｐチャンネルトランジ
スタＰ１とＮチャンネルトランジスタＮ１によるものだ
けを考えればよく、第３図の従来例のようにＰチャンネ
ルトランジスタとＮチャンネルトランジスタが同時にオ
ンするようなタイミングを作らないので、貫通電流の総
和は第１図（ｃ）に示すように第２図及び第３図のいず
れの従来例に比べても小さくなる。

また、第３図の従来例では、負荷容量Ｃが大きくなると
第１のインバターＩＶＩによる出力線Ｚの電圧の上昇が
遅くなるが、負荷容量Ｃに無関係な伝達特性を持つ遅延
回路を用いるため、オーバーシュート、アンダーシュー
ト現象の抑制効果は得られるものの、小さなものとして
得られる。これに対して、本発明の実施例では出力線Ｚ
の電圧が第２のインバータＩＶ２の回路しきい値を超え
たことを認識してトランジスタＰ３、Ｎ３をオンさせる
ようにしたので、負荷容量Ｃに応じたオーバーシュート
現象及びアンダーシュート現象の抑制効果を、大きなも
のとして得ることができる。

〔発明の効果〕

本発明によれば、出力反転時のオーバーシュート現象や
アンダーシュート現象の発生を抑制しつつ電流供給能力
を向上でき、さらに、貫通電流を小さなものとでき、そ
れにより電源を共用する他の素子の誤動作等の誘発を防
止することが可能である。

第６図は第５図の回路におけるオーバーシュート現象が
出ない場合の出力波形図である。

Ｎ１、Ｎ２、Ｎ３・・・Ｎチャンネルトランジスタ、Ｐ
ｌ、Ｒ２、Ｒ３・・・Ｐチャンネルトランジスタ、ＩＶ
Ｉ・・・第１のインバータ、ＩＶ２・・・第２のインバ
ータ、Ａ・・・入力線、Ｚ・・・出力線、ＤＬ・・・遅
延回路。

Claims (1)

1. 【特許請求の範囲】 一端が高い電位の電源に接続され、他端が低い電位の電
   源に接続され、さらに、入力線に入力端が接続され、出
   力線に出力端が接続された第１のＣＭＯＳインバータと
   ；一端が高い電位の電源に接続され、他端が前記出力線
   に接続される２個直列Ｐ型ＭＯＳトランジスタと；一端
   が低い電位の電源に接続され、他端が前記出力線に接続
   される２個直列Ｎ型ＭＯＳトランジスタと；を備え、前
   記２個直列Ｐ型ＭＯＳトランジスタの一方のトランジス
   タのゲートと、前記２個直列Ｎ型ＭＯＳトランジスタの
   一方のトランジスタのゲートとをそれぞれ入力線に接続
   し、 前記出力線を、第２のインバータを介して、前記２個直
   列のＰ型ＭＯＳトランジスタの他方のトランジスタのゲ
   ートと、前記２個直列のＮ型ＭＯＳトランジスタの他方
   のトランジスタのゲートとにそれぞれ接続したことを特
   徴とする出力バッファ回路。