KR100407816B1 - 온-칩 캐패시터를 이용한 씨모스 풀스윙 출력구동회로 - Google Patents

온-칩 캐패시터를 이용한 씨모스 풀스윙 출력구동회로 Download PDF

Info

Publication number
KR100407816B1
KR100407816B1 KR10-2001-0034136A KR20010034136A KR100407816B1 KR 100407816 B1 KR100407816 B1 KR 100407816B1 KR 20010034136 A KR20010034136 A KR 20010034136A KR 100407816 B1 KR100407816 B1 KR 100407816B1
Authority
KR
South Korea
Prior art keywords
capacitor
signal
nmos transistor
output
pmos transistor
Prior art date
Application number
KR10-2001-0034136A
Other languages
English (en)
Other versions
KR20020096092A (ko
Inventor
박홍준
손영수
박진석
Original Assignee
학교법인 포항공과대학교
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 학교법인 포항공과대학교 filed Critical 학교법인 포항공과대학교
Priority to KR10-2001-0034136A priority Critical patent/KR100407816B1/ko
Publication of KR20020096092A publication Critical patent/KR20020096092A/ko
Application granted granted Critical
Publication of KR100407816B1 publication Critical patent/KR100407816B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/16—Modifications for eliminating interference voltages or currents
    • H03K17/161—Modifications for eliminating interference voltages or currents in field-effect transistor switches
    • H03K17/162—Modifications for eliminating interference voltages or currents in field-effect transistor switches without feedback from the output circuit to the control circuit

Landscapes

  • Logic Circuits (AREA)
  • Electronic Switches (AREA)

Abstract

본 발명은 온-칩 캐패시터에 충전된 전하를 이용하여 스위칭 노이즈를 감쇄시키는 온-칩 캐패시터를 이용한 CMOS 풀스윙 출력구동회로에 관한 것이다.
본 발명에 따른 온-칩 캐패시터를 이용한 CMOS 풀스윙 출력구동회로는, 입력신호를 입력받아 상기 입력신호에 반전되지 않은 제1 구동신호 및 상기 입력신호에 반전된 제2 구동신호를 발생하는 입력수단; 상기 입력수단에서 제공되는 제1 구동신호 및 제2 구동신호를 입력으로 하여 캐패시터를 충전하거나 방전하는 캐패시터 충전방전수단; 및 상기 입력수단에서 제공되는 제1 구동신호를 입력받고, 상기 캐패시터 충전방전수단으로부터 캐패시터에 충전된 전하를 입력받아 그 출력단자에 출력신호를 출력하는 메인 구동수단;을 구비하는 것을 특징으로 한다. 따라서, 본 발명의 온-칩 캐패시터를 이용한 CMOS 풀스윙 출력구동회로는 온-칩 캐패시터에 충전된 전하를 이용하여 스위칭시간을 단축하면서 스위칭노이즈도 감소시키며, 종래의 2차 LRC 등가회로가 아닌 3차 이상의 고차 LRC 등가회로를 제공함으로써 LRC ringing에 의한 overshoot를 감소시키고 고속동작이 가능하다.

Description

온-칩 캐패시터를 이용한 씨모스 풀스윙 출력구동회로{CMOS full swing output driving circuit using on-chip capacitor}
본 발명은 온-칩 캐패시터를 이용한 CMOS 풀스윙 출력구동회로에 관한 것으로, 보다 상세하게는 온-칩 캐패시터에 충전된 전하를 이용하여 스위칭 노이즈를감쇄시키는 온-칩 캐패시터를 이용한 CMOS 풀스윙 출력구동회로에 관한 것이다.
디지털 시스템의 속도가 빨라지면서 칩과 칩사이에서의 통신을 위한 출력구동기 역시 고속동작이 가능하여 출력 스위칭이 빨라지게 되었다. CMOS 출력구동회로의 빠른 출력 스위칭은 스위칭 전류(di/dt)를 증가시키게 되었고, 스위칭 전류의 증가는 스위칭 노이즈를 증가시켰다. 종래의 CMOS 출력구동회로에 있어서 스위칭 노이즈의 증가는 로직소자의 동작의 신뢰성을 보장할 수 없게 된다. 또한 2차 LRC 직렬회로구성에 의한 링잉(ringing) 발생과 이에 따른 신호간의 간섭 증가, 내부회로에의 잡음 유기 등을 일으켜 회로의 오동작을 유발시키게되는 단점이 있었다.
도 1은 종래의 출력구동회로의 회로도이다.
도 1을 참조하면, 종래의 출력구동회로(100)는 입력신호(IN)에 따라 출력신호(OUT)를 발생하기 위한 PMOS 트랜지스터(P1) 및 NMOS 트랜지스터(N1)로 구성된 CMOS 트랜지스터로 이루어지고, PMOS 트랜지스터(P1)의 게이트와 NMOS 트랜지스터(N1)의 게이트가 공통으로 접속되어 입력신호(IN)를 입력받고, PMOS 트랜지스터(P1)의 소스는 전원전압(VDD)에 접속되고 PMOS 트랜지스터(P1)의 드레인과 NMOS 트랜지스터(N1)의 드레인은 공통으로 접속되어 출력단자(OUT1)를 통해 출력신호(OUT)가 출력되며, NMOS 트랜지스터(N1)의 소스는 접지전원(VSS)에 접속된다.
도 1을 참조하여 동작을 보다 상세히 설명하면, 입력신호(IN)가 하이상태인 경우, PMOS 트랜지스터(P1)는 턴-오프되고, NMOS 트랜지스터(N1)는 턴-온되어 출력단자(OUT1)에 접속된 부하 캐패시터(CLOAD)의 전하는 방전되므로 출력단자(OUT1)는 로우상태로 된다.
입력신호(IN)가 로우상태인 경우, PMOS 트랜지스터(P1)는 턴-온되고, NMOS 트랜지스터(N1)는 턴-오프되어 출력단자(OUT1)에 접속된 부하 캐패시터(CLOAD)는 PMOS 트랜지스터(P1)로부터 제공되는 전하를 전원전압(VDD)레벨로 충전하여 출력단자(OUT1)는 하이상태로 된다.
그러나, 이러한 종래의 회로는 입력신호(IN)를 입력하여 출력단자(OUT1)를 통해 출력신호(OUT)를 출력하는 경우에 기생 인덕턴스에 의한 노이즈전압(dV)은 다음과 같이 표현되어진다.
즉, 출력단자(OUT1)를 구동시키기 위하여 PMOS 트랜지스터(P1) 및 NMOS 트랜지스터(N1)을 통해 흐르는 구동전류를 i라 하고, 전류의 스위칭 시간을 t라 할 때, 출력구동회로의 출력전압의 노이즈 전압(dV)은 다음의 수학식 1과 같이 표현할 수 있다.
dV = L * di/dt
상기에서, L은 출력구동회로의 리드 프레임의 인덕턴스를 나타낸다.
즉, 종래의 출력구동회로의 입력신호(IN)의 레벨이 전환될 때, 커다란 피이크 전류가 흐르게되어 커다란 노이즈 전압을 야기시키게 되는 단점이 있었다.
도 2는 종래의 출력구동회로의 2차 LRC 등가회로도이다.
도 2를 참조하면, 종래의 출력구동회로의 등가회로(200)는 전원전압(VDD)과 출력단자(OUT1)간에 인덕터(L1), 도 1의 PMOS 트랜지스터(P1)에 해당하는 저항(RP1)및 스위치(S1)가 직렬로 접속되며, 출력단자(OUT1)와 접지전압(VSS)간에 인덕터(LOUT) 및 부하 캐패시터(CLOAD)가 직렬로 접속된다. 상기 스위치(S1)는 도 1의 입력신호(IN)가 하이상태인 경우에는 턴-온되고, 로우상태인 경우에는 턴-오프된다.
도 2의 등가회로는 2차 LRC 직렬회로구성에 의한 ringing 발생과 이에 따른 신호간의 간섭 증가, 내부 회로에의 잡음 유기 등이 있다. 이의 해결을 위해 출력구동회로의 전원에 많은 핀을 할당하여 인덕턴스를 감소시켜 잡음을 감소시키는 방법도 있으나 전체 핀 수가 증가하는 문제점이 있다. 이 외에도 출력구동회로의 트랜지스터 크기를 작게하여 도2의 LRC 등가회로에서 저항값을 증가시켜 ringing의 크기를 감소시키는 방법을 쓰거나 프리구동기(pre-driver)에 스큐(skew)를 주거나 프리구동기의 부하의 R,C값을 변화시켜 신호의 슬루(slew)를 증가시켜서 잡음을 감소시키는 접근방법이 있으나 위의 방법 모두 신호의 상승 시간을 증가시켜 동작 주파수를 감소시키는 단점이 있다.
본 발명이 이루고자 하는 기술적 과제는 상기한 바와 같은 기존의 단점들을 해결하기 위하여, 온-칩 캐패시터에 충전된 전하를 이용하여 스위칭시간을 단축하면서 스위칭노이즈를 감소시키는 온-칩 캐패시터를 이용한 씨모스 풀스윙 출력구동회로를 제공하는 데 있다.
도 1은 종래의 출력구동회로의 회로도이다.
도 2는 종래의 출력구동회로의 2차 LRC 등가회로도이다.
도 3은 본 발명에 따른 출력구동회로의 회로도이다.
도 4는 본 발명에 따른 출력구동회로의 고차 LRC 등가회로도이다.
<도면의 주요 부분에 대한 부호의 설명>
310...입력부, 320...캐패시터 충전방전부,
330...메인 구동부, OUT1...출력단자,
P1, P2, P3... PMOS 트랜지스터, N1, N2, N3...NMOS 트랜지스터,
C1, C2, CLOAD... 캐패시터, L1, L2, LOUT... 인덕터
NOT1...인버터
본 발명은 상기한 기술적 과제를 달성하기 위하여, CMOS 풀스윙 출력구동회로에 있어서, 입력신호를 입력받아 상기 입력신호에 반전되지 않은 제1 구동신호 및 상기 입력신호에 반전된 제2 구동신호를 발생하는 입력수단; 상기 입력수단에서 제공되는 제1 구동신호 및 제2 구동신호를 입력으로 하여 캐패시터를 충전하거나 방전하는 캐패시터 충전방전수단; 및 상기 입력수단에서 제공되는 제1 구동신호를 입력받고, 상기 캐패시터 충전방전수단으로부터 캐패시터에 충전된 전하를 입력받아 그 출력단자에 출력신호를 출력하는 메인 구동수단;을 구비하는 것을 특징으로 하는 온-칩 캐패시터를 이용한 CMOS 풀스윙 출력구동회로를 제공한다.
본 발명의 바람직한 실시예에 있어서, 상기 입력수단은 입력신호를 입력받아 상기 입력신호에 반전되지 않은 제1 구동신호를 메인 구동수단에 제공하고, 상기 제1 구동신호 및 인버터를 통해 상기 입력신호가 반전된 제2 구동신호를 상기 캐패시터 충전방전수단에 제공하는 것을 특징으로 한다.
본 발명의 바람직한 실시예에 있어서, 상기 캐패시터 충전방전수단은 제1 PMOS 트랜지스터의 게이트와 제1 NMOS 트랜지스터의 게이트가 공통으로 접속되어 상기 입력수단에서 제공되는 제1 구동신호를 입력받고, 제2 PMOS 트랜지스터의 게이트와 제2 NMOS 트랜지스터의 게이트가 공통으로 접속되어 상기 입력수단에서 제공되는 제2 구동신호를 입력받으며, 상기 제2 PMOS 트랜지스터의 소스에는 제2 캐패시터에 접속되어 전원전압에 접속되며, 상기 제2 PMOS 트랜지스터의 드레인 및 상기 제1 PMOS 트랜지스터의 소스가 공통으로 접속되어 제1 캐패시터에 접속되며, 상기 제1 PMOS 트랜지스터의 드레인 및 상기 제1 NMOS 트랜지스터의 드레인이 공통으로 접속되어 상기 메인 구동수단에 출력되며, 상기 제1 NMOS 트랜지스터의 소스및 상기 제2 NMOS 트랜지스터의 드레인이 공통으로 접속되어 상기 제2 캐패시터에 접속되며, 상기 제2 NMOS 트랜지스터의 소스는 상기 제1 캐패시터에 접속되어 접지전압에 접속되는 것을 특징으로 한다.
본 발명의 바람직한 실시예에 있어서, 상기 메인 구동수단은 상기 입력수단에서 제공되는 제1 구동신호에 따라 출력신호를 발생하기 위한 PMOS 트랜지스터 및 NMOS 트랜지스터로 구성된 CMOS 트랜지스터로 이루어지고, 상기 PMOS 트랜지스터의 게이트와 상기 NMOS 트랜지스터의 게이트가 공통으로 접속되어 상기 입력수단에서 제공되는 제1 구동신호를 입력받고, 상기 PMOS 트랜지스터의 소스는 전원전압에 접속되고 상기 PMOS 트랜지스터의 드레인과 상기 NMOS 트랜지스터의 드레인은 공통으로 접속되어 상기 캐패시터 충전방전수단에서의 상기 제1 PMOS 트랜지스터의 드레인 및 상기 제1 NMOS 트랜지스터의 드레인에 공통으로 접속되어 출력단자를 통해 출력신호가 출력되며, 상기 NMOS 트랜지스터의 소스는 접지전원에 접속되는 것을 특징으로 한다.
이하, 첨부된 도면들을 참조하여, 본 발명의 바람직한 실시예에 의한 온-칩 캐패시터를 이용한 CMOS 풀스윙 출력구동회로의 구성 및 동작에 대해서 보다 상세히 설명하기로 한다.
도 3은 본 발명에 따른 출력구동회로의 회로도이다.
도 3을 참조하면, 본 발명의 온-칩 캐패시터를 이용한 CMOS 풀스윙 출력구동회로(300)는 입력신호(IN)를 입력받아 입력신호(IN)에 반전되지 않은 제1 구동신호(d) 및 입력신호(IN)에 반전된 제2 구동신호(db)를 발생하는 입력부(310)와 입력부(310)에서 제공되는 제1 구동신호(d) 및 제2 구동신호(db)를 입력으로 하여 캐패시터(C1,C2)를 충전하거나 방전하는 캐패시터 충전방전부(320)와 입력부(310)에서 제공되는 제1 구동신호(d)를 입력받고, 캐패시터 충전방전부(320)로부터 캐패시터(C1,C2)에 충전된 전하를 입력받아 출력단자(OUT1)에 출력신호(OUT)를 출력하는 메인 구동부(330)를 구비한다.
입력부(310)는 입력신호(IN)를 입력받아 입력신호에 반전되지 않은 제1 구동신호(d)를 메인 구동부(330)에 제공하고, 제1 구동신호(d) 및 인버터(NOT1)를 통해 입력신호(IN)가 반전된 제2 구동신호(db)를 캐패시터 충전방전부(320)에 제공한다.
캐패시터 충전방전부(320)는 제2 PMOS 트랜지스터(P2)의 게이트와 제2 NMOS 트랜지스터(N2)의 게이트가 공통으로 접속되어 입력부(310)에서 제공되는 제1 구동신호(d)를 입력받고, 제3 PMOS 트랜지스터(P3)의 게이트와 제3 NMOS 트랜지스터(N3)의 게이트가 공통으로 접속되어 입력부(310)에서 제공되는 제2 구동신호(db)를 입력받으며, 제3 PMOS 트랜지스터(P3)의 소스에는 제2 캐패시터(C2)에 접속되어 전원전압(VDD)에 접속되며, 제3 PMOS 트랜지스터(P3)의 드레인 및 제2 PMOS 트랜지스터(P2)의 소스가 공통으로 접속되어 제1 캐패시터(C1)에 접속되며, 제2 PMOS 트랜지스터(P2)의 드레인 및 제2 NMOS 트랜지스터(N2)의 드레인이 공통으로 접속되어 메인 구동부(330)에 출력되며, 제2 NMOS 트랜지스터(N2)의 소스 및 제3 NMOS 트랜지스터(N3)의 드레인이 공통으로 접속되어 제2 캐패시터(C2)에 접속되며, 제3 NMOS 트랜지스터(N3)의 소스는 제1 캐패시터(C1)에 접속되고 접지전압(VSS)에 접속된다.
메인 구동부(330)는 입력부(310)에서 제공되는 제1 구동신호(d)에 따라 출력신호(OUT)를 발생하기 위한 제1 PMOS 트랜지스터(P1) 및 제1 NMOS 트랜지스터(N1)로 구성된 CMOS 트랜지스터로 이루어지고, 제1 PMOS 트랜지스터(P1)의 게이트와 제1 NMOS 트랜지스터(N1)의 게이트가 공통으로 접속되어 입력부(310)에서 제공되는 제1 구동신호(d)를 입력받고, 제1 PMOS 트랜지스터(P1)의 소스는 전원전압(VDD)에 접속되고 제1 PMOS 트랜지스터(P1)의 드레인과 제1 NMOS 트랜지스터(N1)의 드레인은 공통으로 접속되어 캐패시터 충전방전부(320)에서의 제2 PMOS 트랜지스터(P2)의 드레인 및 제2 NMOS 트랜지스터(N2)의 드레인에 공통으로 접속되어 출력단자(OUT1)를 통해 출력신호(OUT)가 출력되며, 제1 NMOS 트랜지스터(N1)의 소스는 접지전원(VSS)에 접속된다.
도 3을 참조하여 동작을 상세히 설명하면, 출력단자(OUT1)에 하이상태의 출력신호(OUT)를 출력하도록 하는 풀업(pull-up) 동작시에는 입력신호(IN)가 로우상태인 경우, 입력부(310)의 제1 구동신호(d)가 로우상태이고 제2 구동신호(db)는 하이상태가 되어 메인구동부(330)의 제1 PMOS 트랜지스터(P1), 캐패시터 충전방전부(320)의 제2 PMOS 트랜지스터(P2) 및 제3 NMOS 트랜지스터(N3)가 턴-온되고, 메인구동부(330)의 제1 NMOS 트랜지스터(N1), 캐패시터 충전방전부(320)의 제2 NMOS 트랜지스터(N2) 및 제3 PMOS 트랜지스터(P3)가 턴-오프된다. 메인구동부(330)의 제1 PMOS 트랜지스터(P1)가 턴-온됨에 따라 출력단자(OUT1)를 통해 하이상태의 출력신호(OUT)가 출력되어 부하 캐패시터(CLOAD)가 충전된다. 이와 동시에 캐패시터 충전방전부(320)의 제1 캐패시터(C1)에 충전되어있던 전하가 턴-온된 제2 PMOS 트랜지스터(P2)를 통해 출력단자(OUT1)를 통해 부하 캐패시터(CLOAD)와 전하를 공유하여 부하 캐패시터(CLOAD)를 충전하게된다. 턴-온된 제3 NMOS 트랜지스터(N3)를 통해 제2 캐패시터(C2)가 충전된다.
상기한 바와 같은 동작을 통하여, 풀업동작시에 출력되는 출력신호(OUT)는 메인구동부(330)의 제1 PMOS 트랜지스터(P1)를 통하여 전원전압(VDD)으로부터 흐르는 전류이외에 캐패시터 충전방전부(320)의 제1 캐패시터(C1)에 충전된 전하도 출력되므로 고속동작이 가능하고, 전원전압(VDD)에만 의존하지 않으므로 스위칭 노이즈도 감소시킬 수 있다.
출력단자(OUT1)에 로우상태의 출력신호(OUT)를 출력하도록 하는 풀다운(pull-down) 동작시에는 입력신호(IN)가 하이상태인 경우, 입력부(310)의 제1 구동신호(d)가 하이상태이고 제2 구동신호(db)는 로우상태가 되어 메인구동부(330)의 제1 NMOS 트랜지스터(N1), 캐패시터 충전방전부(320)의 제2 NMOS 트랜지스터(N2) 및 제3 PMOS 트랜지스터(P3)가 턴-온되고, 메인구동부(330)의 제1 PMOS 트랜지스터(P1), 캐패시터 충전방전부(320)의 제2 PMOS 트랜지스터(P2) 및 제3 NMOS 트랜지스터(N3)가 턴-오프된다. 메인구동부(330)의 제1 NMOS 트랜지스터(N1)가 턴-온됨에 따라 출력단자(OUT1)를 통해 로우상태의 출력신호(OUT)가 출력되어 부하 캐패시터(CLOAD)가 방전된다. 이와 동시에 캐패시터 충전방전부(320)의 제2 캐패시터(C2)에 충전되어있던 전하가 턴-온된 제2 NMOS 트랜지스터(N2)를 통해 출력단자(OUT1)를 통해 부하 캐패시터(CLOAD)와 전하를 공유하여 부하캐패시터(CLOAD)를 방전하게된다. 턴-온된 제3 PMOS 트랜지스터(P3)를 통해 제1 캐패시터(C1)가 충전된다.
상기한 바와 같은 동작을 통하여, 풀다운동작시에 출력되는 출력신호(OUT)는 메인구동부(330)의 제1 NMOS 트랜지스터(N1)를 통하여 접지전압(VSS)으로 흐르는 전류이외에 캐패시터 충전방전부(320)의 제2 캐패시터(C2)에 충전된 전하도 출력되므로 고속동작이 가능하고, 접지전압(VSS)에만 의존하지 않으므로 스위칭 노이즈도 감소시킬 수 있다.
도 4는 본 발명에 따른 출력구동회로의 고차 LRC 등가회로도이다.
도 4를 참조하면, 본 발명의 온-칩 캐패시터를 이용한 CMOS 풀스윙 출력구동회로의 등가회로(400)는 전원전압(VDD)과 출력단자(OUT1)간에 인덕터(L1), 제1 캐패시터(C1), 도 3의 제2 PMOS 트랜지스터(P2)에 해당하는 저항(RP2) 및 스위치(S2)가 직렬로 접속되며, 전원전압(VDD)과 출력단자(OUT1)간에 인덕터(L1), 도 3의 제1 PMOS 트랜지스터(P1)에 해당하는 저항(RP1) 및 스위치(S1)가 직렬로 접속되며, 출력단자(OUT1)와 접지전압(VSS)간에 인덕터(LOUT) 및 부하 캐패시터(CLOAD)가 직렬로 접속된다. 상기 스위치(S1,S2)는 도 3의 입력부(310)에서 출력되는 제1 구동신호(d)가 하이상태인 경우에는 턴-온되고, 로우상태인 경우에는 턴-오프된다.
여기서 이 등가회로는 2차보다 높은 고차 LRC회로로서 빠른 상승시간과 작은 overshoot를 동시에 얻는 장점이 있다.
상술한 바와 같이, 본 발명의 온-칩 캐패시터를 이용한 CMOS 풀스윙 출력구동회로는 온-칩 캐패시터에 충전된 전하를 이용하여 스위칭시간을 단축하면서 스위칭노이즈도 감소시키며, 종래의 2차 LRC 등가회로가 아닌 3차 이상의 고차 LRC 등가회로를 제공함으로써 LRC ringing에 의한 overshoot를 감소시키고 고속동작이 가능하다.

Claims (4)

  1. CMOS 풀스윙 출력구동회로에 있어서,
    입력신호를 입력받아 상기 입력신호에 반전되지 않은 제1 구동신호 및 상기 입력신호에 반전된 제2 구동신호를 발생하는 입력수단;
    상기 입력수단에서 제공되는 제1 구동신호 및 제2 구동신호를 입력으로 하여 캐패시터를 충전하거나 방전하는 캐패시터 충전방전수단으로서, 상기 캐패시터 충전방전수단은 제1 및 제2 PMOS 트랜지스터, 제1 및 제2 NMOS 트랜지스터와 제1 및 제2 캐패시터를 포함하고, 상기 제1 PMOS 트랜지스터의 게이트와 상기 제1 NMOS 트랜지스터의 게이트가 공통으로 접속되어 상기 입력수단에서 제공되는 제1 구동신호를 입력받고, 상기 제2 PMOS 트랜지스터의 게이트와 상기 제2 NMOS 트랜지스터의 게이트가 공통으로 접속되어 상기 입력수단에서 제공되는 제2 구동신호를 입력받으며, 상기 제2 PMOS 트랜지스터의 소스에는 상기 제2 캐패시터에 접속되어 전원전압에 접속되고, 상기 제2 PMOS 트랜지스터의 드레인 및 상기 제1 PMOS 트랜지스터의 소스가 공통으로 접속되어 상기 제1 캐패시터에 접속되며, 상기 제1 PMOS 트랜지스터의 드레인 및 상기 제1 NMOS 트랜지스터의 드레인이 공통으로 접속되어 출력단자에 접속되고, 상기 제1 NMOS 트랜지스터의 소스 및 상기 제2 NMOS 트랜지스터의 드레인이 공통으로 접속되어 상기 제2 캐패시터에 접속되며, 상기 제2 NMOS 트랜지스터의 소스는 상기 제1 캐패시터에 접속되어 접지전압에 접속되는 캐패시터 충전방전수단; 및
    상기 입력수단에서 제공되는 제1 구동신호를 입력받고, 상기 캐패시터 충전방전수단으로부터 캐패시터에 충전된 전하를 입력받아 그 출력단자에 출력신호를 출력하는 메인 구동수단;을 구비하는 것을 특징으로 하는 온-칩 캐패시터를 이용한 CMOS 풀스윙 출력구동회로.
  2. 제 1 항에 있어서, 상기 입력수단은
    입력신호를 입력받아 상기 입력신호에 반전되지 않은 제1 구동신호를 메인 구동수단에 제공하고, 상기 제1 구동신호 및 인버터를 통해 상기 입력신호가 반전된 제2 구동신호를 상기 캐패시터 충전방전수단에 제공하는 것을 특징으로 하는 온-칩 캐패시터를 이용한 CMOS 풀스윙 출력구동회로.
  3. 삭제
  4. 제 1 항에 있어서, 상기 메인 구동수단은
    상기 입력수단에서 제공되는 제1 구동신호에 따라 출력신호를 발생하기 위한 PMOS 트랜지스터 및 NMOS 트랜지스터로 구성된 CMOS 트랜지스터로 이루어지고, 상기 PMOS 트랜지스터의 게이트와 상기 NMOS 트랜지스터의 게이트가 공통으로 접속되어 상기 입력수단에서 제공되는 제1 구동신호를 입력받고, 상기 PMOS 트랜지스터의 소스는 전원전압에 접속되고 상기 PMOS 트랜지스터의 드레인과 상기 NMOS 트랜지스터의 드레인은 공통으로 접속되어 상기 캐패시터 충전방전수단에서의 상기 제1 PMOS 트랜지스터의 드레인 및 상기 제1 NMOS 트랜지스터의 드레인에 공통으로 접속되어 출력단자를 통해 출력신호가 출력되며, 상기 NMOS 트랜지스터의 소스는 접지전원에 접속되는 것을 특징으로 하는 온-칩 캐패시터를 이용한 CMOS 풀스윙 출력구동회로.
KR10-2001-0034136A 2001-06-16 2001-06-16 온-칩 캐패시터를 이용한 씨모스 풀스윙 출력구동회로 KR100407816B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR10-2001-0034136A KR100407816B1 (ko) 2001-06-16 2001-06-16 온-칩 캐패시터를 이용한 씨모스 풀스윙 출력구동회로

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2001-0034136A KR100407816B1 (ko) 2001-06-16 2001-06-16 온-칩 캐패시터를 이용한 씨모스 풀스윙 출력구동회로

Publications (2)

Publication Number Publication Date
KR20020096092A KR20020096092A (ko) 2002-12-31
KR100407816B1 true KR100407816B1 (ko) 2003-12-01

Family

ID=27709569

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2001-0034136A KR100407816B1 (ko) 2001-06-16 2001-06-16 온-칩 캐패시터를 이용한 씨모스 풀스윙 출력구동회로

Country Status (1)

Country Link
KR (1) KR100407816B1 (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100752649B1 (ko) 2005-07-07 2007-08-29 삼성전자주식회사 출력신호를 안정화하는 수단을 구비하는 라인구동회로
KR101600831B1 (ko) 2014-07-10 2016-03-08 주식회사 에이스테크놀로지 페이즈 쉬프터

Also Published As

Publication number Publication date
KR20020096092A (ko) 2002-12-31

Similar Documents

Publication Publication Date Title
US4779013A (en) Slew-rate limited output driver having reduced switching noise
EP0678983B1 (en) Output buffer current slew rate control integrated circuit
JP4874887B2 (ja) 高周波半導体スイッチ装置
US20080106297A1 (en) Slew rate controlled circuits
KR100224138B1 (ko) 출력 버퍼 회로
US5391939A (en) Output circuit of a semiconductor integrated circuit
US6236248B1 (en) Output buffer circuit
US7425849B2 (en) Low noise output buffer capable of operating at high speeds
US20020149392A1 (en) Level adjustment circuit and data output circuit thereof
US5801550A (en) Output circuit device preventing overshoot and undershoot
JPH0897701A (ja) 半導体回路
US6696858B2 (en) Level-shifting circuit
EP0502597A2 (en) Cmos output buffer circuit
US6100729A (en) Output circuit, pulse width modulating circuit and semiconductor integrated circuit in which the level of ringing is reduced
US5059823A (en) Supply bounce controlled output buffer circuit
US6707324B1 (en) Low ground bounce output driver
EP1454414B1 (en) High-speed output circuit with low voltage capability
KR100407816B1 (ko) 온-칩 캐패시터를 이용한 씨모스 풀스윙 출력구동회로
US5406215A (en) Open drain driver circuit which eliminates overshoot caused by parasitic capacitances
US6175598B1 (en) Output noise control scheme for multiple I/O&#39;s
US5268597A (en) Output buffer circuit with noise reduction circuit
US6329834B1 (en) Reduction of switching noise in integrated circuits
US5657276A (en) Output stage for integrated circuits, particularly for electronic memories
KR100530929B1 (ko) 반도체 소자의 시모스 출력 버퍼 회로
KR100303770B1 (ko) 저잡음 출력 버퍼

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110916

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee