JPH07326195A - レギュレーティング回路およびその放電制御方法 - Google Patents
レギュレーティング回路およびその放電制御方法Info
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- JPH07326195A JPH07326195A JP5656995A JP5656995A JPH07326195A JP H07326195 A JPH07326195 A JP H07326195A JP 5656995 A JP5656995 A JP 5656995A JP 5656995 A JP5656995 A JP 5656995A JP H07326195 A JPH07326195 A JP H07326195A
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Abstract
(57)【要約】
【目的】 放電動作を制御し，指定されたもの以外のメ
モリ・セルの内容を消去，あるいは，変更してしまうよ
うな従来の技術に伴う欠陥を克服する。 【構成】 電気的にプログラム可能な記憶装置内の不揮
発性メモリ・セル５を放電するためのレギュレーティン
グ回路において，プログラミング基準電圧（ＶPP）と該
メモリ・セル５を構成するトランジスタのソース端子に
よって共用されるライン（ＳＲＣ）７との間に接続され
ている少なくとも１つの論理スイッチ１と，ソース端子
への共用ライン（ＳＲＣ）７と接地基準電圧（ＧＮＤ）
との間の少なくとも１つの放電接続部とによって構成さ
れ，さらに，電流発生器（Ｇ）９が接続されているライ
ン（ＳＲＣ）７のアースに対する第２の接続部と，常時
開かれているスイッチ（Ｉ１）８とを含んでいる。
モリ・セルの内容を消去，あるいは，変更してしまうよ
うな従来の技術に伴う欠陥を克服する。 【構成】 電気的にプログラム可能な記憶装置内の不揮
発性メモリ・セル５を放電するためのレギュレーティン
グ回路において，プログラミング基準電圧（ＶPP）と該
メモリ・セル５を構成するトランジスタのソース端子に
よって共用されるライン（ＳＲＣ）７との間に接続され
ている少なくとも１つの論理スイッチ１と，ソース端子
への共用ライン（ＳＲＣ）７と接地基準電圧（ＧＮＤ）
との間の少なくとも１つの放電接続部とによって構成さ
れ，さらに，電流発生器（Ｇ）９が接続されているライ
ン（ＳＲＣ）７のアースに対する第２の接続部と，常時
開かれているスイッチ（Ｉ１）８とを含んでいる。
Description
【０００１】
【産業上の利用分野】本発明は，電気的にプログラム可
能な記憶装置における不揮発性メモリ・セルを放電させ
るためのレギュレーティング回路（ｒｅｇｕｌａｔｉｎ
ｇ ｃｉｒｃｕｉｔ），および，メモリ・セルの放電段
階における効率を向上させるための放電制御方法に関す
るものである。
能な記憶装置における不揮発性メモリ・セルを放電させ
るためのレギュレーティング回路（ｒｅｇｕｌａｔｉｎ
ｇ ｃｉｒｃｕｉｔ），および，メモリ・セルの放電段
階における効率を向上させるための放電制御方法に関す
るものである。
【０００２】より具体的には，少なくとも１つの，プロ
グラミング基準電圧と上記メモリ・セルを形成している
トランジスタの電源端子への共用ラインとの間に接続さ
れたスイッチと，少なくとも１つの，上記電源端子への
共用ラインと接地基準電圧との間における放電接続とに
より構成されるレギュレーティング回路に関するもので
ある。
グラミング基準電圧と上記メモリ・セルを形成している
トランジスタの電源端子への共用ラインとの間に接続さ
れたスイッチと，少なくとも１つの，上記電源端子への
共用ラインと接地基準電圧との間における放電接続とに
より構成されるレギュレーティング回路に関するもので
ある。
【０００３】
【従来の技術】一般的に良く知られているように，不揮
発性メモリ・セルは，そのセルの他のすべての端子，お
よび，その内部に，該セルが接続されている回路にとっ
て高ＤＣインピーダンスである浮遊ゲート端子を有する
ＭＯＳトランジスタにより構成されている。
発性メモリ・セルは，そのセルの他のすべての端子，お
よび，その内部に，該セルが接続されている回路にとっ
て高ＤＣインピーダンスである浮遊ゲート端子を有する
ＭＯＳトランジスタにより構成されている。
【０００４】また，このセルは，制御ゲートと呼ばれ
る，適切な制御電圧によって駆動される第２の電極を含
んでいる。ＭＯＳトランジスタの他の電極は標準的なド
レイン，ソース，および，本体端子から構成されてい
る。
る，適切な制御電圧によって駆動される第２の電極を含
んでいる。ＭＯＳトランジスタの他の電極は標準的なド
レイン，ソース，および，本体端子から構成されてい
る。
【０００５】上記制御ゲートに印加される電圧の値を変
えることによって，浮遊ゲート上に存在している電荷の
量を変化させることができる。これにより，トランジス
タを“ｈｉｇｈ”閾値電圧を有する第１の状態と，“ｌ
ｏｗ”閾値電圧を有する第２の状態との２つの異なった
論理状態に設定することができる。
えることによって，浮遊ゲート上に存在している電荷の
量を変化させることができる。これにより，トランジス
タを“ｈｉｇｈ”閾値電圧を有する第１の状態と，“ｌ
ｏｗ”閾値電圧を有する第２の状態との２つの異なった
論理状態に設定することができる。
【０００６】これら２つの値の間における中間の電圧が
制御ゲートに印加されると，トランジスタは閾値電圧の
値に基づいてドレイン端子とソース端子との間におい
て，“ｌｏｗ”，または，“ｈｉｇｈ”インピーダンス
のいずれかを有するので，トランジスタの状態を“読み
取る”ことができる。したがって，このトランジスタ
は，論理記憶素子として機能することになる。
制御ゲートに印加されると，トランジスタは閾値電圧の
値に基づいてドレイン端子とソース端子との間におい
て，“ｌｏｗ”，または，“ｈｉｇｈ”インピーダンス
のいずれかを有するので，トランジスタの状態を“読み
取る”ことができる。したがって，このトランジスタ
は，論理記憶素子として機能することになる。
【０００７】さらに，浮遊ゲートは，セルの他のすべて
の端子に対して“ｈｉｇｈ”インピーダンスを有してい
るので，トランジスタに蓄積されている電荷は，接続さ
れている回路から電源が切り離されても，無期限に保持
することができる。したがって，このセルは不揮発性メ
モリとしての特性を有することになる。
の端子に対して“ｈｉｇｈ”インピーダンスを有してい
るので，トランジスタに蓄積されている電荷は，接続さ
れている回路から電源が切り離されても，無期限に保持
することができる。したがって，このセルは不揮発性メ
モリとしての特性を有することになる。
【０００８】浮遊ゲートに電荷を蓄積する動作は，セル
“プログラミング”と呼ばれるのに対して，浮遊ゲート
からの電荷の除去につながる動作は，セル“消去（イレ
ーシング）”と呼ばれる。
“プログラミング”と呼ばれるのに対して，浮遊ゲート
からの電荷の除去につながる動作は，セル“消去（イレ
ーシング）”と呼ばれる。
【０００９】半導体に集積されている不揮発性記憶回路
は，通常，基本的には複数の行（ｒｏｗｓ：ワード・ラ
イン），および，列（ｃｏｌｕｍｎｓ：ビット・ライ
ン）を有するマトリクスに配列されている非常に多数の
セルによって構成されている。１つのワード・ラインの
セルは，それぞれの制御ゲートを駆動する電源ラインを
共有している。１つのビット・ラインのセルは，それぞ
れのドレイン端子を共有している。
は，通常，基本的には複数の行（ｒｏｗｓ：ワード・ラ
イン），および，列（ｃｏｌｕｍｎｓ：ビット・ライ
ン）を有するマトリクスに配列されている非常に多数の
セルによって構成されている。１つのワード・ラインの
セルは，それぞれの制御ゲートを駆動する電源ラインを
共有している。１つのビット・ラインのセルは，それぞ
れのドレイン端子を共有している。
【００１０】また，任意のメモリ・セルの内容を消去す
るために，ソース端子を適切な正電圧値に設定すること
は周知の事実である。具体的には，セルは，最初にソー
ス電極に非常に高い（１０Ｖより高い）電圧を印加する
ことによって消去される。この段階が終了すると，ソー
ス端子は接地基準電圧に接続される。こうした方法によ
り，上記端子からすべての電圧が放電される。
るために，ソース端子を適切な正電圧値に設定すること
は周知の事実である。具体的には，セルは，最初にソー
ス電極に非常に高い（１０Ｖより高い）電圧を印加する
ことによって消去される。この段階が終了すると，ソー
ス端子は接地基準電圧に接続される。こうした方法によ
り，上記端子からすべての電圧が放電される。
【００１１】
【発明が解決しようとする課題】通常の記憶装置におけ
るマトリクスにおいては，例えば，図３に示すように，
ソース端子（ＳＯＵＲＣＥ）間を接続するラインは，ゲ
ート端子ライン，すなわち，マトリクス・セルのワード
・ライン（ＷＬ）に並べて配置されている。
るマトリクスにおいては，例えば，図３に示すように，
ソース端子（ＳＯＵＲＣＥ）間を接続するラインは，ゲ
ート端子ライン，すなわち，マトリクス・セルのワード
・ライン（ＷＬ）に並べて配置されている。
【００１２】したがって，これらのライン間に，寄生的
容量結合（ｐａｒａｓｉｔｉｃ ｃａｐａｃｉｔｉｖｅ
ｃｏｕｐｌｉｎｇ：Ｃｐａｒ）が発生する。この結合
は，隣接ワード・ラインの電圧を，消去段階の終わり
に，すなわち，ソース・ラインの電圧が非常に速い速度
で放電される場合に，低下させる。
容量結合（ｐａｒａｓｉｔｉｃ ｃａｐａｃｉｔｉｖｅ
ｃｏｕｐｌｉｎｇ：Ｃｐａｒ）が発生する。この結合
は，隣接ワード・ラインの電圧を，消去段階の終わり
に，すなわち，ソース・ラインの電圧が非常に速い速度
で放電される場合に，低下させる。
【００１３】ワード・ラインの電圧が負の値に低下する
と，メモリ・セルにより構成されているトランジスタの
結合ダイオードが順方向バイアスされ，それによって，
指定されたもの以外のメモリ・セルの内容を消去，ある
いは，変更してしまう場合がある。このような潜在的な
事故の重大性は，容易に理解できる。
と，メモリ・セルにより構成されているトランジスタの
結合ダイオードが順方向バイアスされ，それによって，
指定されたもの以外のメモリ・セルの内容を消去，ある
いは，変更してしまう場合がある。このような潜在的な
事故の重大性は，容易に理解できる。
【００１４】本発明は，上記に鑑みてなされたものであ
って，消去段階の終了時にソース端子電圧をゆっくり低
下させるようにすることができ，それによって，メモリ
・マトリクス・セル放電動作を制御し，指定されたもの
以外のメモリ・セルの内容を消去，あるいは，変更して
しまうような従来の技術に伴う欠陥を克服することがで
きるレギュレーティング回路および放電制御方法を得る
ことを目的とする。
って，消去段階の終了時にソース端子電圧をゆっくり低
下させるようにすることができ，それによって，メモリ
・マトリクス・セル放電動作を制御し，指定されたもの
以外のメモリ・セルの内容を消去，あるいは，変更して
しまうような従来の技術に伴う欠陥を克服することがで
きるレギュレーティング回路および放電制御方法を得る
ことを目的とする。
【００１５】
【課題を解決するための手段】上記の目的を達成するた
めに，請求項１に係るレギュレーティング回路は，電気
的にプログラム可能な記憶装置内における不揮発性メモ
リ・セルを放電するためのレギュレーティング回路にお
いて，プログラミング基準電圧（ＶPP）と，前記メモリ
・セルを構成するトランジスタのソース端子によって共
用されるライン（ＳＲＣ）との間に接続されている少な
くとも１つのスイッチと，前記ソース端子に対する共用
ライン（ＳＲＣ）と接地基準電圧（ＧＮＤ）との間にの
少なくとも１つの放電接続部とによって構成され，前記
少なくとも１つの放電接続部を介して流れる電流を制御
して前記ラインをゆっくりした速度にて放電させる制御
手段を含んでいるものである。
めに，請求項１に係るレギュレーティング回路は，電気
的にプログラム可能な記憶装置内における不揮発性メモ
リ・セルを放電するためのレギュレーティング回路にお
いて，プログラミング基準電圧（ＶPP）と，前記メモリ
・セルを構成するトランジスタのソース端子によって共
用されるライン（ＳＲＣ）との間に接続されている少な
くとも１つのスイッチと，前記ソース端子に対する共用
ライン（ＳＲＣ）と接地基準電圧（ＧＮＤ）との間にの
少なくとも１つの放電接続部とによって構成され，前記
少なくとも１つの放電接続部を介して流れる電流を制御
して前記ラインをゆっくりした速度にて放電させる制御
手段を含んでいるものである。
【００１６】また，請求項２に係るレギュレーティング
回路は，前記制御手段が，内部に接続された常開スイッ
チを有する，前記ライン（ＳＲＣ）のアースに対するさ
らに１つの接続部と，前記ライン上に存在する電圧値を
予め決められた閾値と比較するための，前記ライン（Ｓ
ＲＣ）に接続された論理回路とを含んでいるものであ
る。
回路は，前記制御手段が，内部に接続された常開スイッ
チを有する，前記ライン（ＳＲＣ）のアースに対するさ
らに１つの接続部と，前記ライン上に存在する電圧値を
予め決められた閾値と比較するための，前記ライン（Ｓ
ＲＣ）に接続された論理回路とを含んでいるものであ
る。
【００１７】また，請求項３に係るレギュレーティング
回路は，前記接続部に電流発生器が接続されているもの
である。
回路は，前記接続部に電流発生器が接続されているもの
である。
【００１８】また，請求項４に係るレギュレーティング
回路は，前記接続部に放電トランジスタが接続されてお
り，該放電トランジスタと前記電流発生器が並列に接続
されているものである。
回路は，前記接続部に放電トランジスタが接続されてお
り，該放電トランジスタと前記電流発生器が並列に接続
されているものである。
【００１９】また，請求項５に係るレギュレーティング
回路は，前記プログラミング基準電圧（ＶPP）および前
記放電トランジスタに接続され，前記論理回路によって
生成される信号（ＥＲＳＥＴ）により前記放電トランジ
スタをＯＮするスイッチを含んでいるものである。
回路は，前記プログラミング基準電圧（ＶPP）および前
記放電トランジスタに接続され，前記論理回路によって
生成される信号（ＥＲＳＥＴ）により前記放電トランジ
スタをＯＮするスイッチを含んでいるものである。
【００２０】また，請求項６にレギュレーティング回路
は，前記論理回路が，供給基準電圧（ＶDD）およびアー
ス（ＧＮＤ）との間に接続された検出手段と，相互に接
続されると同時に，そのうちの少なくとも１つが前記検
出手段の出力端子に接続されている一組の論理ゲートを
含んでいるものである。
は，前記論理回路が，供給基準電圧（ＶDD）およびアー
ス（ＧＮＤ）との間に接続された検出手段と，相互に接
続されると同時に，そのうちの少なくとも１つが前記検
出手段の出力端子に接続されている一組の論理ゲートを
含んでいるものである。
【００２１】また，請求項７に係るレギュレーティング
回路は，前記少なくとも１つの論理ゲートの出力が，供
給電圧（ＶDD）が印加されるトランジスタを介して前記
検出手段に接続された入力端子にフィードバックされる
ものである。
回路は，前記少なくとも１つの論理ゲートの出力が，供
給電圧（ＶDD）が印加されるトランジスタを介して前記
検出手段に接続された入力端子にフィードバックされる
ものである。
【００２２】また，請求項８に係るレギュレーティング
回路は，前記検出手段が，ライン（ＳＲＣ）および記憶
装置内において，それに隣接したワード・ラインとの間
における静電結合を最小限にするように閾値電圧値が設
定されるものである。
回路は，前記検出手段が，ライン（ＳＲＣ）および記憶
装置内において，それに隣接したワード・ラインとの間
における静電結合を最小限にするように閾値電圧値が設
定されるものである。
【００２３】また，請求項９に係る放電制御方法は，電
気的にプログラム可能な記憶装置内における不揮発性メ
モリ・セルの放電段階を調整する方法において，前記メ
モリ・セルにより構成されるトランジスタのソース端子
に比較的高い電圧（ＶPP）が印加される第１の消去ステ
ップと，前記ソース端子が接地基準電圧（ＧＮＤ）に接
続される第２の放電ステップとから構成され，前記第２
の放電ステップが電流をアースに流がすことによってゆ
っくりした放電を実行するものである。
気的にプログラム可能な記憶装置内における不揮発性メ
モリ・セルの放電段階を調整する方法において，前記メ
モリ・セルにより構成されるトランジスタのソース端子
に比較的高い電圧（ＶPP）が印加される第１の消去ステ
ップと，前記ソース端子が接地基準電圧（ＧＮＤ）に接
続される第２の放電ステップとから構成され，前記第２
の放電ステップが電流をアースに流がすことによってゆ
っくりした放電を実行するものである。
【００２４】また，請求項１０に係る放電制御方法は，
前記ゆっくりした速度の放電が，前記ソース端子により
予め決められた電圧値に到達するまで継続されるもので
ある。
前記ゆっくりした速度の放電が，前記ソース端子により
予め決められた電圧値に到達するまで継続されるもので
ある。
【００２５】
【作用】本発明に係るレギュレーティング回路にあって
は，少なくとも，上記のようなソース端子上の電圧の急
激な降下が記憶装置の適切な動作を損なってしまう可能
性のある立ち上がり立ち上がり段階中に，ソース・ライ
ンの放電を制御し，徐々に低下させるものである。
は，少なくとも，上記のようなソース端子上の電圧の急
激な降下が記憶装置の適切な動作を損なってしまう可能
性のある立ち上がり立ち上がり段階中に，ソース・ライ
ンの放電を制御し，徐々に低下させるものである。
【００２６】好適にも，本発明に係るレギュレーティン
グ回路は，ソース電圧が十分に低い値に低下した時点，
すなわち，電圧が急激に低下した場合における電圧値を
示す論理構造を備えており，ソース・ラインと隣接する
ワード・ライン間における付随的結合が装置の適切な作
動を妨げることがなくなる。
グ回路は，ソース電圧が十分に低い値に低下した時点，
すなわち，電圧が急激に低下した場合における電圧値を
示す論理構造を備えており，ソース・ラインと隣接する
ワード・ライン間における付随的結合が装置の適切な作
動を妨げることがなくなる。
【００２７】予め決められた値以下で，ソース・ライン
の急速な放電段階が行われ，それによって，メモリ・セ
ルの消去段階が終了する。
の急速な放電段階が行われ，それによって，メモリ・セ
ルの消去段階が終了する。
【００２８】本発明に係るレギュレーティング回路の利
点と特徴に関しては，以下に，例として示され，本発明
を限定するものではない実施例の詳細な説明と，関連図
面を参照することによって明らかになる。
点と特徴に関しては，以下に，例として示され，本発明
を限定するものではない実施例の詳細な説明と，関連図
面を参照することによって明らかになる。
【００２９】
【実施例】以下，本発明に係るレギュレーティング回路
およびその放電制御方法の実施例を図面に基づいて詳細
に説明する。図１において，１は電気的にプログラム可
能な記憶装置に組み込まれた不揮発性メモリ・セル５の
放電段階を調整するための論理スイッチＳＷであり，こ
の論理スイッチＳＷ（１）は，第１のプログラミング基
準電圧ＶPPが印加され，論理信号ＥＲＳＥＴによって動
作する。この論理スイッチＳＷ（１）は，まず消去段階
を起動し，次に，以下に述べるように，不揮発性メモリ
・セル５のソース端子上に存在する電圧の急速放電メカ
ニズムを起動させるためのものである。
およびその放電制御方法の実施例を図面に基づいて詳細
に説明する。図１において，１は電気的にプログラム可
能な記憶装置に組み込まれた不揮発性メモリ・セル５の
放電段階を調整するための論理スイッチＳＷであり，こ
の論理スイッチＳＷ（１）は，第１のプログラミング基
準電圧ＶPPが印加され，論理信号ＥＲＳＥＴによって動
作する。この論理スイッチＳＷ（１）は，まず消去段階
を起動し，次に，以下に述べるように，不揮発性メモリ
・セル５のソース端子上に存在する電圧の急速放電メカ
ニズムを起動させるためのものである。
【００３０】論理スイッチＳＷ（１）は，２つの出力端
子Ｏ１およびＯ２を有している。第１の出力端子Ｏ１は
そのソース端子Ｓ１が，回路の接地基準電圧ＧＮＤに接
続されているｎ−チャンネルＭＯＳタイプの第１の放電
トランジスタＭ１（６）のゲート端子Ｇ１に接続されて
いる。
子Ｏ１およびＯ２を有している。第１の出力端子Ｏ１は
そのソース端子Ｓ１が，回路の接地基準電圧ＧＮＤに接
続されているｎ−チャンネルＭＯＳタイプの第１の放電
トランジスタＭ１（６）のゲート端子Ｇ１に接続されて
いる。
【００３１】放電トランジスタＭ１（６）のドレイン端
子Ｄ１は，１つのワード・ライン内におけるセル５を構
成しているすべてのトランジスタにより共有されている
ソース・ラインＳＲＣ（７）に接続されている。
子Ｄ１は，１つのワード・ライン内におけるセル５を構
成しているすべてのトランジスタにより共有されている
ソース・ラインＳＲＣ（７）に接続されている。
【００３２】好適に，本実施例によれば，ソース・ライ
ンＳＲＣ（７）放電中に地面に向けて流れる電流を制御
する方法により駆動される装置が提供される。この装置
は該ソース・ラインＳＲＣ（７）と地面との接続も含ん
でいる。
ンＳＲＣ（７）放電中に地面に向けて流れる電流を制御
する方法により駆動される装置が提供される。この装置
は該ソース・ラインＳＲＣ（７）と地面との接続も含ん
でいる。
【００３３】特に，ソース・ラインＳＲＣ（７）は，そ
れに接続され，さらに，スイッチＩ１（８）を介してア
ースＧＮＤに接続されている電流発生器Ｇ（１）を有し
ている。このスイッチＩ１（８）は論理信号ＳＬによっ
て動作するものである。
れに接続され，さらに，スイッチＩ１（８）を介してア
ースＧＮＤに接続されている電流発生器Ｇ（１）を有し
ている。このスイッチＩ１（８）は論理信号ＳＬによっ
て動作するものである。
【００３４】上記放電トランジスタＭ１（６）に結合さ
れている回路手段は，どのような状況であってもソース
・ラインＳＲＣ（７）をゆっくり放電させるように構成
することが可能なので，アースに対する追加接続に関し
ては絶対的に必要なものではない。
れている回路手段は，どのような状況であってもソース
・ラインＳＲＣ（７）をゆっくり放電させるように構成
することが可能なので，アースに対する追加接続に関し
ては絶対的に必要なものではない。
【００３５】論理スイッチＳＷ（１）の第２の出力端子
Ｏ２は，ｎ−チャンネルＭＯＳタイプの制御トランジス
タＭ２（１０）のゲート端子Ｇ２に接続されている。上
記トランジスタＭ２（１０）のソース端子Ｓ２はアース
ＧＮＤに接続されており，そのドレイン端子Ｄ２は，さ
らに，ｎ−チャンネルＭＯＳタイプのトランジスタＭ３
（１１）のソース端子Ｓ３に接続されている。
Ｏ２は，ｎ−チャンネルＭＯＳタイプの制御トランジス
タＭ２（１０）のゲート端子Ｇ２に接続されている。上
記トランジスタＭ２（１０）のソース端子Ｓ２はアース
ＧＮＤに接続されており，そのドレイン端子Ｄ２は，さ
らに，ｎ−チャンネルＭＯＳタイプのトランジスタＭ３
（１１）のソース端子Ｓ３に接続されている。
【００３６】上記トランジスタＭ３（１１）は，そのゲ
ート端子Ｇ３により信号ＥＲを受信し，また，そのドレ
イン端子Ｄ３は抵抗性バイアス要素ＲPOL （１２）経由
でプログラミング基準電圧ＶPPに接続されている。ｐ−
チャンネル・タイプの第４のＭＯＳトランジスタＭ４
（１３）は，論理スイッチＳＷ（１）に接続されてお
り，そのゲート端子Ｇ４はトランジスタＭ３（１１）の
ドレイン端子Ｄ３に接続されている。さらに，トランジ
スタＭ４（１３）のドレイン端子Ｄ４はソース・ライン
ＳＲＣ（７）に接続されており，そのソース端子Ｓ４は
プログラミング・ライン（プログラミング基準電圧）Ｖ
PPに接続されている。
ート端子Ｇ３により信号ＥＲを受信し，また，そのドレ
イン端子Ｄ３は抵抗性バイアス要素ＲPOL （１２）経由
でプログラミング基準電圧ＶPPに接続されている。ｐ−
チャンネル・タイプの第４のＭＯＳトランジスタＭ４
（１３）は，論理スイッチＳＷ（１）に接続されてお
り，そのゲート端子Ｇ４はトランジスタＭ３（１１）の
ドレイン端子Ｄ３に接続されている。さらに，トランジ
スタＭ４（１３）のドレイン端子Ｄ４はソース・ライン
ＳＲＣ（７）に接続されており，そのソース端子Ｓ４は
プログラミング・ライン（プログラミング基準電圧）Ｖ
PPに接続されている。
【００３７】トランジスタＭ２（１０），Ｍ３（１１）
およびＭ４（１３）は，抵抗性バイアス要素ＲPOL （１
２）と組み合わされて，それぞれ信号ＥＲおよびＯＵＴ
によって制御される常開スイッチと等価と考えることが
できる。したがって，これらの構成部品すべては符号１
４で示すブロックに含められており，（実際的には制御
信号により動作するペア・スイッチにより構成される）
単一相互接続要素を用いて，高電圧，例えば，プログラ
ミング電圧ＶPPを消去段階中にソース・ラインＳＲＣ
（７）に印加することができる。
およびＭ４（１３）は，抵抗性バイアス要素ＲPOL （１
２）と組み合わされて，それぞれ信号ＥＲおよびＯＵＴ
によって制御される常開スイッチと等価と考えることが
できる。したがって，これらの構成部品すべては符号１
４で示すブロックに含められており，（実際的には制御
信号により動作するペア・スイッチにより構成される）
単一相互接続要素を用いて，高電圧，例えば，プログラ
ミング電圧ＶPPを消去段階中にソース・ラインＳＲＣ
（７）に印加することができる。
【００３８】図２は，図１に示した回路中に存在する制
御信号を発生するための論理回路３の構成を示し，この
論理回路３は，供給基準電圧ＶDDおよびアースＧＮＤの
間に接続された検出器４を含んでいる。この検出器４
は，基本的には，２つの入力端子でそれぞれ信号ＳＬＮ
およびＳＲＣを受信するＮＯＲタイプの論理ゲートとし
て機能する。
御信号を発生するための論理回路３の構成を示し，この
論理回路３は，供給基準電圧ＶDDおよびアースＧＮＤの
間に接続された検出器４を含んでいる。この検出器４
は，基本的には，２つの入力端子でそれぞれ信号ＳＬＮ
およびＳＲＣを受信するＮＯＲタイプの論理ゲートとし
て機能する。
【００３９】また，上記検出器４は，そのソース端子Ｓ
５がアースＧＮＤに接続されているｎ−チャンネルＭＯ
Ｓタイプの第１のトランジスタＭ５（１５）を含んでい
る。トランジスタＭ５（１５）のドレイン端子Ｄ５はｐ
−チャンネル・タイプの第２のトランジスタＭ６（１
６）のドレイン端子Ｄ６に接続されている。トランジス
タＭ５（１５）およびＭ６（１６）のゲート端子Ｇ５お
よびＧ６は相互に接続されていると同時にソース・ライ
ンＳＲＣ（７）に接続されている。また，トランジスタ
Ｍ６（１６）のソース端子Ｓ６はｐ−チャンネルＭＯＳ
タイプの第３のトランジスタＭ７（１７）のドレイン端
子Ｄ７に接続されている。
５がアースＧＮＤに接続されているｎ−チャンネルＭＯ
Ｓタイプの第１のトランジスタＭ５（１５）を含んでい
る。トランジスタＭ５（１５）のドレイン端子Ｄ５はｐ
−チャンネル・タイプの第２のトランジスタＭ６（１
６）のドレイン端子Ｄ６に接続されている。トランジス
タＭ５（１５）およびＭ６（１６）のゲート端子Ｇ５お
よびＧ６は相互に接続されていると同時にソース・ライ
ンＳＲＣ（７）に接続されている。また，トランジスタ
Ｍ６（１６）のソース端子Ｓ６はｐ−チャンネルＭＯＳ
タイプの第３のトランジスタＭ７（１７）のドレイン端
子Ｄ７に接続されている。
【００４０】ＭＯＳトランジスタＭ７（１７）のソース
端子Ｓ７は供給基準電圧ＶDDに接続されており，一方，
ＭＯＳトランジスタＭ７（１７）のゲート端子Ｇ７は，
ｎチャンネルＭＯＳタイプの第４のトランジスタＭ８
（１８）のゲート端子Ｇ８と接続されている。そのゲー
ト端子Ｇ７およびＧ８には負論理信号ＳＬＮが印加され
る。トランジスタＭ８（１８）のソース端子Ｓ８はアー
スＧＮＤに接続されており，そのドレイン端子Ｄ８はド
レイン端子Ｄ５およびドレイン端子Ｄ６と共にＮＡＮＤ
タイプの論理ゲートＰＬ１（１９）の第１の入力端子Ａ
１に接続されている。
端子Ｓ７は供給基準電圧ＶDDに接続されており，一方，
ＭＯＳトランジスタＭ７（１７）のゲート端子Ｇ７は，
ｎチャンネルＭＯＳタイプの第４のトランジスタＭ８
（１８）のゲート端子Ｇ８と接続されている。そのゲー
ト端子Ｇ７およびＧ８には負論理信号ＳＬＮが印加され
る。トランジスタＭ８（１８）のソース端子Ｓ８はアー
スＧＮＤに接続されており，そのドレイン端子Ｄ８はド
レイン端子Ｄ５およびドレイン端子Ｄ６と共にＮＡＮＤ
タイプの論理ゲートＰＬ１（１９）の第１の入力端子Ａ
１に接続されている。
【００４１】また，この第１の入力端子Ａ１には，その
ソース端子Ｓ９が電源ＶDDに接続されており，また，そ
のゲート端子Ｇ９が上記論理ゲートＰＬ１（１９）の出
力端子Ｕ１に接続されているｐ−チャンネル・トランジ
スタＭ９（２０）のドレイン端子Ｄ９に接続されてい
る。この出力端子Ｕ１からスイッチＳＷ（１）に入力さ
れる消去信号ＥＲＳＥＴが出力される。
ソース端子Ｓ９が電源ＶDDに接続されており，また，そ
のゲート端子Ｇ９が上記論理ゲートＰＬ１（１９）の出
力端子Ｕ１に接続されているｐ−チャンネル・トランジ
スタＭ９（２０）のドレイン端子Ｄ９に接続されてい
る。この出力端子Ｕ１からスイッチＳＷ（１）に入力さ
れる消去信号ＥＲＳＥＴが出力される。
【００４２】論理ゲートＰＬ１（１９）の第２の入力端
子Ｂ１は，２つの入力端子を有するＮＡＮＤタイプの第
２の論理ゲートＰＬ２（２４）の出力端子Ｕ２に接続さ
れている。この論理ゲートＰＬ２（２４）の入力端子Ａ
２およびＢ２はそれぞれ論理信号ＥＲおよびＳＤを入力
する。前者の信号は消去段階を開始し，後者の信号は消
去すべき記憶部分に対する干渉を可能にする。
子Ｂ１は，２つの入力端子を有するＮＡＮＤタイプの第
２の論理ゲートＰＬ２（２４）の出力端子Ｕ２に接続さ
れている。この論理ゲートＰＬ２（２４）の入力端子Ａ
２およびＢ２はそれぞれ論理信号ＥＲおよびＳＤを入力
する。前者の信号は消去段階を開始し，後者の信号は消
去すべき記憶部分に対する干渉を可能にする。
【００４３】２つの入力端子Ａ３およびＢ３を有する第
３のＮＡＮＤ論理ゲートＰＬ３（２１）は，それぞれ信
号ＥＲＮおよびＳＤＮを受信する。ＮＡＮＤ論理ゲート
ＰＬ３（２１）の出力端子Ｕ３は，これもＮＡＮＤタイ
プで２つの入力端子を有する第４の論理ゲートＰＬ４
（２２）の第１の入力端子Ａ４に接続されている。論理
ゲートＰＬ２（２４）の出力端子Ｕ２は第４の論理ゲー
トＰＬ４（２２）の第２の出力端子Ｂ４に接続されてい
る。
３のＮＡＮＤ論理ゲートＰＬ３（２１）は，それぞれ信
号ＥＲＮおよびＳＤＮを受信する。ＮＡＮＤ論理ゲート
ＰＬ３（２１）の出力端子Ｕ３は，これもＮＡＮＤタイ
プで２つの入力端子を有する第４の論理ゲートＰＬ４
（２２）の第１の入力端子Ａ４に接続されている。論理
ゲートＰＬ２（２４）の出力端子Ｕ２は第４の論理ゲー
トＰＬ４（２２）の第２の出力端子Ｂ４に接続されてい
る。
【００４４】論理ゲートＰＬ４（２２）の出力端子Ｕ４
は信号ＳＬＮを出力し，その出力端子から信号ＳＬが取
り出される論理インバータＮ１（２３）の入力端子に接
続されている。
は信号ＳＬＮを出力し，その出力端子から信号ＳＬが取
り出される論理インバータＮ１（２３）の入力端子に接
続されている。
【００４５】本発明による回路を用いての放電制御方法
を，以下に説明する。消去されるべき各メモリ・セル５
は公知の方法で指定される。消去を行うためには，プロ
グラミング電圧ＶPPに接続され，制御トランジスタＭ２
（１０）およびＭ３（１１）によって駆動される消去ト
ランジスタＭ４（１３）を介して，ソース・ラインＳＲ
Ｃ（７）は高電位，すなわち，１０ボルト程度に設定さ
れる。消去段階が終了すると，ソース・ラインＳＲＣ
（７）は１０ボルトを上回る消去電圧値を有し，この電
圧は地面に放電される。
を，以下に説明する。消去されるべき各メモリ・セル５
は公知の方法で指定される。消去を行うためには，プロ
グラミング電圧ＶPPに接続され，制御トランジスタＭ２
（１０）およびＭ３（１１）によって駆動される消去ト
ランジスタＭ４（１３）を介して，ソース・ラインＳＲ
Ｃ（７）は高電位，すなわち，１０ボルト程度に設定さ
れる。消去段階が終了すると，ソース・ラインＳＲＣ
（７）は１０ボルトを上回る消去電圧値を有し，この電
圧は地面に放電される。
【００４６】その目的のために，信号ＳＬを“ｈｉｇ
ｈ”にし，スイッチＩ１（８）をＯＮさせる。その後，
ソース・ラインＳＲＣ（７）の放電の最初の段階中，す
なわち，ライン電圧が，特に，危険な程度にまで高いと
き，ソース・ラインＳＲＣ（７）の電圧が図１に示した
電流発生器Ｇ（９）からの電流Ｉｓによって制御され，
ゆっくりと放電される。
ｈ”にし，スイッチＩ１（８）をＯＮさせる。その後，
ソース・ラインＳＲＣ（７）の放電の最初の段階中，す
なわち，ライン電圧が，特に，危険な程度にまで高いと
き，ソース・ラインＳＲＣ（７）の電圧が図１に示した
電流発生器Ｇ（９）からの電流Ｉｓによって制御され，
ゆっくりと放電される。
【００４７】好適に，信号ＳＬはスイッチＩ１（８）を
動作させ，電流発生器Ｇ（９）のアースに対する接続を
保持し，それによって，ソース・ラインＳＲＣ（７）が
制御され，ゆっくりした放電が継続することになる。
動作させ，電流発生器Ｇ（９）のアースに対する接続を
保持し，それによって，ソース・ラインＳＲＣ（７）が
制御され，ゆっくりした放電が継続することになる。
【００４８】また，検出器４は，ソース・ラインＳＲＣ
（７）の電圧が，その検出器４の閾値を下回るまで，論
理“ｌｏｗ”で信号を出力する。ゆっくりした放電が終
わりに近づき，ソース・ラインＳＲＣ（７）の電圧が検
出器４の予め決められた閾値以下に低下すると，スイッ
チＩ１（８）の電流発生器Ｇ（９）のアースに対する接
続を保持し，検出器４が論理ゲートＰＬ１（１９）を介
して信号ＥＲＳＥＴ＝１を発生する。
（７）の電圧が，その検出器４の閾値を下回るまで，論
理“ｌｏｗ”で信号を出力する。ゆっくりした放電が終
わりに近づき，ソース・ラインＳＲＣ（７）の電圧が検
出器４の予め決められた閾値以下に低下すると，スイッ
チＩ１（８）の電流発生器Ｇ（９）のアースに対する接
続を保持し，検出器４が論理ゲートＰＬ１（１９）を介
して信号ＥＲＳＥＴ＝１を発生する。
【００４９】この予め決められた電圧以下になると，ソ
ース・ラインＳＲＣ（７）の急速放電段階が開始され，
メモリ・セル５の放電段階が終了する。実際，論理スイ
ッチＳＷ（１）を動作させると，信号ＥＲＳＥＴが出力
Ｏ１を起動し，論理“ｈｉｇｈ”の出力信号ＯＵＴＮを
放電トランジスタＭ１（６）のゲートＧ１に対して出力
する。したがって，放電トランジスタＭ１（６）はＯＮ
され，ソース・ラインＳＲＣ（７）が高速でアースに対
して放電されることになる。
ース・ラインＳＲＣ（７）の急速放電段階が開始され，
メモリ・セル５の放電段階が終了する。実際，論理スイ
ッチＳＷ（１）を動作させると，信号ＥＲＳＥＴが出力
Ｏ１を起動し，論理“ｈｉｇｈ”の出力信号ＯＵＴＮを
放電トランジスタＭ１（６）のゲートＧ１に対して出力
する。したがって，放電トランジスタＭ１（６）はＯＮ
され，ソース・ラインＳＲＣ（７）が高速でアースに対
して放電されることになる。
【００５０】なお，検出器４の閾値は，まさにその値か
らのソース・ラインＳＲＣ（７）の高速放電が，隣接し
たワード・ラインに対する容量結合Ｃｐａｒとの関連で
危険とならないように設定するべきである。こうした方
法で，本発明によるレギュレーティング回路は先行技術
の問題点を克服し，メモリ・マトリクス内におけるセル
５の放電動作を効果的で信頼性の高いものにすることが
できる。
らのソース・ラインＳＲＣ（７）の高速放電が，隣接し
たワード・ラインに対する容量結合Ｃｐａｒとの関連で
危険とならないように設定するべきである。こうした方
法で，本発明によるレギュレーティング回路は先行技術
の問題点を克服し，メモリ・マトリクス内におけるセル
５の放電動作を効果的で信頼性の高いものにすることが
できる。
【００５１】上記したレギュレーティング回路およびそ
の放電制御方法は，上記特許請求の範囲によって定義さ
れているような発明の範囲において変更することは可能
である。
の放電制御方法は，上記特許請求の範囲によって定義さ
れているような発明の範囲において変更することは可能
である。
【００５２】
【発明の効果】以上，説明した通り，本発明に係るレギ
ュレーティング回路およびその放電制御方法にあって
は，ソース端子上の電圧の急激な降下が記憶装置の適切
な動作を損なってしまう可能性のある立ち上がり立ち上
がり段階中に，ソース・ラインの放電を制御し，徐々に
低下させるため，指定されたもの以外のメモリ・セルの
内容を消去，あるいは，変更してしまうような従来の技
術に伴う欠陥を克服することができる。
ュレーティング回路およびその放電制御方法にあって
は，ソース端子上の電圧の急激な降下が記憶装置の適切
な動作を損なってしまう可能性のある立ち上がり立ち上
がり段階中に，ソース・ラインの放電を制御し，徐々に
低下させるため，指定されたもの以外のメモリ・セルの
内容を消去，あるいは，変更してしまうような従来の技
術に伴う欠陥を克服することができる。
【図１】本発明に係るレギュレーティング回路の構成を
示す説明図である。
示す説明図である。
【図２】図１に示した回路に存在する信号を発生する論
理回路の構成を示す説明図である。
理回路の構成を示す説明図である。
【図３】従来における半導体不揮発性記憶装置のセル・
マトリクス構造を示す説明図である。
マトリクス構造を示す説明図である。
【符号の説明】 １ 論理スイッチＳＷ ５ 不揮発性メモ
リ・セル ６ トランジスタＭ１ ７ ソース・ライ
ンＳＲＣ ８ スイッチＩ１ ９ 電流発生器Ｇ １０ トランジスタＭ２ １１ トランジス
タＭ３ １２ 抵抗性バイアス要素ＲPOL １３ トランジス
タＭ４ １４ 常開スイッチ １５ トランジス
タＭ５ １６ トランジスタＭ６ １７ トランジス
タＭ７ １８ トランジスタＭ８ １９ 論理ゲート
ＰＬ１ ２０ トランジスタＭ９ ２１ 論理ゲート
ＰＬ３ ２２ 論理ゲートＰＬ４ ２３ 論理インバ
ータＮ１ ２４ 論理ゲートＰＬ２
リ・セル ６ トランジスタＭ１ ７ ソース・ライ
ンＳＲＣ ８ スイッチＩ１ ９ 電流発生器Ｇ １０ トランジスタＭ２ １１ トランジス
タＭ３ １２ 抵抗性バイアス要素ＲPOL １３ トランジス
タＭ４ １４ 常開スイッチ １５ トランジス
タＭ５ １６ トランジスタＭ６ １７ トランジス
タＭ７ １８ トランジスタＭ８ １９ 論理ゲート
ＰＬ１ ２０ トランジスタＭ９ ２１ 論理ゲート
ＰＬ３ ２２ 論理ゲートＰＬ４ ２３ 論理インバ
ータＮ１ ２４ 論理ゲートＰＬ２
───────────────────────────────────────────────────── フロントページの続き (72)発明者 シルビア パドアン イタリア国，イ−47037 フォルリ，リミ ーニ，ビア サン ベルナルド，35 (72)発明者 マルコ オリボ イタリア国，イ−24100 ベルガモ，ビア トゥレマナ，13 ディ
Claims (10)
- 【請求項１】 電気的にプログラム可能な記憶装置内に
おける不揮発性メモリ・セルを放電するためのレギュレ
ーティング回路において，プログラミング基準電圧（Ｖ
PP）と，前記メモリ・セルを構成するトランジスタのソ
ース端子によって共用されるライン（ＳＲＣ）との間に
接続されている少なくとも１つのスイッチと，前記ソー
ス端子に対する共用ライン（ＳＲＣ）と接地基準電圧
（ＧＮＤ）との間にの少なくとも１つの放電接続部とに
よって構成され，前記少なくとも１つの放電接続部を介
して流れる電流を制御して前記ラインをゆっくりした速
度にて放電させる制御手段を含んでいることを特徴とす
るレギュレーティング回路。 - 【請求項２】 前記制御手段が，内部に接続された常開
スイッチを有する，前記ライン（ＳＲＣ）のアースに対
するさらに１つの接続部と，前記ライン上に存在する電
圧値を予め決められた閾値と比較するための，前記ライ
ン（ＳＲＣ）に接続された論理回路とを含んでいること
を特徴とする請求項１記載のレギュレーティング回路。 - 【請求項３】 前記接続部に電流発生器が接続されてい
ることを特徴とする請求項２記載のレギュレーティング
回路。 - 【請求項４】 前記接続部に放電トランジスタが接続さ
れており，該放電トランジスタと前記電流発生器が並列
に接続されていることを特徴とする請求項３記載のレギ
ュレーティング回路。 - 【請求項５】 前記プログラミング基準電圧（ＶPP）お
よび前記放電トランジスタに接続され，前記論理回路に
よって生成される信号（ＥＲＳＥＴ）により前記放電ト
ランジスタをＯＮするスイッチを含んでいることを特徴
とする請求項４記載のレギュレーティング回路。 - 【請求項６】 前記論理回路が，供給基準電圧（ＶDD）
およびアース（ＧＮＤ）との間に接続された検出手段
と，相互に接続されると同時に，そのうちの少なくとも
１つが前記検出手段の出力端子に接続されている一組の
論理ゲートを含んでいることを特徴とする請求項２記載
のレギュレーティング回路。 - 【請求項７】 前記少なくとも１つの論理ゲートの出力
が，供給電圧（ＶDD）が印加されるトランジスタを介し
て前記検出手段に接続された入力端子にフィードバック
されることを特徴とする請求項６記載のレギュレーティ
ング回路。 - 【請求項８】 前記検出手段が，ライン（ＳＲＣ）およ
び記憶装置内において，それに隣接したワード・ライン
との間における静電結合を最小限にするように閾値電圧
値が設定されることを特徴とする請求項６記載のレギュ
レーティング回路。 - 【請求項９】 電気的にプログラム可能な記憶装置内に
おける不揮発性メモリ・セルの放電段階を調整する方法
において，前記メモリ・セルにより構成されるトランジ
スタのソース端子に比較的高い電圧（ＶPP）が印加され
る第１の消去ステップと，前記ソース端子が接地基準電
圧（ＧＮＤ）に接続される第２の放電ステップとから構
成され，前記第２の放電ステップが電流をアースに流が
すことによってゆっくりした放電を実行することを特徴
とする放電制御方法。 - 【請求項１０】 前記ゆっくりした速度の放電が，前記
ソース端子により予め決められた電圧値に到達するまで
継続されることを特徴とする請求項９記載の放電制御方
法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP94830077A EP0668593B1 (en) | 1994-02-21 | 1994-02-21 | Regulation circuit and method for the erasing phase of non-volatile memory cells |
| IT94830077.7 | 1994-02-21 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07326195A true JPH07326195A (ja) | 1995-12-12 |
| JP2815819B2 JP2815819B2 (ja) | 1998-10-27 |
Family
ID=8218388
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5656995A Expired - Fee Related JP2815819B2 (ja) | 1994-02-21 | 1995-02-21 | レギュレーティング回路およびその放電制御方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5617356A (ja) |
| EP (1) | EP0668593B1 (ja) |
| JP (1) | JP2815819B2 (ja) |
| DE (1) | DE69428423T2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008541325A (ja) * | 2005-05-02 | 2008-11-20 | フリースケール セミコンダクター インコーポレイテッド | 放電速度制御を備える不揮発性メモリを有する集積回路及び放電速度制御方法 |
| JP2009501406A (ja) * | 2005-07-12 | 2009-01-15 | マイクロン テクノロジー， インク． | 不揮発性メモリにおけるスナップバックを改良するための負電圧放電方式 |
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| GB9518143D0 (en) * | 1995-09-06 | 1995-11-08 | Harvey Geoffrey P | Low power self -adjusting logic output driver suitable for driving unterminated transmission lines and inductive-capacitive loads |
| US5680348A (en) * | 1995-12-01 | 1997-10-21 | Advanced Micro Devices, Inc. | Power supply independent current source for FLASH EPROM erasure |
| CN109427403B (zh) * | 2017-09-01 | 2020-11-06 | 西安格易安创集成电路有限公司 | 一种放电电路及存储器 |
| US11158367B1 (en) | 2020-04-10 | 2021-10-26 | Micron Technology, Inc. | Semiconductor device protection circuits for protecting a semiconductor device during processing thereof, and associated methods, devices, and systems |
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|---|---|---|---|---|
| JPS63308797A (ja) * | 1987-06-11 | 1988-12-16 | Oki Electric Ind Co Ltd | 半導体記憶装置 |
| JPH02250425A (ja) * | 1989-03-23 | 1990-10-08 | Toshiba Corp | 出力バッファ回路 |
| JPH05276003A (ja) * | 1992-03-27 | 1993-10-22 | Nec Corp | 出力回路装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5384742A (en) * | 1990-09-25 | 1995-01-24 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory |
-
1994
- 1994-02-21 DE DE69428423T patent/DE69428423T2/de not_active Expired - Fee Related
- 1994-02-21 EP EP94830077A patent/EP0668593B1/en not_active Expired - Lifetime
-
1995
- 1995-02-21 US US08/395,361 patent/US5617356A/en not_active Expired - Lifetime
- 1995-02-21 JP JP5656995A patent/JP2815819B2/ja not_active Expired - Fee Related
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| JP2009501406A (ja) * | 2005-07-12 | 2009-01-15 | マイクロン テクノロジー， インク． | 不揮発性メモリにおけるスナップバックを改良するための負電圧放電方式 |
| KR100923848B1 (ko) * | 2005-07-12 | 2009-10-27 | 마이크론 테크놀로지, 인크 | 비휘발성 메모리의 스냅백 개선을 위한 부극성 전압 방전스킴 |
| US7864607B2 (en) | 2005-07-12 | 2011-01-04 | Micron Technology, Inc. | Negative voltage discharge scheme to improve snapback in a non-volatile memory |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2815819B2 (ja) | 1998-10-27 |
| DE69428423D1 (de) | 2001-10-31 |
| US5617356A (en) | 1997-04-01 |
| EP0668593A1 (en) | 1995-08-23 |
| EP0668593B1 (en) | 2001-09-26 |
| DE69428423T2 (de) | 2002-06-20 |
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