CZ297910B6 - Napetový spínací obvod - Google Patents

Abstract

Napetový spínací obvod obsahuje spínací obvod /56d/ pro volitelné pripojování prvního napetí /35/ na výstup /57/ spínacího obvodu /56d/. První napetí/35/ má hodnotu podstatne mensí nez nula voltu. Ke spínacímu obvodu /56d/ je pripojen rídicí obvod /51/, který rídí spínací obvod /56d/ tak, aby pripojoval první napetí /35/ na výstup /57/ vygenerováním druhého napetí /V.sub.SW.n./, jehoz hodnota jemensí nez je hodnota prvního napetí /35/, ze tretího napetí /V.sub.POS.n./, jehoz hodnota je podstatne vetsí nez nula voltu.

Description

Oblast techniky

Představovaný vynález se týká oblasti integrovaných obvodů. Přesněji se tento vynález týká napěťového spínacího obvodu, který připojuje záporné napětí k trvalé paměti, čímž umožňuje záporné hradlové vymazání trvalé paměti.

Dosavadní stav techniky

Dosavadní vymazatelné a elektricky programovatelné flash paměti typu read-only („flash EPROM“) používají typicky paměťové buňky, které obsahují elektricky izolovaná hradla (tj. plovoucí hradla). Informace je paměťových buňkách uložena ve formě náboje na plovoucích hradlech. Obr. 1 představuje strukturu jedné takovéto paměťové buňky 10. Paměťová buňka 10 obsahuje odčerpanou oblast 13 a zdrojovou oblast 14 na substrátu 15. Zdrojová oblast 14 a odčerpaná oblast 13 jsou asymetricky dotované arzénovým votantem a zdrojová oblast 14 je dále dotovaná fosforovým votantem. Polysilikonové plovoucí hradlo 12 je obecně umístěno nad a mezi těmito oblastmi a je izolováno od těchto oblastí izolační vrstvou 16. Plovoucí hradlo je po zkompletování zcela obklopeno izolačními vrstvami a tím elektricky „plave“. Druhé hradlo (tj. řídicí hradlo) lije umístěno nad plovoucím hradlem 12, které je vyrobeno ze druhé vrstvy polysilikonu. Druhá izolační vrstva 17 odděluje plovoucí hradlo 12 od řídicího hradla 1_L

Jak je možno vidět z obr. 2A, paměťová buňka 10 je programována (tj. negativním nabíjením plovoucího hradla) připojením hradlového programovacího napětí o hodnotě přibližně +12 voltů na řídicí hradlo 11, odčerpávacího programovacího napětí o hodnotě přibližně +7 voltů k odčerpané oblasti 13 a připojením zdrojové oblasti 14 k zemi. Za těchto podmínek dochází ke kanálovému elektronovému vstřiku oxidovou vrstvou 16. Elektrony usazené na plovoucím hradle 12 paměťové buňky 10 vyvolají zvýšení prahového napětí paměťové buňky 10. Paměťová buňka 10 je nyní programována tak, aby měla programované prahové napětí V_Tp.

Pro vymazání buňky 10 odčerpaná oblast 13 „plave“, řídicí hradlo 11 je uzemněno a na zdrojovou oblast 14 je přivedeno vymazávací napětí o hodnotě přibližně +12 V, jak je vidět na obr. 2B. Za těchto podmínek je náboj tunelovým efektem přemístěn od plovoucího hradla do zdrojové oblasti 14. Tím jsou odstraněny elektrony usazené na plovoucím hradle 12 paměťové buňky 10, což způsobí pokles prahového napětí paměťové buňky 10. Paměťová buňka je nyní vymazána tak, že má vymazané prahové napětí V_TePro čtení obsahu buňky 10 je na řídicí hradlo 11 přivedeno napětí menší než napětí, které by způsobilo přenos náboje na plovoucí hradlo 12 (tj. 5 voltů) a na odčerpanou oblast 13 je přivedeno další napětí (tj. 1 volt). Přitom je snímán proud procházející zařízením, který určuje, zda plovoucí hradlo 12 je nebo není negativně nabito.

Rychlost vymazání paměťové buňky 10 je závislá na vymazávací schopnosti paměťové buňky 10 a na vymazávacím napětí přivedeném na zdrojovou oblast paměťové buňky 10. Typicky, čím větší vymazávací napětí je přivedeno na zdrojovou oblast paměťové buňky 10, tím rychleji je paměťová buňka 10 vymazána. Jednou z nevýhod dosavadního stavu techniky je to, že když vymazávací napětí přivedené na zdrojovou oblast paměťové buňky 10 přesáhne určitý napěťový práh (tj. 12 voltů), přechod mezi zdrojovou oblastí a hradlem paměťové buňky 10 se dostane do průrazné oblasti, ve které jsou v plovoucím hradle 12 paměťové buňky 10 generovány „horké otvory“. Toto vede ke snížení životnosti paměťové buňky. Z tohoto důvodu vymazávací napětí typicky vynucuje omezení zvýšení vymazávací rychlosti paměťové buňky JO. Dále, je-li přechod mezi zdrojovou oblastí a hradlem paměťové buňky 10 v průrazném stavu, vymazávací rychlost paměťové buňky 10 se nezvyšuje se zvyšováním vymazávacího napětí.

-1 CZ 297910 B6

Podstata vynálezu

Jednou z vlastností představovaného vynálezu je poskytnutí napěťového spínacího obvodu pro připojení záporných napětí (tj. menších než nula voltů) k integrovanému obvodu.

Další vlastností představovaného vynálezu je umožnění záporného hradlového vymazání paměťových buněk trvalé paměti.

Další vlastností představovaného vynálezu je poskytnutí záporného napěťového spínacího obvodu, který minimalizuje spotřebu energie.

Další vlastností představovaného vynálezu je poskytnutí záporného napěťového spínacího obvodu, který generuje záporné napětí z kladného napětí (tj. z napětí většího než nula voltů).

Je popsán napěťový spínací obvod, který obsahuje spínací obvod pro volitelné připojení prvního napětí na výstup spínacího obvodu. První napětí má hodnotu podstatně menší než nula voltů. Ke spínacímu obvodu je připojen řídicí obvod tak, aby řídil připojování prvního napětí spínacího obvodu kjeho výstupu vygenerováním druhého napětí, které má hodnotu menší než je hodnota prvního napětí, ze třetího napětí, jehož hodnota je podstatně větší než nula voltů.

Řídicí obvod výše popsaného napěťového spínacího obvodu obsahuje v jednom provedení kondenzátor, který má svůj první vývod a druhý vývod připojený k hradlu spínacího tranzistoru spínacího obvodu přes uzlový bod. K prvnímu vývodu kondenzátoru je připojen nabíjecí obvod pro připojení kondenzátoru ke třetímu napětí a pro připojení prvního vývodu kondenzátoru k zemi poté, co je kondenzátor nabit na hodnotu třetího napětí. Připojovací obvod je určen k připojení uzlového bodu k zemi poté, co nabíjecí obvod nabije kondenzátor na třetí napětí a pro odpojení uzlového bodu od země poté, co nabíjecí obvod připojí první vývod kondenzátoru k zemi, takže je vygenerováno druhé napětí a aplikováno na spínací obvod.

Řídicí obvod výše zmíněného napěťového spínacího obvodu obsahuje v dalším provedení první kondenzátor mající první a druhý vývod a druhý kondenzátor mající první a druhý vývod. K oběma prvním vývodům prvního a druhého kondenzátoru je připojen první logický obvod pro střídavé připojování prvního vývodu prvního a druhého kondenzátoru (1) ke třetímu napětí a (2) k zemi. K oběma druhým vývodům prvního a druhého kondenzátoru je připojen druhý logický obvod a spínací obvod pro střídavé připojování druhého vývodu prvního a druhého kondenzátoru ke spínacímu obvodu tak, aby bylo vygenerováno druhé napětí aplikováno na spínací obvod. Když druhý logický obvod připojí druhý vývod prvního kondenzátoru ke spínacímu obvodu a druhý vývod druhého kondenzátoru kzemi a první vývod druhého kondenzátoru ke třetímu napětí.

Přehled obrázků na výkresech

Vynález bude dále popsán s odkazem na připojené výkresy, na nichž představuje obr. 1 flash EPROM buňku s plovoucím hradlem podle dosavadního stavu techniky, obr. 2A a obr. 2B představují dosavadní stav techniky programování a vymazávání flash EPROM buňky s plovoucím hradlem podle obr. 1, obr. 3 ukazuje uspořádání vymazávání flash EPROM buňky s plovoucím hradlem záporným hradlovým napětím, obr. 4 ukazuje flash EPROM obsahující ovladače slovních řádků (wordline driver), které aplikují záporné hradlové napětí na hradla paměťových buněk v reakci na V_sw záporným napěťový signál během vymazávání flash EPROM, obr. 5 představuje obvod jednoho z ovladačů slovních řádků a řídicí obvod pro vygenerování V_sw signálu z obr. 4 v souladu s jedním provedením představovaného vynálezu, obr. 6 ukazuje tvar různých signálů vygenerovaných obvody z obr. 5, obr. 7 ukazuje řídicí obvod z obr. 4 podle dalšího provedení představovaného vynálezu a obr. 8 ukazuje tvar různých signálů vygenerovaných obvodem podle obr. 7.

-2CZ 297910 B6

Příklady provedení vynálezu

Obr. 3 představuje uspořádání vymazávání flash EPROM buňky 20 záporným napětím. Jak je možno vidět na obr. 3, na hradlo paměťové buňky 20 je aplikováno záporné napětí (tj. -8 voltů) namísto uzemnění. Dále, na zdrojovou oblast paměťové buňky 20 je aplikováno kladné napětí, které je podstatně menší než je typická hodnota -12 voltů vymazávacího napětí (tj. +6 voltů). Tímto způsobem je zvýšeno napětí na hradle a na zdrojové oblasti paměťové buňky 20 (tj. větší než 12 voltů), aniž by se přechod mezi zdrojovou oblastí a hradlem paměťové buňky 20 dostal do průrazné oblasti. Tento způsob vymazávání je označován jako záporné hradlové vymazání. Záporné hradlové vymazávání zvyšuje rychlost vymazání, přičemž zabraňuje tomu, aby se přechod mezi zdrojovou oblastí a hradlem paměťové buňky dostal do průrazné oblasti a tím aby nedošlo ke snížení životnosti paměťové buňky.

Aby bylo možno připojit záporné napětí k radlům paměťových buněk flash EPROM během vymazávání flash EPROM, je vyžadován spínací obvod pro záporné napětí. Jak bude dále popsáno detailněji, spínací obvod záporného napětí podle jednoho z provedení představovaného vynálezu vygeneruje jiné (tj. druhé) záporné napětí, jehož hodnota je nižší než hodnota prvního záporného napětí, které má být připojeno k hradlům paměťových buněk během operace vymazávání. Spínací obvod záporného napětí vygeneruje druhé záporné napětí z kladného napětí, takže flash EPROM nevyžaduje dva zdroje záporného napětí pro záponě hradlové vymazání. Dále, spínací obvod záporného napětí nespotřebovává v podstatě energii a může být vyroben použitím známé CMOS technologie. Přesněji, spínací obvod záporného napětí nespotřebovává žádnou energii, je-li první záporné napětí vyřazeno (tj. je-li hodnota prvního záporného napětí nula voltů).

Stručně, spínací obvod záporného napětí podle jednoho z provedení představovaného vynálezu obsahuje spínací tranzistor připojený k prvnímu zápornému napětí. Spínací tranzistor, jestliže je sepnut, připojuje první záporné napětí k hradlům paměťových buněk. Spínací obvod záporného napětí dále obsahuje řídicí obvod pro vygenerování druhého záporného napětí, které je připojeno na vstup spínacího tranzistoru tak, aby byl spínací tranzistor sepnut. Druhé záporné napětí je vygenerováno z kladného napětí. V jednom provedení obsahuje řídicí obvod kondenzátor, nabíjecí obvod pro střídavé připojování prvního konce kondenzátoru ke kladnému napětí nebo k zemi, a připojovací obvod pro připojování druhého konce kondenzátoru (1) k zemi, je-li první vývod kondenzátoru připojen nabíjecím obvodem ke kladnému napětí a (2) k hradlu spínacího tranzistoru, je-li první vývod kondenzátoru připojen nabíjecím obvodem k zemi. V jiném provedení obsahuje řídicí obvod dva kondenzátory připojené k prvnímu logickému obvodu (tj. obvodu pro vygenerování časového signálu) a k druhému logickému obvodu (tj. křížově-připojovánému obvodu). První a druhá logický obvod způsobují na kondenzátorech střídavé generování záporného napětí určeného pro spínání spínacího tranzistoru. Spínací obvod záporného napětí bude detailněji popsán níže ve spojení s obr. 4-8.

S odkazem na obr. 4 je zobrazena flash EPROM 30 obsahující paměťové pole 40 a X dekódovací obvod 31 se spínacím obvodem záporného napětí (zobrazen na obr. 5 a obr. 7) podle jednoho z provedení představovaného vynálezu. Paměťové pole 40 obsahuje flash EPROM paměťové buňky s plovoucím hradlem 42a až 42o, které jsou umístěny na průsečících slovních řádků WLO až WLn a bitových řádků 41a až 41e. Dále, zdrojová oblast každé paměťové buňky 42a až 42o je připojena ke společnému zdrojovému vodiči 43 je selektivně připojován k různým napětím pomocí zdrojového spínacího obvodu (není zobrazen na obr. 4).

Flash EPROM 30 může být použita v jakémkoliv typu počítačového systému nebo systému pro zpracování dat. Počítačovým systémem může být např. osobní počítač, přenosný počítač, osobní databanka, minipočítač, pracovní stanice, mainframe, multiprocesorový počítač nebo kterýkoliv jiný typ počítačového systému. Dále, systémem vhodným pro použití flash EPROM 30 může být tiskárna, telefon, digitální záznamníkový systém nebo jakýkoliv další systém s ukládáním dat.

-3CZ 297910 B6

V jednom provedení používá flash EPROM 30 MOS obvody a všechny obvody paměti flash EPROM jsou umístěny na jednom polovodičovém substrátu.

Jak je možno vidět na obr. 4, dekódovací obvod 31 je připojen ke každému ze slovních řádků WLO-WLn. Dekódovací obvod 31 obsahuje adresový dekodér 32, ovladače slovních řádků 33 až 33n, a řídicí obvod 51. Každý z ovladačů slovních řádků 33-33n je připojen k jednomu ze slovních řádků WLO-WLn. Každý z ovladačů slovních řádků 33-33n přijímá volitelný signál od dekodéru 32. Ovladač slovních řádků 33 například přijímá XINO volitelný signál z dekodéru 32. Dále, každá z ovladačů slovních řádků 33-33n přijímá V_sw napěťový signál od řídicího obvodu 5L Jak bude popsáno níže, V_sw napěťový signál představuje záporné napětí pro řízení spínacího tranzistoru (není zobrazen), který je součástí každého ovladače slovních řádků 33-33n, a který připojuje záporné napětí V_G od záporného napěťového zdroje 35 k jednotlivým ovladačům slovních řádků 33-33n během vymazávací operace flash EPROM 30. Řídicí obvod 51 a spínací tranzistor v každém z ovladačů slovních řádků 33-33n tvoří spínací obvod záporného napětí podle představovaného vynálezu.

Obr. 5 představuje celý spínací obvod záporného napětí podle jednoho provedení představovaného vynálezu, které bude detailněji popsáno níže. Obr. 7 představuje řídicí obvod 51 z obr. 4 podle jiného provedení představovaného vynálezu, které bude rovněž detailněji popsáno níže.

Vrátíme-li se zpět k obr. 4, flash EPROM 30 obsahuje kromě paměťového pole 40 a dekódovacího obvodu 32 také další obvody. Flash EPROM 30 například obsahuje Y dekódovací obvod připojený k bitovým řádkům 41a-41e a na čipu umístěný řídicí a stavový obvod, který řídí paměťové operace flash EPROM 30. Řídicí a stavový obvod je spojen s dekódovacími obvody a paměťovým polem 40 pro řízení paměťových operací vzhledem k paměťovému poli 40. Jak Y dekódovací obvod tak i řídicí a stavový obvod mohou být zavedeny známými obvody a jejich funkce jsou známé v tomto oboru. Řídicí a stavový obvod pro řízení paměťových operací flash EPROM je např. popsán v patentových dokumentech US 5 369 647 a US 5 327 383. Do flash EPROM paměti 30 mohou být zařazeny další známé obvody (např. zdrojový spínací obvod), které činí flash EPROM 30 operativní. Funkce a operace těchto dalších známých obvodů jsou rovněž známé v tomto oboru. Obr. 4 tyto obvody neobsahuje, aby nebyl zbytečně komplikován popis představovaného vynálezu.

Paměťové pole 40 zobrazené na obr. 4 může být uspořádáno do jistého počtu vymazávacích bloků seskupením jistého počtu bitových řádků nebo slovních řádků do jednoho bloku. V tomto případě jsou zdroje paměťových buněk uvnitř jednoho bloku připojeny ke společnému napájecímu vedení bloku.

Pro rozdělení paměťového pole 40 do jistého počtu vymazávacích bloků mohou být použity různé známé blokové techniky. Různé blokové struktury jsou popsány např. v patentových dokumentech US 5 065 364, US 5 245 570 a US 5 239 505.

Dekodér 32 může být zaveden pomocí libovolného známého dekódovacího obvodu. Během čtecí nebo programovací operace dekodér 32 přijímá a dekóduje řádkovou adresu flash EPROM 30 a vybere jeden z XINO-XINn volitelných signálů. Volitelný signál vybraný z XINO-XINn potom aktivuje jemu odpovídající ovladač slovních řádků, který připojí příslušné napětí na jemu odpovídající slovní řádek. Jestliže flash EPRO 30 prochází vymazávací operací, dekodér 32 nepřijímá žádnou řádkovou adresu a neuplatňuje ani žádný z XINO-XINn volitelných signálů. Řídicí obvod 51 nyní vygeneruje záporný napěťový signál V_sw na všech ovladačích slovních řádků 33-33n, kterým sepne spínací tranzistor uvnitř každého z ovladačů slovních řádků 33-33n a tím připojí záporné napětí V_G od záporného napěťového zdroje 35 ke všem slovním řádkům WLO-WLn. Mezitím je na zdrojovou oblast všech paměťových buněk 42a-42o připojeno kladné vymazávací napětí Vse pomocí napájecího vedení 43. Za těchto podmínek jsou všechny paměťové buňky uvnitř paměťového pole 40 vymazány.

-4CZ 297910 B6

V jednom provedení je hodnota záporného napětí V_G dodávaného záporným napěťovým zdrojem 35 přibližně -8,5 voltů a hodnota kladného vymazávacího napětí V_Se připojeného ke společnému napájecímu vedení 43 přibližně 6 voltů.

Záporný napěťový zdroj 35 může dále obsahovat zápornou napěťovou nabíjecí pumpu pro vygenerování záporného napětí V_G. Touto zápornou napěťovou nabíjecí pumpou může být libovolná známá záporná napěťová nabíjecí pumpa.

Podle jednoho provedení představovaného vynálezu vygeneruje řídcí obvod 51 záporný napěťový signál V_Sw v okamžiku, kdy je to vyžadováno (tj. když flash EPROM prochází vymazávací operací). Hodnota záporného napětí Vsw je menší než hodnota záporného napětí V_G, takže budou sepnuty spínací tranzistory ve všech ovladačích slovních řádků. Jestliže není vyžadováno záporné napětí V_G, řídicí obvod 51 změní signál V_Sw na kladné napětí (VCC), čímž jsou vypnuty všechny spínací tranzistory a tím je odpojeno záporné napětí V_G od slovních řádků WLO-WLn.

Obr. 5 ukazuje řídicí obvod 51 z obr. 4 podle jednoho provedení představovaného vynálezu. Obr. 7 ukazuje řídicí obvod 70, který představuje jiné provedení řídicího obvodu 51 z obr. 4. Obvody zobrazené na obr. 5 a obr. 7 budou detailněji popsány níže.

Na obr. 5 jsou zobrazeny řídicí obvod 51 z obr. 4 a ovladač slovních řádků 50. Ovladačem slovních řádků může být kterýkoliv z ovladačů slovních řádků 33 až 33n z obr. 4. Jak je možno vidět na obr. 5, ovladač slovních řádků 50 obsahuje tranzistory 56a až 56c zapojené do série mezi napájecím napětím V_PX. Tranzistor 56c je N-kanálový tranzistor. Tranzistory 56a a 56c tvoří společně investor. Tranzistor 56b slouží jako izolační tranzistor pro izolovaný uzlový bod 57 od tranzistoru 56c v souhlasu se signálem BIASCLK. Hradla tranzistorů 56a a 56c přijímají volitelný signál XIN; Volitelným signálem XINj může být libovolný z volitelných signálů XINOXINn (obr. 4). Hradlo tranzistoru 56b přijímá řídicí signál BIAS CLK. V jednom provedení může být BIAS CLK signálem periodický signál (tj. hodinový signál). Uzlový bod 57 je výstupem ovladače slovních řádků 50 a zajišťuje výstupní napětí V_WL pro slovní řádek WL,. Slovním řádkem WL; může být opět libovolný ze slovních řádků WLO-WLn (obr. 4).

Ovladač slovních řádků 50 obsahuje také P-kanálový tranzistor 56d připojený mezi uzlový bod 57 a záporný napěťový zdroj 35. Tranzistor 56d představuje spínací tranzistor spínacího obvodu záporného napětí, kteiý řídí připojování záporného napětí V_G od záporného napěťového zdroje 35 na slovní řádek WL; v uzlu 57. Hradlo spínacího tranzistoru 56d přijímá napěťový signál V_sw od řídicího obvodu 5L V_sw signál tak řídí spínání tranzistoru V_PX.

Není-li požadavků na poskytování jak kladných tak i záporných napětí na slovním řádku WLj, ovladač slovních řádků 50 pracuje jako investor a tranzistor 56d je vypnut, zatímco tranzistor 56b je sepnut řídicím signálem BIAS CLK. Avšak, má-li být připojeno záporné napětí ke slovnímu řádku WL, přes uzlový bod 57 od záporného napěťového zdroje 35, izolační tranzistor 56b je signálem BIAS CLK vypnut tak, aby izoloval uzlový bod 57 od tranzistoru 56c, zatímco spínací tranzistor 56d je sepnut záporným napětím V_sw, čímž je připojeno záporné napětí na slovní řádek WL, přes uzlový bod 57.

Alternativně může být přidán k ovladači slovních řádků 50 další P-kanálový spínací tranzistor. Dodatečný P-kanálový tranzistor může být zapojen mezi uzlový bod 57 a P-kanálový tranzistor 56a tak, aby izoloval uzlový bod od tranzistoru 56a.

Jak je možno vidět na obr. 5, tranzistor 56d slouží jako spínač záporného napětí V_G záporného napěťového zdroje 35 a nespotřebovává žádnou energii ani když připojuje záporné napětí k uzlovému bodu 57, ani když záporné napětí zdroje 35 k uzlovému bodu 57 nepřipojuje.

Řídicí obvod 51 tvoří další část spínacího obvodu záporného napětí. Řídicí obvod 51 generuje záporné napětí V_sw během vymazávací operace flash EPROM 30 (obr. 4), čímž způsobí, že spí

-5CZ 297910 B6 nací tranzistor 56d připojí záporné napětí Vg ke slovnímu řádku WL,. Jakje možno vidět na obr. 5, řídicí obvod 51 obsahuje kondenzátor 54 mající jeden vývod (tj. záporný vývod) připojen k uzlovému bodu 55 řídicího obvodu 51. Kondenzátor 54 slouží jako napěťový měnič, který mění kladné napětí na záporné napětí. Uzlový bod 55 je také připojen k hradlu spínacího tranzistoru 56d.

Řídicí obvod 51 dále obsahuje nabíjecí obvod 52 připojený ke druhému vývodu (tj. kladnému vývodu) kondenzátoru 54· A dále řídicí obvod 51 obsahuje připojovací obvod 53 připojený ke kondenzátoru 54 přes uzlový bod 55.

Nabíjecí obvod 52 obsahuje tranzistory 52a až 52d. Tranzistory 52a a 52b jsou P-kanálové a tranzistory 52c a 52d jsou N-kanálové. Kondenzátor 54 je připojen k nabíjecímu obvodu 52 v uzlovém bodě 52e. Tranzistory 52a a 52c omezují napěťové přetížení tranzistorů 52a a 52d. Tyto dva tranzistory (tj. 52b a 52c) jsou stále sepnuté. Tranzistor 52a je řízen signálem W_Swp tak, aby připojil napětí V_PP k uzlovému bodu 52e a tranzistor 52d je řízen signálem V_Swn tak, aby připojil k uzlovému bodu 52e zem. Signály Vswp a V_Swn jsou uplatňovány střídavě.

V jednom provedení vynálezu je uplatňován signál Vswn, přičemž signál Vswp není uplatňován,v okamžiku, kdy flash EPROM 30 (obr. 4) prochází vymazávací operací, a signál V_SWn není uplatňován, přičemž signál Vswp je uplatňován, v okamžiku, kdy flash EPROM 30 neprochází vymazávací operací. V jiném provedení vynálezu mohou být signály Vswp a Vswn uplatňovány střídavě během vymazávací operace flash EPROM 30, takže vymazávací operace představuje pulzní operaci.

V jednom provedení je napěťová hodnota Vswp signálu, je-li uplatňován, přibližně 12 voltů a napěťová hodnota signálu V_Swp, není-li uplatňován, je přibližně 3 volty. V tomto případě je napěťová hodnota V_Swn signálu, je-li uplatňován, přibližně 3 volty a není-li uplatňován, činí přibližně nula voltů. V jednom provedení je hodnota napětí V_PP přibližně 12 voltů a hodnota napětí V_Cc činí přibližně 3 volty.

Připojovací obvod 53 obsahuje také tranzistory 53a až 53d zapojené sériově mezi napětím V_cc a zemí. Tranzistory 53a-53c jsou P-kanálové a tranzistor 53d je N-kanálový. Tranzistory 53a a 53d jsou řízeny signálem Vre_F a tranzistor 53b je stále sepnut. Tranzistor 53c je řízen signálem BIASCLK. Příslušné tranzistory 53a a 53d připojují uzlový bod 55 kzemi a k napětí V_Cc, a tranzistor 53c slouží jako izolační tranzistor izolující uzlový bod 55 od země během řízení signálem BIAS-CLK. Tranzistory 53b a 53c také omezují napěťové přetížení příslušných tranzistorů 53a a 53d.

Funkcí nabíjecího obvodu 52 je (1) nabíjet kondenzátor 54 na napětí V_PP během připojení uzlového bodu 55 k zemi připojovacím obvodem 53, a poté (2) připojení uzlového bodu 52e k zemi v okamžiku, kdy připojovací obvod 53 izoluje uzlový bod 55 od země a připojuje ho k hradlu spínacího tranzistoru 56d a ke kondenzátoru 54. Tímto způsobem se stává napětí V_swv uzlovém bodě 55 záporným. Toto záporné napětí potom sepne spínací tranzistor 56d, který připojí záporné napětí V_G k uzlovému bodu 57. Připojovací obvod 53 poté připojí uzlový bod 55 k zemi, čímž je vypnut spínací tranzistor 56d. Funkce řídicího obvodu 51, který generuje záporné napětí V_sw, bude detailněji popsána níže rovněž ve spojení s obr. 6.

Během operace a na počátku je uplatňován signál V_SWp a signál V_SWn není uplatňován. Tím je sepnut tranzistor 52a a tranzistor 52d je vypnut. Výsledkem je připojení napětí V_PP ke kladnému vývodu kondenzátoru 54 uzlovým bodem 52e.

Mezitím je signál Vre_F logicky nízký (low) (tj. zem). Uzlový bod 55 je tak připojen k napětí Vcc· Tím je kondenzátor 54 nabit na přibližně 9 voltů (tj. V_Pr-V_Cc)· V tomto okamžiku je vypnut tranzistor 56d ovladače slovních řádků 50 a tím není uplatněn signál XINj, a signál BIAS CLK způsobí sepnutí tranzistorů 53c a 56b. Uzlový bod 57 je poté na napětí země.

-6CZ 297910 B6

V jednom provedení činí signál BIASCLK přibližně -3 volty, je-li uplatňován, a není-li uplatňován, je na napětí země.

Následně signál Vref přechází do logicky vysokého (high) stavu, čímž je sepnut tranzistor 53d a vypnut tranzistor 53a. Mezitím je signál BIASCLK stále uplatňován. Toto způsobí připojení uzlového bodu 55 kzemi přes tranzistor 53d, dále nabíjení kondenzátoru 54 na napětí V_PP (tj. Vpos je 12 voltů), jak je možno vidět z obr. 6.

V tomto okamžiku zůstává tranzistor 56d vypnut a tranzistor 56b je stále sepnut, což způsobí, že uzlový bod 57 zůstává na napětí země.

Dále přestává být uplatňován signál BIAS CLK, čímž jsou vypnuty oba tranzistory 53c a 56b.

V tomto okamžiku uzlový bod 55 plave, zatímco uzlový bod 57 zůstává stále na napětí země. Poté přestává být uplatňován signál Vswp a je uplatňován signál V_SWn, což způsob připojení uzlového bodu 52e k zemi přes tranzistor 52d. Tím dochází ke změně napětí V_P0S na kladném vývodu kondenzátoru 54 na hodnotu napětí země. Mezitím je odpojen uzlový bod 55 od země pomocí tranzistoru 53c, jak je popsáno výše. V tomto okamžiku je však na kondenzátoru 54 stále napěťový rozdíl přibližně 12 voltů (tj. V_POS-V_Sw je rovno 12 voltům). Protože napětí V_Pos má hodnotu napětí země, je nyní vygenerováno záporné napětí Vsw a je přivedeno na hradlo tranzistoru 56d (viz. obr. 6 v čase tl). Toto záporné napětí V_Sw je zápornější než je hodnota napětí V_G, takže je sepnut tranzistor 56d, který vyvolá napětí V_G v uzlovém bodě 57.

Aby bylo odpojeno záporné napětí V_G od uzlového bodu 57 (tj. po vymazávací operaci), je uplatněn signál Vswp a signál V_Swn přestává být uplatňován. Tímto způsobem je uzlový bod 52e připojen na napětí V_PP, čímž je vzápětí změněno napětí V_sw na hodnotu napětí země a tím je vypnut tranzistor 56d. V tomto okamžiku oba uzlové body 55 a 57 plavou a napětí Vwl v uzlovém bodě 57 zůstává na hodnotě záporného napětí V_G.

Poté je uplatněn signál BIAS CLK, který způsobí připojení obou uzlových bodů 55 a 57 k zemi přes příslušné tranzistory 53d a 56c. V tomto okamžiku zůstává uzlový bod 57 na napětí země (viz. obr. 6).

Nyní s odkazem na obr. 7, řídicí obvod 70 zahrnuje další provedení řídicího obvodu z obr. 4. Obr. 7 neukazuje obvod ovladače slovních řádků, který je zobrazen na obr. 5. Jak je možno vidět z obr. 7, řídicí obvod 70 obsahuje dva kondenzátory 90a a 90b, namísto jednoho kondenzátoru. Dále je v obvodu používán další záporný napěťový signál Vnn· V řídicím obvodu 70 je rovněž používán kladný napěťový signál V_PS.

V jednom provedení se záporné napětí Vnn mění mezi -8,5 volty a nula volty a signálem CLK je 40 MHz hodinový signál. Napětí V_PS se mění mezi přibližně nula volty a 6 volty.

Řídicí obvod 70 obsahuje dvě obvodové části: generující hodinový signál a vytvářející záporné napětí. Část generující hodinový signál řídicího obvodu 70 obsahuje dvouvstupové NOR hradlo tvořené P-kanálovými tranzistory 71 a 72 a N-kanálovými tranzistory 73 a 74, a investor tvořený CMOS tranzistory 75 a 76. Signál CLK je přiveden na vstup NOR hradla. Signál CLK je vygenerován v okamžiku, kdy má být sepnut spínací tranzistor (tj. tranzistor 56d z obr. 5). V tomto okamžiku je hodnota napětí V_PS 6 voltů a hodnota napětí Vnn je -8,5 voltu. V uzlovém bodě 71a vzniká výstupní signál NOR hradla a v uzlovém bodě 75a vzniká doplňkový signál výstupu NOR hradla.

Část generující hodinový signál řídicího obvodu 70 také obsahuje napěťový převodník tvořený tranzistory 79 až 82 pro převod napětí z výstupů NOR hradla a investoru z napětí V_GG na napětí V_Ps. Během vymazávací operace je hodnota napětí V_P$ +6 voltů. Tranzistory 79 a 80 jsou Pkanálovými tranzistory a tranzistory 81 a 82 jsou N-kanálovými tranzistory. V uzlových bodech

-7CZ 297910 B6

78a a 80a vzniká pár doplňkových výstupů napěťového převodníku. Uzlový bod 78a je spojen s kladným vývodem kondenzátoru 90a přes investor tvořený CMOS tranzistory 77 a 78. Uzlový bod 80a je spojen s kladným vývodem kondenzátoru 90b přes investor tvořený CMOS tranzistory 83 a 84. Změny napěťových signálů mezi nula a 6 volty v uzlových bodech 78a a 80a jsou potom posunuty na změny napětí mezi -6 a -12 volty pomocí kondenzátorů 90a a 90b za pomoci části vytvářející záporné napětí řídicího obvodu 70.

Část vytvářející záporné napětí řídicího obvodu 70 obsahuje P-kanálový tranzistor 89 jako spínanou zátěž záporného vývodu kondenzátoru 90a a P-kanálový tranzistor 90 jako spínanou zátěž záporného vývodu kondenzátoru 90b. Když se hodnota napětí v uzlovém bodě 77a mění na +6 voltů a napětí v uzlovém bodě 84a se mění na napětí země, tranzistor 89 je sepnut změnou napětí na jeho hradle na -12 voltů, čímž je připojen záporný vývod kondenzátoru 90a na záporné napětí Vnn o hodnotě přibližně -8 voltů. V tomto okamžiku bude kondenzátor 90a nabit na 14 voltů. Když se potom napětí v uzlovém bodě 77a mění na napětí země a napětí v uzlovém bodě 84a stoupá na +6 voltů díky signálu CLK, napětí na záporném vývodu kondenzátoru 90a (tj. v uzlovém bodě 100a) se mění na -12 voltů. Toto je výsledné napětí, na které zůstane nabit kondenzátor 90a. Napětí -12 voltů v uzlovém bodě 100a je potom transformováno do uzlového bodu 91a P-kanálovým tranzistorem 87 s výsledným napěťovým poklesem přibližně 2 volty. Tím vznikne záporné napětí V_Sw o hodnotě přibližně -10 voltů. Obr. 8 představuje napěťové průběhy pro různá napětí. Obdobně P-kanálové tranzistory 88 a 90 provádějí stejné operace na dalším doplňkovém hodinovém signálu vytvářeném v uzlovém bodě 80a. Uzlové body 100a a 100b pak poskytují záporné napětí V_Sw v uzlovém bodě 91a (jak je možno vidět na obr. 8.

Část vytvářející záporné napětí řídicího obvodu 70 také obsahuje odpojovači obvod tvořený Pkanálovým tranzistorem 91. Když má být spínací tranzistor vypnut (tj. tranzistor 56d na obr. 5), je vypnut hodinový signál CLK, napětí V_PS klesne na nula voltů a napětí V_NN přejde na napětí země. Jakmile ktomu dojde, tranzistor 91 vytvoří v uzlovém bodě 91a napětí d V_PX o hodnotě přibližně 3 volty.

P-kanálové tranzistory 92 a 93 slouží jako omezovači tranzistory pro omezení úrovně napětí v uzlovém bodě 91a na hodnotu přibližně o dva volty zápornější než je hodnota napětí Vnn·

Protože napětí Vsw v uzlovém bodě 91a nemá tendenci být ovlivňováno bludnou kapacitou, řídicí obvod 70 může být použit pro relativně velké paměťové pole a může být zapojen tak, aby spínal relativně velký počet spínacích tranzistorů. Dále, kondenzátory 90a a 90b mají menší kapacitu. Pro vygenerování záporného napětí Vsw je však potřeba relativně více energie. Řídicí obvod 70 dále nevyžaduje velké napětí V_PP pro vygenerování velkého záporného napětí Vsw- Tím jsou eliminovány tranzistory pro omezení napěťového přetížení v obvodu.

Řídicí obvod 51 zobrazený na obr. 5 je zvláště vhodný pro řízení relativně menšího paměťového pole. To je díky tomu, když je k uzlovému bodu 55 připojen relativně větší počet spínacích tranzistorů, pak může vzrůst hodnota bludné kapacity v uzlovém bodě 55. To může vyvolat úbytek záporného napětí V_sw v uzlovém bodě 55. Řídicí obvod 70 zobrazený na obr. 7 je však vhodný pro relativně velké paměťové pole. Řídicí obvod 51 z obr. 5 spotřebovává relativně méně energie pro vygenerování záporného napětí V_sw než řídicí obvod 70 z obr. 7. Řídicí obvod 51 vyžaduje jediný a relativně velký kondenzátor. Řídicí obvod 70 z obr. 7 však vyžaduje dva relativně malé kondenzátory.

V uvedeném popisu byl vynález popsán s odkazem na jeho specifická provedení. Je však zřejmé, že mohou být vytvořeny různé modifikace a změny, aniž bychom odbočili od širšího rozsahu vynálezu. Popis a obrázky by proto měly být uvažovány spíše v ilustrativním než v omezujícím smyslu.

Claims (5)

1. PATENTOVÉ NÁROKY

   1. Napěťový spínací obvod, vyznačující se tím, že obsahuje spínací tranzistor (56d) mající výstup (57), vstup (56i) napojený na zdroj prvního napětí (35) o hodnotě nižší než nula voltů a hradlo (56g) a dále obsahuje řídicí obvod (70), mající výstup (70e) druhého napětí (V_Sw) o hodnotě menší než je hodnota prvního napětí (35), vstup (70i) pro příjem třetího napětí (Vp_S) o hodnotě větší než nula voltů a alespoň dva kondenzátory (90a, 90b) periodicky navzájem spojované pro generování druhého napětí (V_Sw) ze třetího napětí (V_PS), přičemž řídicí obvod (70) je spojen s hradlem (56g) spínacího tranzistoru (56d) pro ovládání spínacího tranzistoru (56d) ke spojování jeho vstupu (56i) s jeho výstupem (56) pomocí generovaného druhého napětí (V_sw) přiváděného z výstupu (70e) řídicího obvodu (70) k hradlu (56g) spínacího tranzistoru (56d).
2. 2. Napěťový spínací obvod podle nároku 1,vyznačující se tím, že řídicí obvod (70) dále obsahuje první logický obvod tvořený tranzistory (79, 80, 81, 82) spojený s prvními stranami kondenzátorů (90a, 90b) pro periodické spojování prvních stran kondenzátorů (90a, 90b) mezi vstup (70i) pro příjem třetího napětí (V_PS) a zem a druhý logický obvod tvořený tranzistory (87, 88, 89, 90) připojený ke druhé straně kondenzátorů (90a, 90b) pro periodické připojování druhých stran kondenzátorů (90a, 90b) k výstupu (70e) řídicího obvodu (70).
3. 3. Napěťový spínací obvod podle nároku 2, vyznačující se tím, že druhý logický obvod obsahuje do kříže spojené P-kanálové tranzistory (87, 88, 89, 90).
4. 4. Napěťový spínací obvod podle nároku 2, vyznačující se tím, že první logický obvod dále obsahuje hradlový obvod pro příjem periodického signálu (CLK) sestávající z tranzistorů (71, 72, 73, 74) a napěťový převodník (75, 76) připojený k hradlovému obvodu, ke vstupu (70i) přijímajícímu třetí napětí (VPS), k zemi a k prvním stranám kondenzátorů (90a, 90b).
5. 5. Napěťový spínací obvod podle nároku 2, vyznačující se tím, že dále obsahuje odpojovači obvod (91) spojený s hradlem (56g) spínacího tranzistoru (56d) a omezovači obvod tvořený tranzistory (92, 93) spojený s hradlem (56g) spínacího tranzistoru (56d).