JPH06338193A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- JPH06338193A JPH06338193A JP5151296A JP15129693A JPH06338193A JP H06338193 A JPH06338193 A JP H06338193A JP 5151296 A JP5151296 A JP 5151296A JP 15129693 A JP15129693 A JP 15129693A JP H06338193 A JPH06338193 A JP H06338193A
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Abstract
(57)【要約】
【目的】 書込み読出し動作と共にワード線単位での消
去動作に必要な電圧でワード線を高速に且つ少ないトラ
ンジスタ数を以って駆動できるようにする。 【構成】 論理選択回路ＬＯＧＳの出力を受ける二つの
経路の夫々に相互に導電型の異なる出力ＭＯＳＦＥＴＱ
５２，Ｑ５３、フィードバックＭＯＳＦＥＴＱ５４，Ｑ
５５、及び分離用ＭＯＳＦＥＴＱ５６，Ｑ５７を対称的
に設ける。フィードバックＭＯＳＦＥＴを介して上記経
路に供給される負の消去用Ｖｅｅ電圧と書込み用Ｖｐｐ
電圧が論理選択回路に伝達されるのを導電型の異なる一
対の分離用ＭＯＳＦＥＴで確実に阻止し、論理選択回路
の正論理又は負論理出力を選択する素子として、ＣＭＯ
ＳトランスファゲートＴＧ１，ＴＧ２を採用でき、論理
選択回路の出力論理信号の振幅を動作電源に対して最大
限とすることができる。
去動作に必要な電圧でワード線を高速に且つ少ないトラ
ンジスタ数を以って駆動できるようにする。 【構成】 論理選択回路ＬＯＧＳの出力を受ける二つの
経路の夫々に相互に導電型の異なる出力ＭＯＳＦＥＴＱ
５２，Ｑ５３、フィードバックＭＯＳＦＥＴＱ５４，Ｑ
５５、及び分離用ＭＯＳＦＥＴＱ５６，Ｑ５７を対称的
に設ける。フィードバックＭＯＳＦＥＴを介して上記経
路に供給される負の消去用Ｖｅｅ電圧と書込み用Ｖｐｐ
電圧が論理選択回路に伝達されるのを導電型の異なる一
対の分離用ＭＯＳＦＥＴで確実に阻止し、論理選択回路
の正論理又は負論理出力を選択する素子として、ＣＭＯ
ＳトランスファゲートＴＧ１，ＴＧ２を採用でき、論理
選択回路の出力論理信号の振幅を動作電源に対して最大
限とすることができる。
Description
【０００１】
【産業上の利用分野】本発明は電気的に書換え可能な不
揮発性半導体記憶装置に係り、例えば書込みには正電圧
を供給し、消去には負電圧を供給するワードドライバを
備えたフラッシュメモリに適用して有効な技術に関す
る。
揮発性半導体記憶装置に係り、例えば書込みには正電圧
を供給し、消去には負電圧を供給するワードドライバを
備えたフラッシュメモリに適用して有効な技術に関す
る。
【０００２】
【従来の技術】電気的に書換え可能な不揮発性半導体記
憶装置としてのフラッシュメモリは、ＭＮＯＳ（メタル
・ナイトライド・オキサイド・セミコンダクタ）などを
メモリセルとするＥＥＰＲＯＭ（エレクトリカリ・イレ
ーザブル・アンド・プログラマブル・リード・オンリ・
メモリ）のように電気的に書換え可能であり、また、Ｆ
ＡＭＯＳ（フローティング・ゲート・アバランシェ・イ
ンジェクション・メタル・オキサイド・セミコンダク
タ）などをメモリセルとするＥＰＲＯＭ（イレーザブル
・アンド・プログラマブル・リード・オンリ・メモリ）
のように１素子で１メモリセルを構成することができ
る。斯るフラッシュメモリのメモリセルは、ＦＡＭＯＳ
型と同様に浮遊ゲート電界効果トランジスタ構造を有し
ており、書込みは、ドレイン接合近傍で発生させたホッ
トエレクトロンを浮遊ゲートに注入することによって行
い、消去は浮遊ゲートとソースの間に高電界を発生さ
せ、薄いゲート酸化膜を通したトンネル現象を利用して
浮遊ゲートに蓄積された電子をソースに引き抜くことに
よって行う。書込み動作によりメモリセルは、その制御
ゲートからみたしきい値電圧が、書込み動作を行わなか
った消去状態のメモリセルに比べて高くなる。書込み並
びに消去状態の何れにおいても記憶トランジスタのしき
い値は正の電圧レベルにされる。すなわちワード線から
制御ゲートに与えられるワード線選択レベルに対して、
書込み状態のしきい値電圧は高くされ、消去状態のしき
い値電圧は低くされる。双方のしきい値電圧とワード線
選択レベルとがそのような関係を持つことによって、選
択トランジスタを採用することなく１個のトランジスタ
でメモリセルを構成することができる。
憶装置としてのフラッシュメモリは、ＭＮＯＳ（メタル
・ナイトライド・オキサイド・セミコンダクタ）などを
メモリセルとするＥＥＰＲＯＭ（エレクトリカリ・イレ
ーザブル・アンド・プログラマブル・リード・オンリ・
メモリ）のように電気的に書換え可能であり、また、Ｆ
ＡＭＯＳ（フローティング・ゲート・アバランシェ・イ
ンジェクション・メタル・オキサイド・セミコンダク
タ）などをメモリセルとするＥＰＲＯＭ（イレーザブル
・アンド・プログラマブル・リード・オンリ・メモリ）
のように１素子で１メモリセルを構成することができ
る。斯るフラッシュメモリのメモリセルは、ＦＡＭＯＳ
型と同様に浮遊ゲート電界効果トランジスタ構造を有し
ており、書込みは、ドレイン接合近傍で発生させたホッ
トエレクトロンを浮遊ゲートに注入することによって行
い、消去は浮遊ゲートとソースの間に高電界を発生さ
せ、薄いゲート酸化膜を通したトンネル現象を利用して
浮遊ゲートに蓄積された電子をソースに引き抜くことに
よって行う。書込み動作によりメモリセルは、その制御
ゲートからみたしきい値電圧が、書込み動作を行わなか
った消去状態のメモリセルに比べて高くなる。書込み並
びに消去状態の何れにおいても記憶トランジスタのしき
い値は正の電圧レベルにされる。すなわちワード線から
制御ゲートに与えられるワード線選択レベルに対して、
書込み状態のしきい値電圧は高くされ、消去状態のしき
い値電圧は低くされる。双方のしきい値電圧とワード線
選択レベルとがそのような関係を持つことによって、選
択トランジスタを採用することなく１個のトランジスタ
でメモリセルを構成することができる。
【０００３】上記フラッシュメモリの消去技術として負
電圧を用いる技術が特開平３−２１９４９６号に開示さ
れている。すなわち、フラッシュメモリのような不揮発
性半導体記憶装置で一括消去動作を行う際、各メモリセ
ルのソース領域（あるいはドレイン領域）に印加する電
圧を上記不揮発性半導体記憶装置のＶｃｃ電源（チップ
外から供給され通常は読出し動作に用いられる電源で例
えば５Ｖ）から供給するとともに、各メモリセルの制御
ゲート電極に上記Ｖｃｃ電源とは逆極性の消去電圧（例
えば−７Ｖ）を印加し、かつ、その消去電圧を上記不揮
発性半導体記憶装置内の電圧変換回路（昇圧回路）から
供給するように構成する。これによれば、電源電圧の５
Ｖ単一化や、消去単位を小さくすることなどを実現す
る。すなわち、一括消去動作を行うとき、大きなリーク
電流が流れるソースをＶｃｃ電源で直接駆動し、ソース
との間で高電界を形成すべき制御ゲートにはＶｃｃ電源
とは逆極性の消去電圧を印加するので、制御ゲートには
消去に直接寄与する微小なトンネル電流しか流れず、不
揮発性半導体記憶装置内に設けた昇圧回路で制御ゲート
を駆動することができ、これによって、消去速度を犠牲
にすることなく、Ｖｃｃ単一電源によるチップ一括消去
動作を実現することが可能になる。また、制御ゲートに
Ｖｓｓ電圧（例えば０Ｖ）を印可するとともにソースに
Ｖｐｐ電圧（例えば１２Ｖ）を印可して行う消去動作に
比べて、ソース電圧をＶｐｐ電圧からＶｃｃ電圧まで低
減できるので、バンド間トンネルで発生した正孔がソー
スと基板間の電界でホットホールとなってゲート酸化膜
中に注入、捕獲される現象を著しく抑制することができ
る。また、ソースに高電圧を印可する消去方式では高集
積化のためにソース線を共通化した１６Ｋバイト単位の
ような比較的大きなブロック単位でしか消去を行うこと
ができないが、負電圧消去方式ではワード線単位で消去
を行うことができる。さらに、同一ワード線に接続され
たメモリセルを必ずまとめて消去するので、個々のセル
が経験するプログラムディスターブ（メモリセルの制御
ゲートにのみ書込み電圧が印可されるワード線半選択状
態でメモリセルのしきい値電圧が変化する現象）の時間
は同一ワード線上の他のメモリセルの書込みを行うのに
必要な時間の和を考えればよく、メモリセルの書換え回
数に依存してディスターブ時間が増加する現象は回避さ
れ、書換え耐性に優れる。
電圧を用いる技術が特開平３−２１９４９６号に開示さ
れている。すなわち、フラッシュメモリのような不揮発
性半導体記憶装置で一括消去動作を行う際、各メモリセ
ルのソース領域（あるいはドレイン領域）に印加する電
圧を上記不揮発性半導体記憶装置のＶｃｃ電源（チップ
外から供給され通常は読出し動作に用いられる電源で例
えば５Ｖ）から供給するとともに、各メモリセルの制御
ゲート電極に上記Ｖｃｃ電源とは逆極性の消去電圧（例
えば−７Ｖ）を印加し、かつ、その消去電圧を上記不揮
発性半導体記憶装置内の電圧変換回路（昇圧回路）から
供給するように構成する。これによれば、電源電圧の５
Ｖ単一化や、消去単位を小さくすることなどを実現す
る。すなわち、一括消去動作を行うとき、大きなリーク
電流が流れるソースをＶｃｃ電源で直接駆動し、ソース
との間で高電界を形成すべき制御ゲートにはＶｃｃ電源
とは逆極性の消去電圧を印加するので、制御ゲートには
消去に直接寄与する微小なトンネル電流しか流れず、不
揮発性半導体記憶装置内に設けた昇圧回路で制御ゲート
を駆動することができ、これによって、消去速度を犠牲
にすることなく、Ｖｃｃ単一電源によるチップ一括消去
動作を実現することが可能になる。また、制御ゲートに
Ｖｓｓ電圧（例えば０Ｖ）を印可するとともにソースに
Ｖｐｐ電圧（例えば１２Ｖ）を印可して行う消去動作に
比べて、ソース電圧をＶｐｐ電圧からＶｃｃ電圧まで低
減できるので、バンド間トンネルで発生した正孔がソー
スと基板間の電界でホットホールとなってゲート酸化膜
中に注入、捕獲される現象を著しく抑制することができ
る。また、ソースに高電圧を印可する消去方式では高集
積化のためにソース線を共通化した１６Ｋバイト単位の
ような比較的大きなブロック単位でしか消去を行うこと
ができないが、負電圧消去方式ではワード線単位で消去
を行うことができる。さらに、同一ワード線に接続され
たメモリセルを必ずまとめて消去するので、個々のセル
が経験するプログラムディスターブ（メモリセルの制御
ゲートにのみ書込み電圧が印可されるワード線半選択状
態でメモリセルのしきい値電圧が変化する現象）の時間
は同一ワード線上の他のメモリセルの書込みを行うのに
必要な時間の和を考えればよく、メモリセルの書換え回
数に依存してディスターブ時間が増加する現象は回避さ
れ、書換え耐性に優れる。
【０００４】上記特開平３−２１９４９６号には更に、
消去に必要な負電圧であるＶｐｐｎと、Ｖｃｃ、Ｖｐ
ｐ、及びＶｓｓを選択的に出力する回路を、アドレスバ
ッファとワード線との間に配置した構成が示されてい
る。この回路は図１１に示されるように、消去時には最
終段インバータ回路ＩＮＶ１００とその前段インバータ
回路ＩＮＶ２００のＮチャンネル型ＭＯＳＦＥＴＱ１０
０，Ｑ１０１のソースを負電圧Ｖｐｐｎに接続するもの
である。
消去に必要な負電圧であるＶｐｐｎと、Ｖｃｃ、Ｖｐ
ｐ、及びＶｓｓを選択的に出力する回路を、アドレスバ
ッファとワード線との間に配置した構成が示されてい
る。この回路は図１１に示されるように、消去時には最
終段インバータ回路ＩＮＶ１００とその前段インバータ
回路ＩＮＶ２００のＮチャンネル型ＭＯＳＦＥＴＱ１０
０，Ｑ１０１のソースを負電圧Ｖｐｐｎに接続するもの
である。
【０００５】
【発明が解決しようとする課題】本発明者は、書込みや
読出しと同様に消去もワード線単位で行うことを検討し
た。そのためには、負電圧を供給すべきワード線をアド
レスデコード信号に基づいて選択しなければならず、こ
のとき、消去のための負電圧を供給する回路と、書込み
及び読出し電圧をワード線に供給する回路とを別々に配
置すると、チップ面積が増大してしまうことを見出し
た。そこで、図１１に示されるようにワード線の一端に
設けた回路で負電圧も供給することの有用性を認識し
て、更に図１１の回路を検討した。その検討結果によれ
ば、消去動作でインバータ回路ＩＮＶ２００の入力がロ
ーレベルにされるとインバータＩＮＶ１００のＭＯＳＦ
ＥＴＱ１００がオン状態にされて、ワード線Ｗ１には負
電圧Ｖｐｐｎが供給されるが、これと共にインバータ回
路ＩＮＶ２００のＭＯＳＦＥＴＱ１０１もオン状態にな
り、その結果ＭＯＳＦＥＴＱ１００のゲート電圧が低下
してそのオン抵抗が著しく大きくなり或は当該ＭＯＳＦ
ＥＴＱ１００がターン・オフして、正常な消去動作を行
えなくなる虞の有ることを見出した。
読出しと同様に消去もワード線単位で行うことを検討し
た。そのためには、負電圧を供給すべきワード線をアド
レスデコード信号に基づいて選択しなければならず、こ
のとき、消去のための負電圧を供給する回路と、書込み
及び読出し電圧をワード線に供給する回路とを別々に配
置すると、チップ面積が増大してしまうことを見出し
た。そこで、図１１に示されるようにワード線の一端に
設けた回路で負電圧も供給することの有用性を認識し
て、更に図１１の回路を検討した。その検討結果によれ
ば、消去動作でインバータ回路ＩＮＶ２００の入力がロ
ーレベルにされるとインバータＩＮＶ１００のＭＯＳＦ
ＥＴＱ１００がオン状態にされて、ワード線Ｗ１には負
電圧Ｖｐｐｎが供給されるが、これと共にインバータ回
路ＩＮＶ２００のＭＯＳＦＥＴＱ１０１もオン状態にな
り、その結果ＭＯＳＦＥＴＱ１００のゲート電圧が低下
してそのオン抵抗が著しく大きくなり或は当該ＭＯＳＦ
ＥＴＱ１００がターン・オフして、正常な消去動作を行
えなくなる虞の有ることを見出した。
【０００６】本発明の目的は、書込み及び読出し動作と
共にワード線単位での消去動作に必要な電圧をワード線
に選択的に供給可能なワードドライバを備えた不揮発性
半導体記憶装置を提供することにある。本発明の別の目
的は、読出し、消去、及び書込みの各動作に必要な電圧
をワード線に選択的に供給可能なワードドライバによる
チップ占有面積の小さな揮発性半導体記憶装置を提供す
ることにある。本発明の更に別の目的は、読出し、消
去、及び書込みの各動作に必要な電圧をワード線に選択
的に供給可能なワードドライバにおけるゲート遅延の小
さな揮発性半導体記憶装置を提供することにある。
共にワード線単位での消去動作に必要な電圧をワード線
に選択的に供給可能なワードドライバを備えた不揮発性
半導体記憶装置を提供することにある。本発明の別の目
的は、読出し、消去、及び書込みの各動作に必要な電圧
をワード線に選択的に供給可能なワードドライバによる
チップ占有面積の小さな揮発性半導体記憶装置を提供す
ることにある。本発明の更に別の目的は、読出し、消
去、及び書込みの各動作に必要な電圧をワード線に選択
的に供給可能なワードドライバにおけるゲート遅延の小
さな揮発性半導体記憶装置を提供することにある。
【０００７】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
【０００８】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
【０００９】すなわち、不揮発性半導体記憶装置は、浮
遊ゲート、ワード線に結合された制御ゲート、ソース線
に結合されたソース、及びデータ線に結合されたドレイ
ンを有するＭＯＳトランジスタ型の複数個のメモリセル
と、上記メモリセルに対する電気的な消去、書込み、及
び読出に応じた必要な第１乃至第４の電圧を選択してワ
ード線に供給するワードドライバと、上記ワードドライ
バにワード線の選択信号を供給するアドレスデコーダ
と、を含む。上記第２の電圧は第１の電圧（例えば３．
３ＶのようなＶｃｃ電圧）とは逆極性の電圧（例えば−
７ＶのようなＶｅｅ電圧）であり、上記第４の電圧は回
路の基準電位（例えば０ＶのようなＶｓｓ電圧）であ
り、上記第３の電圧は第４の電圧に対して上記第１の電
圧よりもレベル差の大きな当該第１の電圧と同極性の電
圧（例えば１２ＶのようなＶｐｐ電圧）である。上記ワ
ードドライバは、論理選択回路と電圧選択回路とを備え
る。上記論理選択回路は、アドレスデコーダの出力から
得られる選択信号の選択レベルを、消去動作か否かに応
じて選択的に正論理又は負論理に切換える。
遊ゲート、ワード線に結合された制御ゲート、ソース線
に結合されたソース、及びデータ線に結合されたドレイ
ンを有するＭＯＳトランジスタ型の複数個のメモリセル
と、上記メモリセルに対する電気的な消去、書込み、及
び読出に応じた必要な第１乃至第４の電圧を選択してワ
ード線に供給するワードドライバと、上記ワードドライ
バにワード線の選択信号を供給するアドレスデコーダ
と、を含む。上記第２の電圧は第１の電圧（例えば３．
３ＶのようなＶｃｃ電圧）とは逆極性の電圧（例えば−
７ＶのようなＶｅｅ電圧）であり、上記第４の電圧は回
路の基準電位（例えば０ＶのようなＶｓｓ電圧）であ
り、上記第３の電圧は第４の電圧に対して上記第１の電
圧よりもレベル差の大きな当該第１の電圧と同極性の電
圧（例えば１２ＶのようなＶｐｐ電圧）である。上記ワ
ードドライバは、論理選択回路と電圧選択回路とを備え
る。上記論理選択回路は、アドレスデコーダの出力から
得られる選択信号の選択レベルを、消去動作か否かに応
じて選択的に正論理又は負論理に切換える。
【００１０】上記電圧選択回路は、例えば図１に示され
るように、出力がワード線に結合された相補型ＭＯＳイ
ンバータ回路にて構成された出力回路を有し、当該出力
回路の２入力は夫々個別の信号経路を介して上記論理選
択回路の出力に結合される。夫々の信号線には出力回路
の出力を入力に正帰還させるフィードバックＭＯＳトラ
ンジスタが結合される。上記出力回路及びフィードバッ
クＭＯＳトランジスタは第１及び第２の端子に共有され
る電圧を電源として動作される。第１の端子には書込み
動作においてＶｐｐ電圧が、消去及び読出し動作におい
てＶｃｃ電圧が供給され、第２の端子には、消去動作に
おいてＶｅｅ電圧が、書込み及び読出し動作においてＶ
ｓｓ電圧が供給される。したがって電圧選択回路はＶｅ
ｅ電圧からＶｐｐ電圧の範囲を動作電圧とする高電圧系
とされ、Ｖｓｓ電圧からＶｃｃ電圧の範囲を動作電圧と
する低電圧系を構成する論理選択回路に過剰な電圧が供
給されるのを阻止するための分離用ＭＯＳトランジスタ
が上記各信号経路の初段に配置される。
るように、出力がワード線に結合された相補型ＭＯＳイ
ンバータ回路にて構成された出力回路を有し、当該出力
回路の２入力は夫々個別の信号経路を介して上記論理選
択回路の出力に結合される。夫々の信号線には出力回路
の出力を入力に正帰還させるフィードバックＭＯＳトラ
ンジスタが結合される。上記出力回路及びフィードバッ
クＭＯＳトランジスタは第１及び第２の端子に共有され
る電圧を電源として動作される。第１の端子には書込み
動作においてＶｐｐ電圧が、消去及び読出し動作におい
てＶｃｃ電圧が供給され、第２の端子には、消去動作に
おいてＶｅｅ電圧が、書込み及び読出し動作においてＶ
ｓｓ電圧が供給される。したがって電圧選択回路はＶｅ
ｅ電圧からＶｐｐ電圧の範囲を動作電圧とする高電圧系
とされ、Ｖｓｓ電圧からＶｃｃ電圧の範囲を動作電圧と
する低電圧系を構成する論理選択回路に過剰な電圧が供
給されるのを阻止するための分離用ＭＯＳトランジスタ
が上記各信号経路の初段に配置される。
【００１１】ワード線の選択論理としてプリデコード方
式を採用する場合、図２に示されるように、一つの論理
選択回路の出力に複数の電圧選択回路の入力を共通接続
し、プリデコード信号にて個々の電圧選択回路を選択す
る。このとき電圧選択回路は、論理選択回路から選択レ
ベルが供給されても、プリデコード信号にて動作が選択
されなければ、その他の論理選択回路にて非選択とされ
るものと同一の電圧を選択してワード線に供給しなけれ
ばならない。そのために、上記分離用ＭＯＳトランジス
タをプリデコード信号にてスイッチ制御するようにす
る。さらに、当該分離用ＭＯＳトランジスタがカットオ
フ状態にされたとき、ワード線に対して非選択状態の電
圧を出力させるために、上記分離用ＭＯＳトランジスタ
と相補的にスイッチ制御されて出力回路の入力に所定の
電圧を供給可能にするプルアップＭＯＳトランジスタ及
びプルダウンＭＯＳトランジスタのような一対のレベル
強制用ＭＯＳトランジスタを上記信号線に結合するもの
である。
式を採用する場合、図２に示されるように、一つの論理
選択回路の出力に複数の電圧選択回路の入力を共通接続
し、プリデコード信号にて個々の電圧選択回路を選択す
る。このとき電圧選択回路は、論理選択回路から選択レ
ベルが供給されても、プリデコード信号にて動作が選択
されなければ、その他の論理選択回路にて非選択とされ
るものと同一の電圧を選択してワード線に供給しなけれ
ばならない。そのために、上記分離用ＭＯＳトランジス
タをプリデコード信号にてスイッチ制御するようにす
る。さらに、当該分離用ＭＯＳトランジスタがカットオ
フ状態にされたとき、ワード線に対して非選択状態の電
圧を出力させるために、上記分離用ＭＯＳトランジスタ
と相補的にスイッチ制御されて出力回路の入力に所定の
電圧を供給可能にするプルアップＭＯＳトランジスタ及
びプルダウンＭＯＳトランジスタのような一対のレベル
強制用ＭＯＳトランジスタを上記信号線に結合するもの
である。
【００１２】上記選択回路の出力がＭＯＳトランジスタ
のしきい値電圧に応じて不所望にレベル変動する事態を
防止するには、上記論理選択回路には、相補型ＭＯＳイ
ンバータ回路で反転された入力選択信号を伝達する相補
型ＭＯＳトランスファゲートと、非反転状態の入力選択
信号をそのまま伝達する相補型ＭＯＳトランスファゲー
トとを採用することが望ましい。
のしきい値電圧に応じて不所望にレベル変動する事態を
防止するには、上記論理選択回路には、相補型ＭＯＳイ
ンバータ回路で反転された入力選択信号を伝達する相補
型ＭＯＳトランスファゲートと、非反転状態の入力選択
信号をそのまま伝達する相補型ＭＯＳトランスファゲー
トとを採用することが望ましい。
【００１３】上記出力回路及び一対のフィードバックＭ
ＯＳトランジスタの接続構成は、図７及び図８に示され
るように、スタティックラッチ形態で構成することも可
能である。このときの論理選択回路の出力はシングルエ
ンド当該スタティックラッチ形態の回路に伝達される。
ＯＳトランジスタの接続構成は、図７及び図８に示され
るように、スタティックラッチ形態で構成することも可
能である。このときの論理選択回路の出力はシングルエ
ンド当該スタティックラッチ形態の回路に伝達される。
【００１４】
【作用】上記した手段によれば、上記メモリセルに対す
る電気的消去動作において論理選択回路は、選択レベル
を例えば負論理として電圧選択回路に供給する。これに
より、消去動作が選択されるべきメモリセルのワード線
には、メモリセルのソース又はドレインの何れか一方に
印可されるＶｃｃ電圧に対して極性の異なるＶｅｅ電圧
が第２の端子からワード線に供給される。消去動作が非
選択とされるべきメモリセルのワード線には、第１の端
子からワード線にＶｃｃ電圧が供給される。論理選択回
路から供給される論理信号としての選択信号は低電圧系
の信号レベルを有するが、高電圧系としての電圧選択回
路の出力回路は、フィードバックＭＯＳトランジスタの
作用によって、完全にプッシュ・プル動作される。
る電気的消去動作において論理選択回路は、選択レベル
を例えば負論理として電圧選択回路に供給する。これに
より、消去動作が選択されるべきメモリセルのワード線
には、メモリセルのソース又はドレインの何れか一方に
印可されるＶｃｃ電圧に対して極性の異なるＶｅｅ電圧
が第２の端子からワード線に供給される。消去動作が非
選択とされるべきメモリセルのワード線には、第１の端
子からワード線にＶｃｃ電圧が供給される。論理選択回
路から供給される論理信号としての選択信号は低電圧系
の信号レベルを有するが、高電圧系としての電圧選択回
路の出力回路は、フィードバックＭＯＳトランジスタの
作用によって、完全にプッシュ・プル動作される。
【００１５】メモリセルに対する電気的書込み及び読出
し動作において論理選択回路は、選択レベルを例えば正
論理として電圧選択回路に供給する。記メモリセルに対
する電気的書込み動作において、書込み動作が選択され
るべきメモリセルのワード線には第１の端子からＶｐｐ
電圧が供給され、書込み動作が非選択とされるべきメモ
リセルのワード線には第２の端子からＶｓｓ電圧が供給
される。メモリセルに対する読出し動作においてはデー
タの読み出しを選択するか否かに応じて第１の端子から
Ｖｃｃ電圧又は第２の端子からＶｓｓ電圧が供給され
る。
し動作において論理選択回路は、選択レベルを例えば正
論理として電圧選択回路に供給する。記メモリセルに対
する電気的書込み動作において、書込み動作が選択され
るべきメモリセルのワード線には第１の端子からＶｐｐ
電圧が供給され、書込み動作が非選択とされるべきメモ
リセルのワード線には第２の端子からＶｓｓ電圧が供給
される。メモリセルに対する読出し動作においてはデー
タの読み出しを選択するか否かに応じて第１の端子から
Ｖｃｃ電圧又は第２の端子からＶｓｓ電圧が供給され
る。
【００１６】ワード線の一方に結合したワードドライバ
にて、書込み及び読出し動作と共にワード線単位での消
去動作に必要な電圧をワード線に選択的に供給すること
は、高電圧系と低電圧系とを分けてワードドライバ及び
アドレスデコーダを構成しなくても済むように作用し、
ワードドライバなどによるチップ占有面積を小さくす
る。
にて、書込み及び読出し動作と共にワード線単位での消
去動作に必要な電圧をワード線に選択的に供給すること
は、高電圧系と低電圧系とを分けてワードドライバ及び
アドレスデコーダを構成しなくても済むように作用し、
ワードドライバなどによるチップ占有面積を小さくす
る。
【００１７】論理選択回路に出力を伝達する二つの経路
の夫々に、相互に導電型の異なる出力ＭＯＳトランジス
タ、フィードバックＭＯＳトランジスタ、及び分離用Ｍ
ＯＳトランジスタを設けることは、フィードバックＭＯ
Ｓトランジスタを介して上記経路に供給されるＶｅｅ電
圧のような第２の電圧とＶｐｐ電圧のような第３の電圧
が論理選択回路に伝達される事態を相互に導電型の異な
る一対に分離用ＭＯＳトランジスタで確実に阻止する様
に作用する。
の夫々に、相互に導電型の異なる出力ＭＯＳトランジス
タ、フィードバックＭＯＳトランジスタ、及び分離用Ｍ
ＯＳトランジスタを設けることは、フィードバックＭＯ
Ｓトランジスタを介して上記経路に供給されるＶｅｅ電
圧のような第２の電圧とＶｐｐ電圧のような第３の電圧
が論理選択回路に伝達される事態を相互に導電型の異な
る一対に分離用ＭＯＳトランジスタで確実に阻止する様
に作用する。
【００１８】論理選択回路における正論理及び負論理の
選択に相補型ＭＯＳトランスファゲートを採用すること
は、電圧選択回路へ供給すべき論理信号の信号振幅を最
大限とするように作用し、ワードドライバの動作の高速
化に寄与する。
選択に相補型ＭＯＳトランスファゲートを採用すること
は、電圧選択回路へ供給すべき論理信号の信号振幅を最
大限とするように作用し、ワードドライバの動作の高速
化に寄与する。
【００１９】
【実施例】図４には本発明の一実施例に係るフラッシュ
メモリのブロック図が示される。同図に示されるフラッ
シュメモリは、特に制限されないが、公知の半導体集積
回路製造技術によって単結晶シリコンのような１個の半
導体基板に形成る。
メモリのブロック図が示される。同図に示されるフラッ
シュメモリは、特に制限されないが、公知の半導体集積
回路製造技術によって単結晶シリコンのような１個の半
導体基板に形成る。
【００２０】本実施例のフラッシュメモリは、外部端子
を介して外部から供給されるＸアドレス信号ＡＸ，及び
Ｙアドレス信号ＡＹを受けるアドレスバッファＸＡＤ
Ｂ，ＹＡＤＢによって内部相補アドレス信号が形成さ
れ、アドレスデコーダＸＤＣＲ，ＹＤＣＲに供給され
る。特に制限されないが、上記アドレスバッファＸＡＤ
Ｂ，ＹＡＤＢは内部チップ選択信号ｃｅ＊（記号＊はこ
れが付されていない信号線に対するレベル反転信号線で
あることを意味し、また、記号＊が付された制御信号は
ローアクティブの信号であることを意味する）により活
性化され、外部端子から供給される外部アドレス信号Ａ
Ｘ，ＡＹを取り込み、外部端子から供給された外部アド
レス信号と同相の内部アドレス信号と逆相の内部アドレ
ス信号とからなる相補アドレス信号を形成する。また、
上記アドレスバッファＸＡＤＢ，ＹＡＤＢには、上述し
たチップ選択信号ｃｅ＊のほかに、消去モードを示す信
号ＥＳ等が供給されている。
を介して外部から供給されるＸアドレス信号ＡＸ，及び
Ｙアドレス信号ＡＹを受けるアドレスバッファＸＡＤ
Ｂ，ＹＡＤＢによって内部相補アドレス信号が形成さ
れ、アドレスデコーダＸＤＣＲ，ＹＤＣＲに供給され
る。特に制限されないが、上記アドレスバッファＸＡＤ
Ｂ，ＹＡＤＢは内部チップ選択信号ｃｅ＊（記号＊はこ
れが付されていない信号線に対するレベル反転信号線で
あることを意味し、また、記号＊が付された制御信号は
ローアクティブの信号であることを意味する）により活
性化され、外部端子から供給される外部アドレス信号Ａ
Ｘ，ＡＹを取り込み、外部端子から供給された外部アド
レス信号と同相の内部アドレス信号と逆相の内部アドレ
ス信号とからなる相補アドレス信号を形成する。また、
上記アドレスバッファＸＡＤＢ，ＹＡＤＢには、上述し
たチップ選択信号ｃｅ＊のほかに、消去モードを示す信
号ＥＳ等が供給されている。
【００２１】Ｘアドレス系のアドレスデコーダＸＤＣＲ
は、アドレスデコーダ活性化信号ＤＥにより活性化さ
れ、対応するアドレスバッファＸＡＤＢからの相補アド
レス信号に従った１本のワード線をメモリアレイＭ−Ａ
ＲＹ内の複数のワード線から選択する選択信号を形成す
る。この選択信号はワードドライバＷＤＲＶに供給さ
れ、動作モードに応じた電圧をワード線に供給する。Ｙ
アドレス系のアドレスデコーダＹＤＣＲも、上記アドレ
スデコーダ活性化信号ＤＥにより活性化され、対応する
アドレスバッファＹＡＤＢからの相補アドレス信号に従
った１本のデータ線をメモリアレイＭ−ＡＲＹ内の複数
のデータ線から選択する選択信号を形成する。
は、アドレスデコーダ活性化信号ＤＥにより活性化さ
れ、対応するアドレスバッファＸＡＤＢからの相補アド
レス信号に従った１本のワード線をメモリアレイＭ−Ａ
ＲＹ内の複数のワード線から選択する選択信号を形成す
る。この選択信号はワードドライバＷＤＲＶに供給さ
れ、動作モードに応じた電圧をワード線に供給する。Ｙ
アドレス系のアドレスデコーダＹＤＣＲも、上記アドレ
スデコーダ活性化信号ＤＥにより活性化され、対応する
アドレスバッファＹＡＤＢからの相補アドレス信号に従
った１本のデータ線をメモリアレイＭ−ＡＲＹ内の複数
のデータ線から選択する選択信号を形成する。
【００２２】上記メモリアレイＭ−ＡＲＹは、複数のワ
ード線と上記ワード線と交差するように配置された複数
のデータ線と、ワード線とデータ線との各交差部に設け
られた複数のメモリセルとを有する。同図にはこのメモ
リアレイＭ−ＡＲＹの一部が代表として例示的に示され
ている。すなわち、図４には、複数のワード線のうちの
ワード線Ｗ１，Ｗ２と複数のデータ線のうちのデータ線
Ｄ１，Ｄ２，Ｄｎと、これらのデータ線とワード線との
交差部に設けられたメモリセルとが、例示的に示されて
いる。メモリセルのそれぞれは、１個の記憶トランジス
タ（不揮発性記憶素子）によって構成されている。すな
わち、各メモリセルのそれぞれは、制御ゲートと浮遊ゲ
ートを有する構造の１個の記憶トランジスタによって構
成されている。同図に例示的に示されているメモリセル
は、不揮発性記憶素子としての記憶トランジスタ（以下
単にメモリセルとも記す）Ｑ１〜Ｑ６により構成されて
いる。
ード線と上記ワード線と交差するように配置された複数
のデータ線と、ワード線とデータ線との各交差部に設け
られた複数のメモリセルとを有する。同図にはこのメモ
リアレイＭ−ＡＲＹの一部が代表として例示的に示され
ている。すなわち、図４には、複数のワード線のうちの
ワード線Ｗ１，Ｗ２と複数のデータ線のうちのデータ線
Ｄ１，Ｄ２，Ｄｎと、これらのデータ線とワード線との
交差部に設けられたメモリセルとが、例示的に示されて
いる。メモリセルのそれぞれは、１個の記憶トランジス
タ（不揮発性記憶素子）によって構成されている。すな
わち、各メモリセルのそれぞれは、制御ゲートと浮遊ゲ
ートを有する構造の１個の記憶トランジスタによって構
成されている。同図に例示的に示されているメモリセル
は、不揮発性記憶素子としての記憶トランジスタ（以下
単にメモリセルとも記す）Ｑ１〜Ｑ６により構成されて
いる。
【００２３】上記メモリアレイＭ−ＡＲＹにおいて、同
じ行に配置されたメモリセルＱ１〜Ｑ３（Ｑ４〜Ｑ６）
の制御ゲート（メモリセルの選択ノード）は、それぞれ
対応するワード線Ｗ１（Ｗ２）に接続され、同じ列に配
置されたメモリセルＱ１，Ｑ４〜Ｑ３，Ｑ６のドレイン
領域（メモリセルの入出力ノード）は、それぞれ対応す
るデータ線Ｄ１〜Ｄｎに接続されている。上記メモリセ
ルのソース領域は、ソース線ＣＳに結合される。
じ行に配置されたメモリセルＱ１〜Ｑ３（Ｑ４〜Ｑ６）
の制御ゲート（メモリセルの選択ノード）は、それぞれ
対応するワード線Ｗ１（Ｗ２）に接続され、同じ列に配
置されたメモリセルＱ１，Ｑ４〜Ｑ３，Ｑ６のドレイン
領域（メモリセルの入出力ノード）は、それぞれ対応す
るデータ線Ｄ１〜Ｄｎに接続されている。上記メモリセ
ルのソース領域は、ソース線ＣＳに結合される。
【００２４】この実施例においては、特に制限されない
が、ソース線ＣＳに、消去回路ＥＲＣによりスイッチ制
御されるＮチャンネルＭＯＳＦＥＴＱ１０とＰチャンネ
ルＭＯＳＦＥＴＱ１７とが接続されている。上記消去回
路ＥＲＣは、書込みモードのときと読出しモードのとき
に、上記ＮチャンネルＭＯＳＦＥＴＱ１０をオン状態に
させ、上記ソース線ＣＳに回路の接地電位Ｖｓｓが与え
られるようにする。一方、消去モードのときには、上記
ＰチャンネルＭＯＳＦＥＴＱ１７をオン状態にさせ、上
記ソース線ＣＳに電源電圧Ｖｃｃが与えられるようにす
る。
が、ソース線ＣＳに、消去回路ＥＲＣによりスイッチ制
御されるＮチャンネルＭＯＳＦＥＴＱ１０とＰチャンネ
ルＭＯＳＦＥＴＱ１７とが接続されている。上記消去回
路ＥＲＣは、書込みモードのときと読出しモードのとき
に、上記ＮチャンネルＭＯＳＦＥＴＱ１０をオン状態に
させ、上記ソース線ＣＳに回路の接地電位Ｖｓｓが与え
られるようにする。一方、消去モードのときには、上記
ＰチャンネルＭＯＳＦＥＴＱ１７をオン状態にさせ、上
記ソース線ＣＳに電源電圧Ｖｃｃが与えられるようにす
る。
【００２５】上記メモリアレイＭ−ＡＲＹにおいて複数
ワード線を含むブロック単位での一括消去を可能にした
いなら、マトリックス状に配置されるメモリセルが横方
向にＭブロックに分割され、各ブロック毎に上記ソース
線に相当するソース線がそれぞれに設けられる。上記の
ように、それぞれのブロックに設けられたソース線ＣＳ
のそれぞれには上記のような消去回路ＥＲＣとＭＯＳＦ
ＥＴＱ１０，１７がそれぞれ設けられる。この場合、複
数ブロックのうち、どのブロックに対して消去を行うか
を決めるために、各消去回路をアドレス信号により指定
することが必要とされる。詳細な説明は後述するが、本
実施例においてはメモリセルの記憶情報はワード線単位
で消去される。この場合には、ソース線ＣＳは一つとさ
れ、それに対応して上記消去回路ＥＲＣ、ＭＯＳＦＥＴ
Ｑ１０及びＱ１７が設けられている。
ワード線を含むブロック単位での一括消去を可能にした
いなら、マトリックス状に配置されるメモリセルが横方
向にＭブロックに分割され、各ブロック毎に上記ソース
線に相当するソース線がそれぞれに設けられる。上記の
ように、それぞれのブロックに設けられたソース線ＣＳ
のそれぞれには上記のような消去回路ＥＲＣとＭＯＳＦ
ＥＴＱ１０，１７がそれぞれ設けられる。この場合、複
数ブロックのうち、どのブロックに対して消去を行うか
を決めるために、各消去回路をアドレス信号により指定
することが必要とされる。詳細な説明は後述するが、本
実施例においてはメモリセルの記憶情報はワード線単位
で消去される。この場合には、ソース線ＣＳは一つとさ
れ、それに対応して上記消去回路ＥＲＣ、ＭＯＳＦＥＴ
Ｑ１０及びＱ１７が設けられている。
【００２６】本実施例のフラッシュメモリにおいては、
特に制限されないが、８ビットのような複数ビットの単
位での書込み／読出しが行われるため、上記メモリアレ
イＭ−ＡＲＹは、合計で８組のように複数組設けられ
る。なお、１６ビットの単位での情報の書込みあるいは
読出しを行う場合には、例えば上記メモリアレイＭ−Ａ
ＲＹが１６組設けられる。
特に制限されないが、８ビットのような複数ビットの単
位での書込み／読出しが行われるため、上記メモリアレ
イＭ−ＡＲＹは、合計で８組のように複数組設けられ
る。なお、１６ビットの単位での情報の書込みあるいは
読出しを行う場合には、例えば上記メモリアレイＭ−Ａ
ＲＹが１６組設けられる。
【００２７】上記１つのメモリアレイＭ−ＡＲＹを構成
する各データ線Ｄ１〜Ｄｎは、上記カラムアドレスデコ
ーダＹＤＣＲによって形成された選択信号を受けるカラ
ム（列）選択スイッチＭＯＳＦＥＴＱ７〜Ｑ９（カラム
スイッチ）を介して、選択的に共通データ線ＣＤに接続
される。共通データ線ＣＤには、外部端子Ｉ／Ｏから入
力される書込みデータを受ける書込み用のデータ入力バ
ッファＤＩＢの出力端子がスイッチＭＯＳＦＥＴＱ１８
を介して接続される。同様に他の残り図示しない７個の
メモリアレイに対しても、上記と同様なカラム選択スイ
ッチＭＯＳＦＥＴが設けられ、上記カラムアドレスデコ
ーダＹＤＣＲからの選択信号が供給される。なお、各メ
モリアレイ毎に異なるカラムアドレスデコーダを設けカ
ラム選択スイッチＭＯＳＦＥＴが対応する、カラムアド
レスデコーダからの選択信号によってスイッチ制御され
るようにしてもよい。
する各データ線Ｄ１〜Ｄｎは、上記カラムアドレスデコ
ーダＹＤＣＲによって形成された選択信号を受けるカラ
ム（列）選択スイッチＭＯＳＦＥＴＱ７〜Ｑ９（カラム
スイッチ）を介して、選択的に共通データ線ＣＤに接続
される。共通データ線ＣＤには、外部端子Ｉ／Ｏから入
力される書込みデータを受ける書込み用のデータ入力バ
ッファＤＩＢの出力端子がスイッチＭＯＳＦＥＴＱ１８
を介して接続される。同様に他の残り図示しない７個の
メモリアレイに対しても、上記と同様なカラム選択スイ
ッチＭＯＳＦＥＴが設けられ、上記カラムアドレスデコ
ーダＹＤＣＲからの選択信号が供給される。なお、各メ
モリアレイ毎に異なるカラムアドレスデコーダを設けカ
ラム選択スイッチＭＯＳＦＥＴが対応する、カラムアド
レスデコーダからの選択信号によってスイッチ制御され
るようにしてもよい。
【００２８】上記メモリアレイＭ−ＡＲＹに対応して設
けられる共通データ線ＣＤは、スイッチＭＯＳＦＥＴＱ
１６を介してセンスアンプＳＡの入力段回路を構成する
ところの初段増幅回路の入力端子に結合される。便宜
上、初段増幅回路を構成するところのＭＯＳＦＥＴＱ１
１〜Ｑ１５と、縦列形態のＣＭＯＳインバータ回路Ｎ１
及びＮ２とによって構成される回路をセンスアンプＳＡ
と呼ぶこととする。センスアンプＳＡには、通常読出し
時には、Ｖｃｃ電圧が動作電源として供給され、消去ベ
リファイ時には上記Ｖｃｃ電圧の値より低い電位を有す
るＶｃｖ電圧が電源として供給される。
けられる共通データ線ＣＤは、スイッチＭＯＳＦＥＴＱ
１６を介してセンスアンプＳＡの入力段回路を構成する
ところの初段増幅回路の入力端子に結合される。便宜
上、初段増幅回路を構成するところのＭＯＳＦＥＴＱ１
１〜Ｑ１５と、縦列形態のＣＭＯＳインバータ回路Ｎ１
及びＮ２とによって構成される回路をセンスアンプＳＡ
と呼ぶこととする。センスアンプＳＡには、通常読出し
時には、Ｖｃｃ電圧が動作電源として供給され、消去ベ
リファイ時には上記Ｖｃｃ電圧の値より低い電位を有す
るＶｃｖ電圧が電源として供給される。
【００２９】上記例示的に示されている共通データ線Ｃ
Ｄは、読出し制御信号ｒｅによりオン状態にされるＭＯ
ＳＦＥＴＱ１６を通して、Ｎチャンネル型の増幅ＭＯＳ
ＦＥＴＱ１１のソースに接続される。この増幅ＭＯＳＦ
ＥＴＱ１１のドレインと、センスアンプＳＡの動作電源
電圧端子Ｖｃｃ／Ｖｃｖとの間には、そのゲートに回路
の接地電位のようなＶｓｓ電圧が印加されたＰチャンネ
ル型の負荷ＭＯＳＦＥＴＱ１２が設けられている。上記
負荷ＭＯＳＦＥＴＱ１２は、読出し動作のために共通デ
ータ線ＣＤにプリチャージ電流を流すような動作を行
う。
Ｄは、読出し制御信号ｒｅによりオン状態にされるＭＯ
ＳＦＥＴＱ１６を通して、Ｎチャンネル型の増幅ＭＯＳ
ＦＥＴＱ１１のソースに接続される。この増幅ＭＯＳＦ
ＥＴＱ１１のドレインと、センスアンプＳＡの動作電源
電圧端子Ｖｃｃ／Ｖｃｖとの間には、そのゲートに回路
の接地電位のようなＶｓｓ電圧が印加されたＰチャンネ
ル型の負荷ＭＯＳＦＥＴＱ１２が設けられている。上記
負荷ＭＯＳＦＥＴＱ１２は、読出し動作のために共通デ
ータ線ＣＤにプリチャージ電流を流すような動作を行
う。
【００３０】上記増幅ＭＯＳＦＥＴＱ１１の感度を高く
するため、スイッチＭＯＳＦＥＴＱ１６を介した共通デ
ータ線ＣＤの電圧は、Ｎチャンネル型の駆動ＭＯＳＦＥ
ＴＱ１３とＰチャンネル型の負荷ＭＯＳＦＥＴＱ１４と
からなる反転増幅回路の入力である駆動ＭＯＳＦＥＴＱ
１３のゲートに供給されている。この反転増幅回路の出
力電圧は、上記増幅ＭＯＳＦＥＴＱ１１のゲートに供給
される。さらに、センスアンプＳＡの非動作期間におい
て、センスアンプＳＡが無駄な電流を消費するのを防止
するために、上記増幅ＭＯＳＦＥＴＱ１１のゲート回路
の接地電位Ｖｓｓとの間には、ＮチャンネルＭＯＳＦＥ
ＴＱ１５が設けられる。このＭＯＳＦＥＴＱ１５と上記
ＰチャンネルＭＯＳＦＥＴＱ１４のゲートには、センス
アンプの動作タイミング信号ｓｃ＊が共通に供給され
る。
するため、スイッチＭＯＳＦＥＴＱ１６を介した共通デ
ータ線ＣＤの電圧は、Ｎチャンネル型の駆動ＭＯＳＦＥ
ＴＱ１３とＰチャンネル型の負荷ＭＯＳＦＥＴＱ１４と
からなる反転増幅回路の入力である駆動ＭＯＳＦＥＴＱ
１３のゲートに供給されている。この反転増幅回路の出
力電圧は、上記増幅ＭＯＳＦＥＴＱ１１のゲートに供給
される。さらに、センスアンプＳＡの非動作期間におい
て、センスアンプＳＡが無駄な電流を消費するのを防止
するために、上記増幅ＭＯＳＦＥＴＱ１１のゲート回路
の接地電位Ｖｓｓとの間には、ＮチャンネルＭＯＳＦＥ
ＴＱ１５が設けられる。このＭＯＳＦＥＴＱ１５と上記
ＰチャンネルＭＯＳＦＥＴＱ１４のゲートには、センス
アンプの動作タイミング信号ｓｃ＊が共通に供給され
る。
【００３１】メモリセルの読出し時において、センスア
ンプの動作タイミング信号ｓｃ＊はローレベルにされ
る。これにより、ＭＯＳＦＥＴＱ１４はオン状態に、Ｍ
ＯＳＦＥＴＱ１５はオフ状態にされる。メモリセルを構
成するメモリセルは、予め書き込まれたデータに従っ
て、読出し動作時におけるワード線の選択レベルに対し
て高いしきい値電圧か又は低いしきい値電圧を持つ。
ンプの動作タイミング信号ｓｃ＊はローレベルにされ
る。これにより、ＭＯＳＦＥＴＱ１４はオン状態に、Ｍ
ＯＳＦＥＴＱ１５はオフ状態にされる。メモリセルを構
成するメモリセルは、予め書き込まれたデータに従っ
て、読出し動作時におけるワード線の選択レベルに対し
て高いしきい値電圧か又は低いしきい値電圧を持つ。
【００３２】読出し動作において上記タイミング信号ｓ
ｃ＊はローレベルにされ、共通データ線ＣＤは、ＭＯＳ
ＦＥＴＱ１２，Ｑ１１，Ｑ１６を介して電流が供給可能
にされる。このとき、上述した各アドレスデコーダＸＤ
ＣＲ，ＹＤＣＲによってメモリアレイＭ−ＡＲＹを構成
する複数のメモリセルから選択された１個のメモリセル
が、ワード線が選択レベルにされているにもかかわらず
オフ状態となっている場合、共通データ線ＣＤはＭＯＳ
ＦＥＴＱ１０を経て接地電位Ｖｓｓには非導通とされ、
これにより共通データ線ＣＤは、ＭＯＳＦＥＴＱ１２と
Ｑ１１から供給される電流によって電源電圧Ｖｃｃより
も比較的低い電位に制限されたハイレベルにされる。一
方、選択された上記メモリセルが、ワード線の選択レベ
ルによってオン状態となっている場合、共通データ線Ｃ
ＤはＭＯＳＦＥＴＱ１０を介して接地電位Ｖｓｓに導通
され、接地電位Ｖｓｓよりも比較的高い電位に制限され
たローレベルにされる。すなわち、共通データ線ＣＤの
ハイレベルは、このハイレベルの電位を受ける反転増幅
回路（ＭＯＳＦＥＴＱ１３，Ｑ１４）により形成された
比較的低いレベルの出力電圧がＭＯＳＦＥＴＱ１１のゲ
ートに供給されることによって、上述のように電源電圧
Ｖｃｃよりも比較的低い電位に制限される。一方、共通
データ線ＣＤのローレベルは、このローレベルの電位を
受ける反転増幅回路（ＭＯＳＦＥＴＱ１３，Ｑ１４）に
より形成された比較的高いレベルの電圧ＭＯＳＦＥＴＱ
１１のゲートに供給されることによって、上述のように
接地電位Ｖｓｓよりも比較的高い電位に制限される。各
データ線Ｄ１〜Ｄｎとソース線との間に設けられたデー
タ線放電ＭＯＳＦＥＴＱ１９〜Ｑ２１は、そのゲートに
供給される信号ＤＳにより、カラムアドレスデコーダＹ
ＤＣＲによって選択されていない状態のデータ線、すな
わち、非選択状態のデータ線の電荷をソース線ＣＳに放
電させる。
ｃ＊はローレベルにされ、共通データ線ＣＤは、ＭＯＳ
ＦＥＴＱ１２，Ｑ１１，Ｑ１６を介して電流が供給可能
にされる。このとき、上述した各アドレスデコーダＸＤ
ＣＲ，ＹＤＣＲによってメモリアレイＭ−ＡＲＹを構成
する複数のメモリセルから選択された１個のメモリセル
が、ワード線が選択レベルにされているにもかかわらず
オフ状態となっている場合、共通データ線ＣＤはＭＯＳ
ＦＥＴＱ１０を経て接地電位Ｖｓｓには非導通とされ、
これにより共通データ線ＣＤは、ＭＯＳＦＥＴＱ１２と
Ｑ１１から供給される電流によって電源電圧Ｖｃｃより
も比較的低い電位に制限されたハイレベルにされる。一
方、選択された上記メモリセルが、ワード線の選択レベ
ルによってオン状態となっている場合、共通データ線Ｃ
ＤはＭＯＳＦＥＴＱ１０を介して接地電位Ｖｓｓに導通
され、接地電位Ｖｓｓよりも比較的高い電位に制限され
たローレベルにされる。すなわち、共通データ線ＣＤの
ハイレベルは、このハイレベルの電位を受ける反転増幅
回路（ＭＯＳＦＥＴＱ１３，Ｑ１４）により形成された
比較的低いレベルの出力電圧がＭＯＳＦＥＴＱ１１のゲ
ートに供給されることによって、上述のように電源電圧
Ｖｃｃよりも比較的低い電位に制限される。一方、共通
データ線ＣＤのローレベルは、このローレベルの電位を
受ける反転増幅回路（ＭＯＳＦＥＴＱ１３，Ｑ１４）に
より形成された比較的高いレベルの電圧ＭＯＳＦＥＴＱ
１１のゲートに供給されることによって、上述のように
接地電位Ｖｓｓよりも比較的高い電位に制限される。各
データ線Ｄ１〜Ｄｎとソース線との間に設けられたデー
タ線放電ＭＯＳＦＥＴＱ１９〜Ｑ２１は、そのゲートに
供給される信号ＤＳにより、カラムアドレスデコーダＹ
ＤＣＲによって選択されていない状態のデータ線、すな
わち、非選択状態のデータ線の電荷をソース線ＣＳに放
電させる。
【００３３】上記増幅用のＭＯＳＦＥＴＱ１１は、ゲー
ト接地型ソース入力の増幅動作を行い、その出力信号を
ＣＭＯＳインバータ回路Ｎ１の入力に伝える。ＣＭＯＳ
インバータ回路Ｎ２は、上記ＣＭＯＳインバータ回路Ｎ
１の出力信号を波形整形した信号Ｓ０を形成して対応し
たデータ出力バッファＤＯＢの入力に伝える。データ出
力バッファＤＯＢは、上記信号Ｓ０を増幅して外部端子
Ｉ／Ｏから送出させる。また、上記外部入出力端子Ｉ／
Ｏから供給される書込みデータは、データ入力バッファ
ＤＩＢを介して、上記共通データ線ＣＤに伝えられる。
ト接地型ソース入力の増幅動作を行い、その出力信号を
ＣＭＯＳインバータ回路Ｎ１の入力に伝える。ＣＭＯＳ
インバータ回路Ｎ２は、上記ＣＭＯＳインバータ回路Ｎ
１の出力信号を波形整形した信号Ｓ０を形成して対応し
たデータ出力バッファＤＯＢの入力に伝える。データ出
力バッファＤＯＢは、上記信号Ｓ０を増幅して外部端子
Ｉ／Ｏから送出させる。また、上記外部入出力端子Ｉ／
Ｏから供給される書込みデータは、データ入力バッファ
ＤＩＢを介して、上記共通データ線ＣＤに伝えられる。
【００３４】図４においてＣＮＴＲは、外部制御信号及
びＶｐｐ電圧を受け、当該外部制御信号で指示される書
込み、消去、及び読出しの動作に応じた上記各種内部制
御信号と各種電圧を内部回路に供給する制御回路であ
る。制御回路ＣＮＴＲに供給される外部制御信号は、特
に制限されないが、チップ選択を指示するチップイネー
ブル信号ＣＥ＊、読出し動作のようなデータ出力を指示
するアウトプットイネーブル信号ＯＥ＊、書込み動作な
どのデータ取り込を指示するライトイネーブル信号ＷＥ
＊、及びデータ入力バッファＤＩＢを介して外部から供
給される制御データとされる。上記制御データには、フ
ラッシュメモリに対する消去動作を指示するために利用
される制御データも含まれる。本実施例のフラッシュメ
モリに供給される電源は、Ｖｐｐ電圧電源、Ｖｃｃ電圧
電源、Ｖｓｓ電圧電源とされる。
びＶｐｐ電圧を受け、当該外部制御信号で指示される書
込み、消去、及び読出しの動作に応じた上記各種内部制
御信号と各種電圧を内部回路に供給する制御回路であ
る。制御回路ＣＮＴＲに供給される外部制御信号は、特
に制限されないが、チップ選択を指示するチップイネー
ブル信号ＣＥ＊、読出し動作のようなデータ出力を指示
するアウトプットイネーブル信号ＯＥ＊、書込み動作な
どのデータ取り込を指示するライトイネーブル信号ＷＥ
＊、及びデータ入力バッファＤＩＢを介して外部から供
給される制御データとされる。上記制御データには、フ
ラッシュメモリに対する消去動作を指示するために利用
される制御データも含まれる。本実施例のフラッシュメ
モリに供給される電源は、Ｖｐｐ電圧電源、Ｖｃｃ電圧
電源、Ｖｓｓ電圧電源とされる。
【００３５】図５にはフラッシュメモリにおけるメモリ
セルのデバイス断面構造と、書込み、消去、及び読出し
動作のバイアス電圧が示される。図６にはそれら動作の
電圧条件としてのバイアス条件が示される。
セルのデバイス断面構造と、書込み、消去、及び読出し
動作のバイアス電圧が示される。図６にはそれら動作の
電圧条件としてのバイアス条件が示される。
【００３６】メモリセルは、特に制限されないが、Ｐ型
シリコン基板若しくはＰ型ウェル領域のような基板領域
ＳＵＢに形成された２層ゲート構造の絶縁ゲート型電界
効果トランジスタとされ、ゲート絶縁膜の上に形成され
た浮遊ゲートＦＬＧ、この浮遊ゲートＦＬＧの上に相間
絶縁膜を介して形成された制御ゲートＣＴＧ、上記基板
領域内に互いに分離して設けられ上記ゲート絶縁膜を挟
んで浮遊ゲートＦＬＧと重なり部分を持つソースＳＲＣ
及びドレインＤＲＮを備える。
シリコン基板若しくはＰ型ウェル領域のような基板領域
ＳＵＢに形成された２層ゲート構造の絶縁ゲート型電界
効果トランジスタとされ、ゲート絶縁膜の上に形成され
た浮遊ゲートＦＬＧ、この浮遊ゲートＦＬＧの上に相間
絶縁膜を介して形成された制御ゲートＣＴＧ、上記基板
領域内に互いに分離して設けられ上記ゲート絶縁膜を挟
んで浮遊ゲートＦＬＧと重なり部分を持つソースＳＲＣ
及びドレインＤＲＮを備える。
【００３７】メモリセルへの書込みは、ドレインＤＲＮ
の近傍でホットエレクトロンを発生させて浮遊ゲートＦ
ＬＧに注入させることにより行う。例えば、同図に示さ
れるように、書込みが選択されたメモリセルの制御ゲー
トＣＴＧの電圧ＶｇはＶｐｐ電圧（例えば、１２Ｖ）、
ドレインＤＲＮの電圧ＶｄはＶｃｃ＋α（例えば、４
Ｖ）、ソースＳＲＣ及び基板領域ＳＵＢの電圧ＶはＶｓ
ｓ電圧（例えば０Ｖ）とされる。上記電圧Ｖｃｃ＋α
は、特に制限されないが、Ｖｐｐ電圧を降圧して形成さ
れる。
の近傍でホットエレクトロンを発生させて浮遊ゲートＦ
ＬＧに注入させることにより行う。例えば、同図に示さ
れるように、書込みが選択されたメモリセルの制御ゲー
トＣＴＧの電圧ＶｇはＶｐｐ電圧（例えば、１２Ｖ）、
ドレインＤＲＮの電圧ＶｄはＶｃｃ＋α（例えば、４
Ｖ）、ソースＳＲＣ及び基板領域ＳＵＢの電圧ＶはＶｓ
ｓ電圧（例えば０Ｖ）とされる。上記電圧Ｖｃｃ＋α
は、特に制限されないが、Ｖｐｐ電圧を降圧して形成さ
れる。
【００３８】メモリセルの消去は、トンネル電流により
電子を浮遊ゲートＦＬＧからソースＳＲＣに引き抜くこ
とにより行う。例えば、消去が選択されたメモリセルの
ソースＳＲＣの電圧ＶｓはＶｃｃ電圧（例えば３．３
Ｖ）、ドレインＤＲＮはオープン（フローティング）と
され、制御ゲートＣＴＧの電圧ＶｇはＶｅｅ電圧（例え
ば−７Ｖ）とされ、基板領域ＳＵＢはＶｓｓ電圧（例え
ば０Ｖ）にされる。このように消去対とされるメモリセ
ルの制御ゲートにはＶｅｅ電圧のような負電圧が供給さ
れる。
電子を浮遊ゲートＦＬＧからソースＳＲＣに引き抜くこ
とにより行う。例えば、消去が選択されたメモリセルの
ソースＳＲＣの電圧ＶｓはＶｃｃ電圧（例えば３．３
Ｖ）、ドレインＤＲＮはオープン（フローティング）と
され、制御ゲートＣＴＧの電圧ＶｇはＶｅｅ電圧（例え
ば−７Ｖ）とされ、基板領域ＳＵＢはＶｓｓ電圧（例え
ば０Ｖ）にされる。このように消去対とされるメモリセ
ルの制御ゲートにはＶｅｅ電圧のような負電圧が供給さ
れる。
【００３９】読出し動作が選択されたメモリセルの制御
ゲートＣＴＧの電圧ＶｇはＶｃｃ電圧（例えば３．３
Ｖ）とされ、ドレインＤＲＮの電圧ＶｄはＶｃｃ電圧を
降圧した電圧Ｖｃｃ−β（例えば１Ｖ）を印加する。浮
遊ゲートＦＬＧに負の電荷が蓄積されている場合にはチ
ャネル電流が流れず、また電荷が蓄積されていない場合
には電流が流れる。例えば前者が情報”０”に対応さ
れ、後者が情報”１”に対応させる。書込み動作により
メモリセルは、そのコントロールゲートＣＴＧからみた
しきい値電圧が、書込み動作を行わなかった消去状態の
メモリセルに比べて高くなる。書込み並びに消去状態の
何れにおいても記憶トランジスタのしきい値は正の電圧
レベルにされる。すなわちワード線からコントロールゲ
ートＣＴＧに与えられるワード線選択レベルに対して、
書込み状態のしきい値電圧は高くされ、消去状態のしき
い値電圧は低くされる。双方のしきい値電圧とワード線
選択レベルとがそのような関係を持つことによって、選
択トランジスタを採用することなく１個のトランジスタ
でメモリセルを構成することができる。
ゲートＣＴＧの電圧ＶｇはＶｃｃ電圧（例えば３．３
Ｖ）とされ、ドレインＤＲＮの電圧ＶｄはＶｃｃ電圧を
降圧した電圧Ｖｃｃ−β（例えば１Ｖ）を印加する。浮
遊ゲートＦＬＧに負の電荷が蓄積されている場合にはチ
ャネル電流が流れず、また電荷が蓄積されていない場合
には電流が流れる。例えば前者が情報”０”に対応さ
れ、後者が情報”１”に対応させる。書込み動作により
メモリセルは、そのコントロールゲートＣＴＧからみた
しきい値電圧が、書込み動作を行わなかった消去状態の
メモリセルに比べて高くなる。書込み並びに消去状態の
何れにおいても記憶トランジスタのしきい値は正の電圧
レベルにされる。すなわちワード線からコントロールゲ
ートＣＴＧに与えられるワード線選択レベルに対して、
書込み状態のしきい値電圧は高くされ、消去状態のしき
い値電圧は低くされる。双方のしきい値電圧とワード線
選択レベルとがそのような関係を持つことによって、選
択トランジスタを採用することなく１個のトランジスタ
でメモリセルを構成することができる。
【００４０】本実施例に従えば、上記各電圧は、外部制
御信号ＣＥ＊，ＯＥ＊，ＷＥ＊，及びデータ入力バッフ
ァＤＩＢを介して供給される制御データによって指示さ
れる動作モードに応じて前記制御回路ＣＮＴＲが生成し
て選択的に供給する。
御信号ＣＥ＊，ＯＥ＊，ＷＥ＊，及びデータ入力バッフ
ァＤＩＢを介して供給される制御データによって指示さ
れる動作モードに応じて前記制御回路ＣＮＴＲが生成し
て選択的に供給する。
【００４１】図１にはワードドライバＷＤＲＶの一例回
路図が１ワード線分の構成を代表として示される。
路図が１ワード線分の構成を代表として示される。
【００４２】ワードドライバＷＤＲＶは、メモリセルに
対する電気的な消去、書込み、及び読出に応じた必要な
電圧を選択してワード線に供給する。このワードドライ
バＷＤＲＶにワード線の選択信号を供給するアドレスデ
コーダＸＤＣＲにおいて図１では３入力のノア回路（負
論理和回路）ＮＯＲが代表的に一つ示されている。この
ノア回路ＮＯＲに供給される信号ＸＭは、内部アドレス
信号の所定ビット又は内部アドレス信号の所定ビットを
図示しない論理ゲートを通して得られた信号から成る３
ビットの信号であり、８本を一組とするワード線の中か
ら何れのワード線を選択するかを指示する信号とみなさ
れる。このノア回路ＮＯＲの出力がそれに対応するワー
ド線の選択信号ＳＥＬとされる。本実施例に従えば、選
択信号ＳＥＬはハイレベルが選択レベルとされる。
対する電気的な消去、書込み、及び読出に応じた必要な
電圧を選択してワード線に供給する。このワードドライ
バＷＤＲＶにワード線の選択信号を供給するアドレスデ
コーダＸＤＣＲにおいて図１では３入力のノア回路（負
論理和回路）ＮＯＲが代表的に一つ示されている。この
ノア回路ＮＯＲに供給される信号ＸＭは、内部アドレス
信号の所定ビット又は内部アドレス信号の所定ビットを
図示しない論理ゲートを通して得られた信号から成る３
ビットの信号であり、８本を一組とするワード線の中か
ら何れのワード線を選択するかを指示する信号とみなさ
れる。このノア回路ＮＯＲの出力がそれに対応するワー
ド線の選択信号ＳＥＬとされる。本実施例に従えば、選
択信号ＳＥＬはハイレベルが選択レベルとされる。
【００４３】上記ワードドライバＷＤＲＶが選択的にワ
ード線に供給する電圧は、例えば３．３ＶのようなＶｃ
ｃ電圧、−７ＶのようなＶｅｅ電圧、回路の接地電位若
しくは基準電位としての例えば０ＶのようなＶｓｓ電
圧、１２ＶのようなＶｐｐ電圧とされる。本実施例のワ
ードドライバの説明ではベリファイ時の供給電圧につい
ては特に説明しないが、ベリファイ動作は実質的に読出
し動作に等しいので、以下の説明における読出時のＶｃ
ｃ電圧をＶｃｖ電圧に置き換えればベリファイ時のワー
ド線供給電圧について容易に理解することができる。以
下に説明するワードドライバＷＤＲＶは、論理選択回路
ＬＯＧＳと電圧選択回路ＶＯＬＳとを備える。
ード線に供給する電圧は、例えば３．３ＶのようなＶｃ
ｃ電圧、−７ＶのようなＶｅｅ電圧、回路の接地電位若
しくは基準電位としての例えば０ＶのようなＶｓｓ電
圧、１２ＶのようなＶｐｐ電圧とされる。本実施例のワ
ードドライバの説明ではベリファイ時の供給電圧につい
ては特に説明しないが、ベリファイ動作は実質的に読出
し動作に等しいので、以下の説明における読出時のＶｃ
ｃ電圧をＶｃｖ電圧に置き換えればベリファイ時のワー
ド線供給電圧について容易に理解することができる。以
下に説明するワードドライバＷＤＲＶは、論理選択回路
ＬＯＧＳと電圧選択回路ＶＯＬＳとを備える。
【００４４】上記論理選択回路ＬＯＧＳは、アドレスデ
コーダＸＤＣＲの出力から得られる選択信号ＳＥＬの選
択レベルを、消去動作か否かに応じて選択的に正論理又
は負論理に切換えるものである。例えば論理選択回路Ｌ
ＯＧＳは、選択信号ＳＥＬを反転するＣＭＯＳ（相補型
ＭＯＳ）インバータＩＮＶ１と、ＣＭＯＳインバータＩ
ＮＶ１の出力と選択信号ＳＥＬを択一的に選択して共通
出力ノードＮ１に伝達するためのＮチャンネル型ＭＯＳ
ＦＥＴＱ５０ｎ及びＰチャンネル型ＭＯＳＦＥＴＱ５０
ｐから成るＣＭＯＳトランスファゲートＴＧ１と、Ｎチ
ャンネル型ＭＯＳＦＥＴＱ５１ｎ及びＰチャンネル型Ｍ
ＯＳＦＥＴＱ５１ｐから成るＣＭＯＳトランスファゲー
トＴＧ２とを備え、ＭＯＳＦＥＴＱ５０ｎ，Ｑ５１ｐの
ゲートには制御信号ＤＥ＊が供給され、ＭＯＳＦＥＴＱ
５０ｐ，Ｑ５１ｎのゲートには制御信号ＤＥが供給され
て成る。消去動作が指示されると制御信号ＤＥがハイレ
ベル、ＤＥ＊がローレベルにされ、選択信号ＳＥＬは非
反転状態でノードＮ１から出力され、書込み及び読出し
動作が指示されたときはその逆に制御されて選択信号Ｓ
ＥＬは反転されてノードＮ１に出力される。この論理選
択回路ＬＯＧＳはＶｃｃ電圧とＶｓｓ電圧を動作電源と
する。
コーダＸＤＣＲの出力から得られる選択信号ＳＥＬの選
択レベルを、消去動作か否かに応じて選択的に正論理又
は負論理に切換えるものである。例えば論理選択回路Ｌ
ＯＧＳは、選択信号ＳＥＬを反転するＣＭＯＳ（相補型
ＭＯＳ）インバータＩＮＶ１と、ＣＭＯＳインバータＩ
ＮＶ１の出力と選択信号ＳＥＬを択一的に選択して共通
出力ノードＮ１に伝達するためのＮチャンネル型ＭＯＳ
ＦＥＴＱ５０ｎ及びＰチャンネル型ＭＯＳＦＥＴＱ５０
ｐから成るＣＭＯＳトランスファゲートＴＧ１と、Ｎチ
ャンネル型ＭＯＳＦＥＴＱ５１ｎ及びＰチャンネル型Ｍ
ＯＳＦＥＴＱ５１ｐから成るＣＭＯＳトランスファゲー
トＴＧ２とを備え、ＭＯＳＦＥＴＱ５０ｎ，Ｑ５１ｐの
ゲートには制御信号ＤＥ＊が供給され、ＭＯＳＦＥＴＱ
５０ｐ，Ｑ５１ｎのゲートには制御信号ＤＥが供給され
て成る。消去動作が指示されると制御信号ＤＥがハイレ
ベル、ＤＥ＊がローレベルにされ、選択信号ＳＥＬは非
反転状態でノードＮ１から出力され、書込み及び読出し
動作が指示されたときはその逆に制御されて選択信号Ｓ
ＥＬは反転されてノードＮ１に出力される。この論理選
択回路ＬＯＧＳはＶｃｃ電圧とＶｓｓ電圧を動作電源と
する。
【００４５】上記電圧選択回路は、出力がワード線Ｗ１
に結合されＰチャンネル型ＭＯＳＦＥＴＱ５２とＮチャ
ンネル型ＭＯＳＦＥＴＱ５３にて成る相補型ＭＯＳイン
バータ回路で構成された出力回路ＩＮＶ２を有し、当該
出力回路ＩＮＶ２を構成するＭＯＳＦＥＴＱ５２，Ｑ５
３のゲートは夫々個別の信号経路を介して上記論理選択
回路ＬＯＧＳの出力ノードＮ１に結合される。上記ＭＯ
ＳＦＥＴＱ５２，Ｑ５３のゲートには出力回路ＩＮＶ２
の出力を入力に正帰還させるＰチャンネル型フィードバ
ックＭＯＳＦＥＴＱ５４，Ｎチャンネル型フィードバッ
クＭＯＳＦＥＴＱ５５が結合される。上記出力回路ＩＮ
Ｖ２及びフィードバックＭＯＳＦＥＴＱ５４，Ｑ５５
は、第１の端子Ｐ１及び第２の端子Ｐ２に供給される電
圧を電源として動作される。第１の端子Ｐ１には書込み
動作においてＶｐｐ電圧が、消去及び読出し動作におい
てＶｃｃ電圧が供給され、第２の端子Ｐ２には、消去動
作においてＶｅｅ電圧が、書込み及び読出し動作におい
てＶｓｓ電圧が供給される。したがって電圧選択回路Ｖ
ＯＬＳはＶｅｅ電圧（−７Ｖ）からＶｐｐ電圧（１２
Ｖ）の範囲を動作電圧とする高電圧系とされ、Ｖｓｓ
（０Ｖ）電圧からＶｃｃ電圧（３．３Ｖ）の範囲を動作
電圧とする低電圧系を構成する論理選択回路ＬＯＧＳに
過剰な電圧が供給されるのを阻止するために、ＭＯＳＦ
ＥＴＱ５４のドレインとノードＮ１との間にはゲートが
Ｖｃｃ電圧に結合されたＮチャンネル型の分離用ＭＯＳ
トランジスタＱ５６が配置され、ＭＯＳＦＥＴＱ５５の
ドレインとノードＮ１との間にはゲートがＶｓｓ電圧に
結合されたＰチャンネル型の分離用ＭＯＳトランジスタ
Ｑ５７が配置される。尚、上記Ｎチャンネル型のＭＯＳ
ＦＥＴＱ５３，Ｑ５５にはＶｅｅ電圧のような負電圧が
加えられるので、基板へのリーク電流を防ぐために負電
圧用のＰ型ウェル領域を採用した２重ウェル構造とされ
る。例えば、Ｐ型半導体基板にＮ型領域を介してＰ型ウ
ェル領域を形成し、そこに当該Ｎチャンネル型ＭＯＳＦ
ＥＴを形成する。端子Ｐ２にＶｅｅ電圧が印加されると
き、当該Ｐ型ウェル領域はＶｅｅ電圧にバイアスされ
る。
に結合されＰチャンネル型ＭＯＳＦＥＴＱ５２とＮチャ
ンネル型ＭＯＳＦＥＴＱ５３にて成る相補型ＭＯＳイン
バータ回路で構成された出力回路ＩＮＶ２を有し、当該
出力回路ＩＮＶ２を構成するＭＯＳＦＥＴＱ５２，Ｑ５
３のゲートは夫々個別の信号経路を介して上記論理選択
回路ＬＯＧＳの出力ノードＮ１に結合される。上記ＭＯ
ＳＦＥＴＱ５２，Ｑ５３のゲートには出力回路ＩＮＶ２
の出力を入力に正帰還させるＰチャンネル型フィードバ
ックＭＯＳＦＥＴＱ５４，Ｎチャンネル型フィードバッ
クＭＯＳＦＥＴＱ５５が結合される。上記出力回路ＩＮ
Ｖ２及びフィードバックＭＯＳＦＥＴＱ５４，Ｑ５５
は、第１の端子Ｐ１及び第２の端子Ｐ２に供給される電
圧を電源として動作される。第１の端子Ｐ１には書込み
動作においてＶｐｐ電圧が、消去及び読出し動作におい
てＶｃｃ電圧が供給され、第２の端子Ｐ２には、消去動
作においてＶｅｅ電圧が、書込み及び読出し動作におい
てＶｓｓ電圧が供給される。したがって電圧選択回路Ｖ
ＯＬＳはＶｅｅ電圧（−７Ｖ）からＶｐｐ電圧（１２
Ｖ）の範囲を動作電圧とする高電圧系とされ、Ｖｓｓ
（０Ｖ）電圧からＶｃｃ電圧（３．３Ｖ）の範囲を動作
電圧とする低電圧系を構成する論理選択回路ＬＯＧＳに
過剰な電圧が供給されるのを阻止するために、ＭＯＳＦ
ＥＴＱ５４のドレインとノードＮ１との間にはゲートが
Ｖｃｃ電圧に結合されたＮチャンネル型の分離用ＭＯＳ
トランジスタＱ５６が配置され、ＭＯＳＦＥＴＱ５５の
ドレインとノードＮ１との間にはゲートがＶｓｓ電圧に
結合されたＰチャンネル型の分離用ＭＯＳトランジスタ
Ｑ５７が配置される。尚、上記Ｎチャンネル型のＭＯＳ
ＦＥＴＱ５３，Ｑ５５にはＶｅｅ電圧のような負電圧が
加えられるので、基板へのリーク電流を防ぐために負電
圧用のＰ型ウェル領域を採用した２重ウェル構造とされ
る。例えば、Ｐ型半導体基板にＮ型領域を介してＰ型ウ
ェル領域を形成し、そこに当該Ｎチャンネル型ＭＯＳＦ
ＥＴを形成する。端子Ｐ２にＶｅｅ電圧が印加されると
き、当該Ｐ型ウェル領域はＶｅｅ電圧にバイアスされ
る。
【００４６】上記端子Ｐ１，Ｐ２に供給すべき電圧は、
外部制御信号ＣＥ＊，ＯＥ＊，ＷＥ＊，ＥＥ＊によって
指示される動作モードに応じて、前記制御回路ＣＮＴＲ
が選択制御する。
外部制御信号ＣＥ＊，ＯＥ＊，ＷＥ＊，ＥＥ＊によって
指示される動作モードに応じて、前記制御回路ＣＮＴＲ
が選択制御する。
【００４７】次に図１のワードドライバＷＤＲＶの作用
を説明する。
を説明する。
【００４８】（１）書込み動作 書込み動作が指示されると、端子Ｐ１にはＶｐｐ電圧
が、端子Ｐ２にはＶｓｓ電圧が制御回路ＣＮＴＲから供
給される。また当該動作においては制御信号ＤＥがロー
レベル、ＤＥ＊がハイレベルに制御される。メモリセル
Ｑ１が書込み動作を選択すべきメモリセルであるとき、
３ビットの信号ＸＭが全てローレベルにされて、選択信
号ＳＥＬが選択レベル（ハイレベル）にされると、ＣＭ
ＯＳトランスファゲートＴＧ１を通してノードＮ１がロ
ーレベルにされ、これが夫々ＭＯＳＦＥＴＱ５２，Ｑ５
３のゲートに供給される。これによって出力回路ＩＮＶ
２のＭＯＳＦＥＴＱ５２がオン状態にされてワード線Ｗ
１は端子Ｐ１のＶｐｐ電圧によって充電開始される。こ
のとき、他方のＭＯＳＦＥＴＱ５３のゲートに供給され
るローレベルはＭＯＳＦＥＴＱ５７の作用によって当初
Ｖｓｓ電圧よりも高いローレベルにされて、ＭＯＳＦＥ
ＴＱ５３は完全にカットオフ状態にされないが、ワード
線Ｗ１のレベル上昇に従ってフィードバックＭＯＳＦＥ
ＴＱ５５のコンダクタンス大きくされることにより、当
該ＭＯＳＦＥＴＱ５３のゲートがＶｓｓ電圧に強制され
てＭＯＳＦＥＴＱ５３は完全にカットオフ状態を採る。
したがって、書込み動作が選択されたワード線はＶｐｐ
電圧に充電される。メモリセルＱ１が書込み非選択のメ
モリセルであるときには上記３ビットの信号ＸＭの少な
くとも１ビットがハイレベルにされて、選択信号ＳＥＬ
が非選択レベル（ローレベル）にされる。これにより、
ＣＭＯＳトランスファゲートＴＧ１を介してノードＮ１
に供給される信号はハイレベルにされ、これが夫々ＭＯ
ＳＦＥＴＱ５２，Ｑ５３のゲートに供給される。これに
よって出力回路ＩＮＶ２のＭＯＳＦＥＴＱ５３がオン状
態にされてワード線Ｗ１は端子Ｐ２を介してＶｓｓ電圧
に放電開始される。このとき、他方のＭＯＳＦＥＴＱ５
２のゲートに供給されるハイレベルはＭＯＳＦＥＴＱ５
６のしきい値電圧分だけレベル低下されたＶｃｃ電圧以
下のレベルにされ、しかも、ＭＯＳＦＥＴＱ５２のソー
スはＶｐｐ電圧であるため、ＭＯＳＦＥＴＱ５２は完全
にカットオフ状態にされないが、ＭＯＳＦＥＴＱ５３に
よってワード線Ｗ１のレベルが低下されるに従ってフィ
ードバックＭＯＳＦＥＴＱ５４のコンダクタンス大きく
されることにより、当該ＭＯＳＦＥＴＱ５２のゲートが
Ｖｐｐ電圧に強制されてＭＯＳＦＥＴＱ５２は完全にカ
ットオフ状態を採る。したがって、書込み非選択のワー
ド線はＶｓｓ電圧に放電される。上記分離用ＭＯＳＦＥ
ＴＱ５６は、書込み非選択時にフィードバックＭＯＳＦ
ＥＴＱ５４を介して供給されるＶｐｐ電圧がノードＮ１
に供給されるのを阻止する。
が、端子Ｐ２にはＶｓｓ電圧が制御回路ＣＮＴＲから供
給される。また当該動作においては制御信号ＤＥがロー
レベル、ＤＥ＊がハイレベルに制御される。メモリセル
Ｑ１が書込み動作を選択すべきメモリセルであるとき、
３ビットの信号ＸＭが全てローレベルにされて、選択信
号ＳＥＬが選択レベル（ハイレベル）にされると、ＣＭ
ＯＳトランスファゲートＴＧ１を通してノードＮ１がロ
ーレベルにされ、これが夫々ＭＯＳＦＥＴＱ５２，Ｑ５
３のゲートに供給される。これによって出力回路ＩＮＶ
２のＭＯＳＦＥＴＱ５２がオン状態にされてワード線Ｗ
１は端子Ｐ１のＶｐｐ電圧によって充電開始される。こ
のとき、他方のＭＯＳＦＥＴＱ５３のゲートに供給され
るローレベルはＭＯＳＦＥＴＱ５７の作用によって当初
Ｖｓｓ電圧よりも高いローレベルにされて、ＭＯＳＦＥ
ＴＱ５３は完全にカットオフ状態にされないが、ワード
線Ｗ１のレベル上昇に従ってフィードバックＭＯＳＦＥ
ＴＱ５５のコンダクタンス大きくされることにより、当
該ＭＯＳＦＥＴＱ５３のゲートがＶｓｓ電圧に強制され
てＭＯＳＦＥＴＱ５３は完全にカットオフ状態を採る。
したがって、書込み動作が選択されたワード線はＶｐｐ
電圧に充電される。メモリセルＱ１が書込み非選択のメ
モリセルであるときには上記３ビットの信号ＸＭの少な
くとも１ビットがハイレベルにされて、選択信号ＳＥＬ
が非選択レベル（ローレベル）にされる。これにより、
ＣＭＯＳトランスファゲートＴＧ１を介してノードＮ１
に供給される信号はハイレベルにされ、これが夫々ＭＯ
ＳＦＥＴＱ５２，Ｑ５３のゲートに供給される。これに
よって出力回路ＩＮＶ２のＭＯＳＦＥＴＱ５３がオン状
態にされてワード線Ｗ１は端子Ｐ２を介してＶｓｓ電圧
に放電開始される。このとき、他方のＭＯＳＦＥＴＱ５
２のゲートに供給されるハイレベルはＭＯＳＦＥＴＱ５
６のしきい値電圧分だけレベル低下されたＶｃｃ電圧以
下のレベルにされ、しかも、ＭＯＳＦＥＴＱ５２のソー
スはＶｐｐ電圧であるため、ＭＯＳＦＥＴＱ５２は完全
にカットオフ状態にされないが、ＭＯＳＦＥＴＱ５３に
よってワード線Ｗ１のレベルが低下されるに従ってフィ
ードバックＭＯＳＦＥＴＱ５４のコンダクタンス大きく
されることにより、当該ＭＯＳＦＥＴＱ５２のゲートが
Ｖｐｐ電圧に強制されてＭＯＳＦＥＴＱ５２は完全にカ
ットオフ状態を採る。したがって、書込み非選択のワー
ド線はＶｓｓ電圧に放電される。上記分離用ＭＯＳＦＥ
ＴＱ５６は、書込み非選択時にフィードバックＭＯＳＦ
ＥＴＱ５４を介して供給されるＶｐｐ電圧がノードＮ１
に供給されるのを阻止する。
【００４９】（２）読出し動作 読出し動作が指示されると、端子Ｐ１にはＶｃｃ電圧
が、端子Ｐ２にはＶｓｓ電圧が制御回路ＣＮＴＲから供
給される。また当該動作においては制御信号ＤＥがロー
レベル、ＤＥ＊がハイレベルに制御される。メモリセル
Ｑ１が読出し動作を選択すべきメモリセルであるとき、
３ビットの信号ＸＭが全てローレベルにされて、選択信
号ＳＥＬが選択レベル（ハイレベル）にされると、ＣＭ
ＯＳトランスファゲートＴＧ１を介してノードＮ１はロ
ーレベルにされ、これが夫々ＭＯＳＦＥＴＱ５２，Ｑ５
３のゲートに供給される。これによって出力回路ＩＮＶ
２のＭＯＳＦＥＴＱ５２がオン状態にされてワード線Ｗ
１は端子Ｐ１のＶｃｃ電圧によって充電開始される。こ
のとき、他方のＭＯＳＦＥＴＱ５３のゲートに供給され
るローレベルはＭＯＳＦＥＴＱ５７の作用によって当初
Ｖｓｓ電圧よりも高いローレベルにされて、ＭＯＳＦＥ
ＴＱ５３は完全にカットオフ状態にされないが、ワード
線Ｗ１のレベル上昇に従ってフィードバックＭＯＳＦＥ
ＴＱ５５のコンダクタンス大きくされることにより、当
該ＭＯＳＦＥＴＱ５３のゲートがＶｓｓ電圧に強制され
てＭＯＳＦＥＴＱ５３は完全にカットオフ状態を採る。
したがって、読出し動作が選択されたワード線はＶｃｃ
電圧に充電される。メモリセルＱ１が読出し非選択のメ
モリセルであるときには上記３ビットの信号ＸＭの少な
くとも１ビットがハイレベルにされて、選択信号ＳＥＬ
が非選択レベル（ローレベル）にされる。これにより、
ＣＭＯＳトランスファゲートＴＧ１を介してノードＮ１
に供給される信号はハイレベルにされ、これが夫々ＭＯ
ＳＦＥＴＱ５２，Ｑ５３のゲートに供給される。これに
よって出力回路ＩＮＶ２のＭＯＳＦＥＴＱ５３がオン状
態にされてワード線Ｗ１は端子Ｐ２を介してＶｓｓ電圧
に放電開始される。このとき、他方のＭＯＳＦＥＴＱ５
２のゲートに供給されるハイレベルはＭＯＳＦＥＴＱ５
６のしきい値電圧分だけレベル低下されたＶｃｃ電圧以
下のレベルにされるため、ＭＯＳＦＥＴＱ５２は完全に
カットオフ状態にされないが、ＭＯＳＦＥＴＱ５３によ
ってワード線Ｗ１のレベルが低下されるに従ってフィー
ドバックＭＯＳＦＥＴＱ５４のコンダクタンス大きくさ
れることにより、当該ＭＯＳＦＥＴＱ５２のゲートがＶ
ｃｃ電圧に強制されてＭＯＳＦＥＴＱ５２は完全にカッ
トオフ状態を採る。したがって、読出し非選択のワード
線はＶｓｓ電圧に放電される。
が、端子Ｐ２にはＶｓｓ電圧が制御回路ＣＮＴＲから供
給される。また当該動作においては制御信号ＤＥがロー
レベル、ＤＥ＊がハイレベルに制御される。メモリセル
Ｑ１が読出し動作を選択すべきメモリセルであるとき、
３ビットの信号ＸＭが全てローレベルにされて、選択信
号ＳＥＬが選択レベル（ハイレベル）にされると、ＣＭ
ＯＳトランスファゲートＴＧ１を介してノードＮ１はロ
ーレベルにされ、これが夫々ＭＯＳＦＥＴＱ５２，Ｑ５
３のゲートに供給される。これによって出力回路ＩＮＶ
２のＭＯＳＦＥＴＱ５２がオン状態にされてワード線Ｗ
１は端子Ｐ１のＶｃｃ電圧によって充電開始される。こ
のとき、他方のＭＯＳＦＥＴＱ５３のゲートに供給され
るローレベルはＭＯＳＦＥＴＱ５７の作用によって当初
Ｖｓｓ電圧よりも高いローレベルにされて、ＭＯＳＦＥ
ＴＱ５３は完全にカットオフ状態にされないが、ワード
線Ｗ１のレベル上昇に従ってフィードバックＭＯＳＦＥ
ＴＱ５５のコンダクタンス大きくされることにより、当
該ＭＯＳＦＥＴＱ５３のゲートがＶｓｓ電圧に強制され
てＭＯＳＦＥＴＱ５３は完全にカットオフ状態を採る。
したがって、読出し動作が選択されたワード線はＶｃｃ
電圧に充電される。メモリセルＱ１が読出し非選択のメ
モリセルであるときには上記３ビットの信号ＸＭの少な
くとも１ビットがハイレベルにされて、選択信号ＳＥＬ
が非選択レベル（ローレベル）にされる。これにより、
ＣＭＯＳトランスファゲートＴＧ１を介してノードＮ１
に供給される信号はハイレベルにされ、これが夫々ＭＯ
ＳＦＥＴＱ５２，Ｑ５３のゲートに供給される。これに
よって出力回路ＩＮＶ２のＭＯＳＦＥＴＱ５３がオン状
態にされてワード線Ｗ１は端子Ｐ２を介してＶｓｓ電圧
に放電開始される。このとき、他方のＭＯＳＦＥＴＱ５
２のゲートに供給されるハイレベルはＭＯＳＦＥＴＱ５
６のしきい値電圧分だけレベル低下されたＶｃｃ電圧以
下のレベルにされるため、ＭＯＳＦＥＴＱ５２は完全に
カットオフ状態にされないが、ＭＯＳＦＥＴＱ５３によ
ってワード線Ｗ１のレベルが低下されるに従ってフィー
ドバックＭＯＳＦＥＴＱ５４のコンダクタンス大きくさ
れることにより、当該ＭＯＳＦＥＴＱ５２のゲートがＶ
ｃｃ電圧に強制されてＭＯＳＦＥＴＱ５２は完全にカッ
トオフ状態を採る。したがって、読出し非選択のワード
線はＶｓｓ電圧に放電される。
【００５０】（３）消去動作 消去動作が指示されると、端子Ｐ１にはＶｃｃ電圧が、
端子Ｐ２にはＶｅｅ電圧が制御回路ＣＮＴＲから供給さ
れる。また当該動作においては制御信号ＤＥがハイレベ
ル、ＤＥ＊がローレベルに制御され、選択信号ＳＥＬに
対するノードＮ１の論理が書込み読出し動作に対して反
転される。ワード線に結合されたメモリセルが消去動作
を選択すべきメモリセルであるとき、３ビットの信号Ｘ
Ｍが全てローレベルにされて、選択信号ＳＥＬが選択レ
ベル（ハイレベル）にされると、ノードＮ１はＣＭＯＳ
トランスファゲートＴＧ２を通してハイレベルにされ、
これが夫々ＭＯＳＦＥＴＱ５２，Ｑ５３のゲートに供給
される。これによって出力回路ＩＮＶ２のＭＯＳＦＥＴ
Ｑ５３がオン状態にされてワード線Ｗ１は端子Ｐ２のＶ
ｅｅ電圧が供給開始される。このとき、他方のＭＯＳＦ
ＥＴＱ５２のゲートに供給されるハイレベルはＭＯＳＦ
ＥＴＱ５６のしきい値電圧分だけレベル低下されたＶｃ
ｃ電圧以下のレベルにされるため、ＭＯＳＦＥＴＱ５２
は完全にカットオフ状態にされないが、ＭＯＳＦＥＴＱ
５３によってワード線Ｗ１のレベルが低下されるに従っ
てフィードバックＭＯＳＦＥＴＱ５４のコンダクタンス
大きくされることにより、当該ＭＯＳＦＥＴＱ５２のゲ
ートがＶｃｃ電圧に強制されてＭＯＳＦＥＴＱ５２は完
全にカットオフ状態を採る。したがって、消去動作が選
択されるワード線はＶｅｅ電圧にされる。ワード線Ｗ１
に結合されたメモリセルが消去非選択のメモリセルであ
るときは上記３ビットの信号ＸＭの少なくとも１ビット
がハイレベルにされて、選択信号ＳＥＬが非選択レベル
（ローレベル）にされる。これにより、ＣＭＯＳトラン
スファゲートＴＧ２を通してノードＮ１に供給される信
号はローレベルにされ、これが夫々ＭＯＳＦＥＴＱ５
２，Ｑ５３のゲートに供給される。これによって出力回
路ＩＮＶ２のＭＯＳＦＥＴＱ５２がオン状態にされてワ
ード線Ｗ１は端子Ｐ１を介してＶｃｃ電圧に充電開始さ
れる。このとき、他方のＭＯＳＦＥＴＱ５３のゲートに
供給されるローレベルはＭＯＳＦＥＴＱ５７の作用によ
ってＶｓｓ電圧以上のレベルにされ、しかも、ＭＯＳＦ
ＥＴＱ５３のソースはＶｅｅ電圧であるため、ＭＯＳＦ
ＥＴＱ５３は完全にカットオフ状態にされないが、ＭＯ
ＳＦＥＴＱ５２によってワード線Ｗ１のレベルが上昇さ
れるに従ってフィードバックＭＯＳＦＥＴＱ５５のコン
ダクタンスが大きくされることにより、当該ＭＯＳＦＥ
ＴＱ５３のゲートがＶｅｅ電圧に強制されてＭＯＳＦＥ
ＴＱ５３は完全にカットオフ状態を採る。したがって、
消去非選択のワード線はＶｃｃ電圧にされる。上記分離
用ＭＯＳＦＥＴＱ５７は、消去非選択時にフィードバッ
クＭＯＳＦＥＴＱ５５を介して供給されるＶｅｅ電圧が
ノードＮ１に供給されることをを阻止する。
端子Ｐ２にはＶｅｅ電圧が制御回路ＣＮＴＲから供給さ
れる。また当該動作においては制御信号ＤＥがハイレベ
ル、ＤＥ＊がローレベルに制御され、選択信号ＳＥＬに
対するノードＮ１の論理が書込み読出し動作に対して反
転される。ワード線に結合されたメモリセルが消去動作
を選択すべきメモリセルであるとき、３ビットの信号Ｘ
Ｍが全てローレベルにされて、選択信号ＳＥＬが選択レ
ベル（ハイレベル）にされると、ノードＮ１はＣＭＯＳ
トランスファゲートＴＧ２を通してハイレベルにされ、
これが夫々ＭＯＳＦＥＴＱ５２，Ｑ５３のゲートに供給
される。これによって出力回路ＩＮＶ２のＭＯＳＦＥＴ
Ｑ５３がオン状態にされてワード線Ｗ１は端子Ｐ２のＶ
ｅｅ電圧が供給開始される。このとき、他方のＭＯＳＦ
ＥＴＱ５２のゲートに供給されるハイレベルはＭＯＳＦ
ＥＴＱ５６のしきい値電圧分だけレベル低下されたＶｃ
ｃ電圧以下のレベルにされるため、ＭＯＳＦＥＴＱ５２
は完全にカットオフ状態にされないが、ＭＯＳＦＥＴＱ
５３によってワード線Ｗ１のレベルが低下されるに従っ
てフィードバックＭＯＳＦＥＴＱ５４のコンダクタンス
大きくされることにより、当該ＭＯＳＦＥＴＱ５２のゲ
ートがＶｃｃ電圧に強制されてＭＯＳＦＥＴＱ５２は完
全にカットオフ状態を採る。したがって、消去動作が選
択されるワード線はＶｅｅ電圧にされる。ワード線Ｗ１
に結合されたメモリセルが消去非選択のメモリセルであ
るときは上記３ビットの信号ＸＭの少なくとも１ビット
がハイレベルにされて、選択信号ＳＥＬが非選択レベル
（ローレベル）にされる。これにより、ＣＭＯＳトラン
スファゲートＴＧ２を通してノードＮ１に供給される信
号はローレベルにされ、これが夫々ＭＯＳＦＥＴＱ５
２，Ｑ５３のゲートに供給される。これによって出力回
路ＩＮＶ２のＭＯＳＦＥＴＱ５２がオン状態にされてワ
ード線Ｗ１は端子Ｐ１を介してＶｃｃ電圧に充電開始さ
れる。このとき、他方のＭＯＳＦＥＴＱ５３のゲートに
供給されるローレベルはＭＯＳＦＥＴＱ５７の作用によ
ってＶｓｓ電圧以上のレベルにされ、しかも、ＭＯＳＦ
ＥＴＱ５３のソースはＶｅｅ電圧であるため、ＭＯＳＦ
ＥＴＱ５３は完全にカットオフ状態にされないが、ＭＯ
ＳＦＥＴＱ５２によってワード線Ｗ１のレベルが上昇さ
れるに従ってフィードバックＭＯＳＦＥＴＱ５５のコン
ダクタンスが大きくされることにより、当該ＭＯＳＦＥ
ＴＱ５３のゲートがＶｅｅ電圧に強制されてＭＯＳＦＥ
ＴＱ５３は完全にカットオフ状態を採る。したがって、
消去非選択のワード線はＶｃｃ電圧にされる。上記分離
用ＭＯＳＦＥＴＱ５７は、消去非選択時にフィードバッ
クＭＯＳＦＥＴＱ５５を介して供給されるＶｅｅ電圧が
ノードＮ１に供給されることをを阻止する。
【００５１】（１）図１のワードドライバＷＤＲＶの構
成によれば、ワード線の一方に結合したワードドライバ
にて、書込み及び読出し動作と共にワード線単位での消
去動作に必要な電圧をワード線に選択的に供給できるの
で、高電圧系と低電圧系とを分けてワードドライバ及び
アドレスデコーダを構成しなくても済み、ワードドライ
バなどによるチップ占有面積を小さくすることができ
る。 （２）図１に示されるように、論理選択回路ＬＯＧＳの
出力を伝達する二つの経路の夫々には、相互に導電型の
異なる出力ＭＯＳトランジスタＱ５２，Ｑ５３、フィー
ドバックＭＯＳトランジスタＱ５４，Ｑ５５、及び分離
用ＭＯＳトランジスタＱ５６，Ｑ５７を対称的に設けて
あるから、フィードバックＭＯＳトランジスタをＱ５
６，Ｑ５７介して上記経路に供給されるＶｅｅ電圧のよ
うな負電圧とＶｐｐ電圧のような高電圧が論理選択回路
ＬＯＧＳに伝達される事態を相互に導電型の異なる一対
に分離用ＭＯＳトランジスタＱ５６，Ｑ５７で確実に阻
止することができる。また、電圧選択回路ＶＯＬＳは２
系統の伝達経路によって対称的に構成されているため、
そのような記効果を少ない回路素子数で実現することが
できる。 （３）上記により、論理選択回路ＬＯＧＳの出力に対し
て正論理と負論理を選択する回路素子は電圧分離の機能
を担う必要がないため、当該回路素子として、ＣＭＯＳ
トランスファゲートＴＧ１，ＴＧ２を採用することがで
きる。したがって、論理選択回路ＬＯＧＳから出力され
る論理信号の振幅を動作電源電圧に対して最大限とする
ことができ、ワードドライバＷＤＲＶの動作の高速化に
寄与することができる。
成によれば、ワード線の一方に結合したワードドライバ
にて、書込み及び読出し動作と共にワード線単位での消
去動作に必要な電圧をワード線に選択的に供給できるの
で、高電圧系と低電圧系とを分けてワードドライバ及び
アドレスデコーダを構成しなくても済み、ワードドライ
バなどによるチップ占有面積を小さくすることができ
る。 （２）図１に示されるように、論理選択回路ＬＯＧＳの
出力を伝達する二つの経路の夫々には、相互に導電型の
異なる出力ＭＯＳトランジスタＱ５２，Ｑ５３、フィー
ドバックＭＯＳトランジスタＱ５４，Ｑ５５、及び分離
用ＭＯＳトランジスタＱ５６，Ｑ５７を対称的に設けて
あるから、フィードバックＭＯＳトランジスタをＱ５
６，Ｑ５７介して上記経路に供給されるＶｅｅ電圧のよ
うな負電圧とＶｐｐ電圧のような高電圧が論理選択回路
ＬＯＧＳに伝達される事態を相互に導電型の異なる一対
に分離用ＭＯＳトランジスタＱ５６，Ｑ５７で確実に阻
止することができる。また、電圧選択回路ＶＯＬＳは２
系統の伝達経路によって対称的に構成されているため、
そのような記効果を少ない回路素子数で実現することが
できる。 （３）上記により、論理選択回路ＬＯＧＳの出力に対し
て正論理と負論理を選択する回路素子は電圧分離の機能
を担う必要がないため、当該回路素子として、ＣＭＯＳ
トランスファゲートＴＧ１，ＴＧ２を採用することがで
きる。したがって、論理選択回路ＬＯＧＳから出力され
る論理信号の振幅を動作電源電圧に対して最大限とする
ことができ、ワードドライバＷＤＲＶの動作の高速化に
寄与することができる。
【００５２】図２にはワードドライバＷＤＲＶの別の回
路図が示される。同図に示される構成は、ワード線プリ
デコード方式を採用した場合のもので、一つの論理選択
回路ＬＯＧＳの出力ノードＮ１に例えば８個の電圧選択
回路ＶＯＬＳ１〜ＶＯＬＳ８の入力を共通接続し、プリ
デコード信号Ｘｐ１，Ｘｐ１＊〜Ｘｐ８，Ｘｐ８＊によ
って個々の電圧選択回路を選択するようになっている。
このとき電圧選択回路ＶＯＬＳ１〜ＶＯＬＳ８は、それ
に対応する論理選択回路ＬＯＧＳが選択レベルの選択信
号を出力しても、プリデコード信号にて動作が選択され
なければ、その他の論理選択回路にて非選択とされるも
のと同一の電圧を選択してワード線に供給しなければな
らない。そのために、上記分離用ＭＯＳＦＥＴＱ５６，
Ｑ５７をプリデコード信号にてスイッチ制御するように
する。さらに、当該分離用ＭＯＳＦＥＴＱ５６，Ｑ５７
がカットオフ状態にされたとき、ワード線に対して非選
択状態の電圧を出力させるために、上記分離用ＭＯＳＦ
ＥＴＱ５６，Ｑ５７と相補的にスイッチ制御されて出力
回路ＩＮＶ２の夫々の入力に所定の電圧を供給可能にす
るプルアップＭＯＳＦＥＴＱ５８とプルダウンＭＯＳＦ
ＥＴＱ５９とを追加している。そのほかの構成は図１と
同様である。
路図が示される。同図に示される構成は、ワード線プリ
デコード方式を採用した場合のもので、一つの論理選択
回路ＬＯＧＳの出力ノードＮ１に例えば８個の電圧選択
回路ＶＯＬＳ１〜ＶＯＬＳ８の入力を共通接続し、プリ
デコード信号Ｘｐ１，Ｘｐ１＊〜Ｘｐ８，Ｘｐ８＊によ
って個々の電圧選択回路を選択するようになっている。
このとき電圧選択回路ＶＯＬＳ１〜ＶＯＬＳ８は、それ
に対応する論理選択回路ＬＯＧＳが選択レベルの選択信
号を出力しても、プリデコード信号にて動作が選択され
なければ、その他の論理選択回路にて非選択とされるも
のと同一の電圧を選択してワード線に供給しなければな
らない。そのために、上記分離用ＭＯＳＦＥＴＱ５６，
Ｑ５７をプリデコード信号にてスイッチ制御するように
する。さらに、当該分離用ＭＯＳＦＥＴＱ５６，Ｑ５７
がカットオフ状態にされたとき、ワード線に対して非選
択状態の電圧を出力させるために、上記分離用ＭＯＳＦ
ＥＴＱ５６，Ｑ５７と相補的にスイッチ制御されて出力
回路ＩＮＶ２の夫々の入力に所定の電圧を供給可能にす
るプルアップＭＯＳＦＥＴＱ５８とプルダウンＭＯＳＦ
ＥＴＱ５９とを追加している。そのほかの構成は図１と
同様である。
【００５３】図２の回路構成のうち図１と相違する点を
更に詳述する。図２において上記信号ＸＭは８本のワー
ド線を一組とする８個のワード線群の中から何れの群を
選択するかを指示する３ビットの信号とみなされる。プ
リデコード信号Ｘｐ１，Ｘｐ１＊〜Ｘｐ８，Ｘｐ８＊は
各ワード線群に含まれる何れのワード線を選択するかを
指示する相補信号とみなされる。本実施例に従えば、選
択信号ＳＥＬはハイレベルが選択レベルとされ、プリデ
コード信号Ｘｐ１，Ｘｐ１＊〜Ｘｐ８，Ｘｐ８＊の夫々
は、ハイレベル，ローレベルが選択レベルとされる。
更に詳述する。図２において上記信号ＸＭは８本のワー
ド線を一組とする８個のワード線群の中から何れの群を
選択するかを指示する３ビットの信号とみなされる。プ
リデコード信号Ｘｐ１，Ｘｐ１＊〜Ｘｐ８，Ｘｐ８＊は
各ワード線群に含まれる何れのワード線を選択するかを
指示する相補信号とみなされる。本実施例に従えば、選
択信号ＳＥＬはハイレベルが選択レベルとされ、プリデ
コード信号Ｘｐ１，Ｘｐ１＊〜Ｘｐ８，Ｘｐ８＊の夫々
は、ハイレベル，ローレベルが選択レベルとされる。
【００５４】上記ワードドライバＷＤＲＶが選択的にワ
ード線に供給する電圧は、図１と同じであり、例えば
３．３ＶのようなＶｃｃ電圧、−７ＶのようなＶｅｅ電
圧、回路の接地電位若しくは基準電位としての例えば０
ＶのようなＶｓｓ電圧、１２ＶのようなＶｐｐ電圧とさ
れる。
ード線に供給する電圧は、図１と同じであり、例えば
３．３ＶのようなＶｃｃ電圧、−７ＶのようなＶｅｅ電
圧、回路の接地電位若しくは基準電位としての例えば０
ＶのようなＶｓｓ電圧、１２ＶのようなＶｐｐ電圧とさ
れる。
【００５５】上記論理選択回路ＬＯＧＳは図１と同様に
構成される。
構成される。
【００５６】上記電圧選択回路ＶＯＬＳ１〜ＶＯＬＳ８
は夫々同様に構成され、その詳細が代表的に示された電
圧選択回路ＶＯＬＳ１のように、端子Ｐ３とＭＯＳＦＥ
ＴＱ５２のゲートとの間に設けられプリデコード信号Ｘ
ｐ１＊でスイッチ制御されるＮチャンネル型プルアップ
ＭＯＳＦＥＴＱ５８と、端子Ｐ４とＭＯＳＦＥＴＱ５３
のゲートとの間に設けられプリデコード信号Ｘｐ１でス
イッチ制御されるＰチャンネル型プルダウンＭＯＳＦＥ
ＴＱ５９とを追加し、更に、分離用ＭＯＳＦＥＴＱ５６
をプリデコード信号Ｘｐ１でスイッチ制御し、他方の分
離用ＭＯＳＦＥＴＱ５７をプリデコード信号Ｘｐ１＊で
スイッチ制御するようにした点が図１の構成と相違され
る。上記第３の端子としてのＰ３及びＰ４には、消去動
作においてＶｓｓ電圧が、書込み及び読出し動作におい
てＶｃｃ電圧が供給される。上記端子Ｐ３，Ｐ４に供給
すべき電圧も、外部制御信号ＣＥ＊，ＯＥ＊，ＷＥ＊，
及びデータ入力バッファＤＩＢからの制御データによっ
て指示される動作モードに応じて、前記制御回路ＣＮＴ
Ｒが選択制御する。
は夫々同様に構成され、その詳細が代表的に示された電
圧選択回路ＶＯＬＳ１のように、端子Ｐ３とＭＯＳＦＥ
ＴＱ５２のゲートとの間に設けられプリデコード信号Ｘ
ｐ１＊でスイッチ制御されるＮチャンネル型プルアップ
ＭＯＳＦＥＴＱ５８と、端子Ｐ４とＭＯＳＦＥＴＱ５３
のゲートとの間に設けられプリデコード信号Ｘｐ１でス
イッチ制御されるＰチャンネル型プルダウンＭＯＳＦＥ
ＴＱ５９とを追加し、更に、分離用ＭＯＳＦＥＴＱ５６
をプリデコード信号Ｘｐ１でスイッチ制御し、他方の分
離用ＭＯＳＦＥＴＱ５７をプリデコード信号Ｘｐ１＊で
スイッチ制御するようにした点が図１の構成と相違され
る。上記第３の端子としてのＰ３及びＰ４には、消去動
作においてＶｓｓ電圧が、書込み及び読出し動作におい
てＶｃｃ電圧が供給される。上記端子Ｐ３，Ｐ４に供給
すべき電圧も、外部制御信号ＣＥ＊，ＯＥ＊，ＷＥ＊，
及びデータ入力バッファＤＩＢからの制御データによっ
て指示される動作モードに応じて、前記制御回路ＣＮＴ
Ｒが選択制御する。
【００５７】次に図２のワードドライバＷＤＲＶ１を代
表としてその作用を説明する。図３には各種動作態様に
おける端子Ｐ１〜Ｐ４の電圧をワード線の電圧が示され
ている。
表としてその作用を説明する。図３には各種動作態様に
おける端子Ｐ１〜Ｐ４の電圧をワード線の電圧が示され
ている。
【００５８】（１）書込み動作 書込み動作が指示されると、端子Ｐ１にはＶｐｐ電圧、
端子Ｐ２にはＶｓｓ電圧、端子Ｐ３及びＰ４にはＶｃｃ
電圧が制御回路ＣＮＴＲから供給される。また当該動作
においては制御信号ＤＥがローレベル、ＤＥ＊がハイレ
ベルに制御される。書込みされるべきメモリセルがワー
ド線Ｗ１のメモリセルであるとき、ワード線Ｗ１〜Ｗ８
に割当てられた信号ＸＭが全ビットローレベルにされ
て、選択信号ＳＥＬが選択レベル（ハイレベル）にされ
ると、ＣＭＯＳトランスファゲートＴＧ１を通してノー
ドＮ１がローレベルになり、これが夫々の電圧選択回路
ＶＯＬＳ１〜ＶＯＬＳ８の入力に与えられる。プリデコ
ード信号Ｘｐ１，Ｘｐ１＊〜Ｘｐ８，Ｘｐ８＊は、その
内のＸｐ１，Ｘｐ１＊だけがハイレベル，ローレベルに
され、それ以外はローレベル，ハイレベルにされる。し
たがって、分離用ＭＯＳＦＥＴＱ５６，Ｑ５７は電圧選
択回路ＶＯＬＳ１だけがオン状態にされ、ノードＮ１の
信号は電圧選択回路ＶＯＬＳ１だけに取り込まれる。こ
のとき、電圧選択回路ＶＯＬＳ１のプルアップＭＯＳＦ
ＥＴＱ５８及びプルダウンＭＯＳＦＥＴＱ５９は共にカ
ットオフ状態にされる。したがって、当該電圧選択回路
ＶＯＬＳのＭＯＳＦＥＴＱ５２，Ｑ５３のゲートには上
記ノードＮ１の信号が供給される。これによって出力回
路ＩＮＶ２のＭＯＳＦＥＴＱ５２がオン状態にされてワ
ード線Ｗ１は端子Ｐ１のＶｐｐ電圧によって充電開始さ
れる。このとき、他方のＭＯＳＦＥＴＱ５３のゲートに
供給されるローレベルはＭＯＳＦＥＴＱ５７の作用によ
って当初Ｖｓｓ電圧よりも高いローレベルにされて、Ｍ
ＯＳＦＥＴＱ５３は完全にカットオフ状態にされない
が、ワード線Ｗ１のレベル上昇に従ってフィードバック
ＭＯＳＦＥＴＱ５５のコンダクタンスが大きくされるこ
とにより、当該ＭＯＳＦＥＴＱ５３のゲートがＶｓｓ電
圧に強制されてＭＯＳＦＥＴＱ５３は完全にカットオフ
状態を採る。したがって、書込み動作が選択されたワー
ド線Ｗ１はＶｐｐ電圧に充電される。選択信号ＳＥＬが
上記のようにハイレベルにされている場合に、ワード線
Ｗ１のメモリセルＱ１が書込み非選択のメモリセルであ
るときにはプリデコード信号Ｘｐ１，Ｘｐ１＊はローレ
ベル，ハイレベルにされ、電圧選択回路ＶＯＬＳ１の分
離用ＭＯＳＦＥＴＱ５６，Ｑ５７は共にオフ状態にさ
れ、ノードＮ１の信号は電圧選択回路ＶＯＬＳ１には取
り込まれない。このとき、電圧選択回路ＶＯＬＳ１のプ
ルアップＭＯＳＦＥＴＱ５８及びプルダウンＭＯＳＦＥ
ＴＱ５９は共にオン状態にされる。したがって、当該電
圧選択回路ＶＯＬＳ１のＭＯＳＦＥＴＱ５２，Ｑ５３の
ゲートには端子Ｐ３，Ｐ４からＭＯＳＦＥＴＱ５８，Ｑ
５９を介してＶｃｃ電圧若しくはその近傍のハイレベル
が供給され、これによって出力回路ＩＮＶ２のＭＯＳＦ
ＥＴＱ５３がオン状態にされてワード線Ｗ１は端子Ｐ２
を介してＶｓｓ電圧に放電開始される。このとき、他方
のＭＯＳＦＥＴＱ５２のゲートに供給されるハイレベル
はＭＯＳＦＥＴＱ５８のしきい値電圧分だけレベル低下
されたＶｃｃ電圧以下のレベルにされ、しかも、ＭＯＳ
ＦＥＴＱ５２のソースはＶｐｐ電圧であるため、ＭＯＳ
ＦＥＴＱ５２は完全にカットオフ状態にされないが、Ｍ
ＯＳＦＥＴＱ５３によってワード線Ｗ１のレベルが低下
されるに従ってフィードバックＭＯＳＦＥＴＱ５４のコ
ンダクタンスが大きくされることにより、当該ＭＯＳＦ
ＥＴＱ５２のゲートがＶｐｐ電圧に強制されてＭＯＳＦ
ＥＴＱ５２は完全にカットオフ状態を採る。したがっ
て、書込み非選択のワード線はＶｓｓ電圧に放電され
る。分離用ＭＯＳＦＥＴＱ５６は、書込み非選択時にフ
ィードバックＭＯＳＦＥＴＱ５４を介して供給されるＶ
ｐｐ電圧がノードＮ１に供給されるのを阻止する。一
方、ワード線Ｗ１〜Ｗ８に割当てられた信号ＸＭがの少
なくとも１ビットがハイレベルにされて、選択信号ＳＥ
Ｌが非選択レベル（ローレベル）にされると、ＣＭＯＳ
トランスファゲートＴＧ１を介してノードＮ１に供給さ
れる信号はハイレベルにされ、これが夫々の電圧選択回
路ＶＯＬＳ１〜ＶＯＬＳ８の入力に与えられる。プリデ
コード信号Ｘｐ１，Ｘｐ１＊〜Ｘｐ８，Ｘｐ８＊は、そ
の内の一組だけがハイレベル，ローレベルにされて対応
する分離用ＭＯＳＦＥＴＱ５６，Ｑ５７がオン状態にさ
れ、それ以外はローレベル，ハイレベルにされて対応さ
れる電圧選択回路の分離用ＭＯＳＦＥＴＱ５６，Ｑ５７
がオフ状態にされる。分離用ＭＯＳＦＥＴＱ５６，Ｑ５
７がオン状態にされる電圧選択回路においては、ノード
Ｎ１のハイレベルが夫々ＭＯＳＦＥＴＱ５２，Ｑ５３の
ゲートに供給される。これによって出力回路ＩＮＶ２の
ＭＯＳＦＥＴＱ５３がオン状態にされてワード線は端子
Ｐ２を介してＶｓｓ電圧に放電開始される。このとき、
他方のＭＯＳＦＥＴＱ５２のゲートに供給されるハイレ
ベルはＭＯＳＦＥＴＱ５６のしきい値電圧分だけレベル
低下されたＶｃｃ電圧以下のレベルにされ、しかも、Ｍ
ＯＳＦＥＴＱ５２のソースはＶｐｐ電圧であるため、Ｍ
ＯＳＦＥＴＱ５２は完全にカットオフ状態にされない
が、ＭＯＳＦＥＴＱ５３によってワード線のレベルが低
下されるに従ってフィードバックＭＯＳＦＥＴＱ５４の
コンダクタンス大きくされることにより、当該ＭＯＳＦ
ＥＴＱ５２のゲートがＶｐｐ電圧に強制されてＭＯＳＦ
ＥＴＱ５２は完全にカットオフ状態を採る。したがっ
て、このようにして書込み非選択とされたワード線もＶ
ｓｓ電圧に放電される。このとき、フィードバックＭＯ
ＳＦＥＴＱ５４を介して供給されるＶｐｐ電圧は、分離
用ＭＯＳＦＥＴＱ５６により、ノードＮ１への供給が阻
止される。上記分離用ＭＯＳＦＥＴＱ５６，Ｑ５７がオ
フ状態にされる７個の電圧選択回路の動作は、選択信号
ＳＥＬが選択レベルにされたときに分離用ＭＯＳＦＥＴ
Ｑ５６，Ｑ５７がオフ状態にされる場合と同様とされ
る。
端子Ｐ２にはＶｓｓ電圧、端子Ｐ３及びＰ４にはＶｃｃ
電圧が制御回路ＣＮＴＲから供給される。また当該動作
においては制御信号ＤＥがローレベル、ＤＥ＊がハイレ
ベルに制御される。書込みされるべきメモリセルがワー
ド線Ｗ１のメモリセルであるとき、ワード線Ｗ１〜Ｗ８
に割当てられた信号ＸＭが全ビットローレベルにされ
て、選択信号ＳＥＬが選択レベル（ハイレベル）にされ
ると、ＣＭＯＳトランスファゲートＴＧ１を通してノー
ドＮ１がローレベルになり、これが夫々の電圧選択回路
ＶＯＬＳ１〜ＶＯＬＳ８の入力に与えられる。プリデコ
ード信号Ｘｐ１，Ｘｐ１＊〜Ｘｐ８，Ｘｐ８＊は、その
内のＸｐ１，Ｘｐ１＊だけがハイレベル，ローレベルに
され、それ以外はローレベル，ハイレベルにされる。し
たがって、分離用ＭＯＳＦＥＴＱ５６，Ｑ５７は電圧選
択回路ＶＯＬＳ１だけがオン状態にされ、ノードＮ１の
信号は電圧選択回路ＶＯＬＳ１だけに取り込まれる。こ
のとき、電圧選択回路ＶＯＬＳ１のプルアップＭＯＳＦ
ＥＴＱ５８及びプルダウンＭＯＳＦＥＴＱ５９は共にカ
ットオフ状態にされる。したがって、当該電圧選択回路
ＶＯＬＳのＭＯＳＦＥＴＱ５２，Ｑ５３のゲートには上
記ノードＮ１の信号が供給される。これによって出力回
路ＩＮＶ２のＭＯＳＦＥＴＱ５２がオン状態にされてワ
ード線Ｗ１は端子Ｐ１のＶｐｐ電圧によって充電開始さ
れる。このとき、他方のＭＯＳＦＥＴＱ５３のゲートに
供給されるローレベルはＭＯＳＦＥＴＱ５７の作用によ
って当初Ｖｓｓ電圧よりも高いローレベルにされて、Ｍ
ＯＳＦＥＴＱ５３は完全にカットオフ状態にされない
が、ワード線Ｗ１のレベル上昇に従ってフィードバック
ＭＯＳＦＥＴＱ５５のコンダクタンスが大きくされるこ
とにより、当該ＭＯＳＦＥＴＱ５３のゲートがＶｓｓ電
圧に強制されてＭＯＳＦＥＴＱ５３は完全にカットオフ
状態を採る。したがって、書込み動作が選択されたワー
ド線Ｗ１はＶｐｐ電圧に充電される。選択信号ＳＥＬが
上記のようにハイレベルにされている場合に、ワード線
Ｗ１のメモリセルＱ１が書込み非選択のメモリセルであ
るときにはプリデコード信号Ｘｐ１，Ｘｐ１＊はローレ
ベル，ハイレベルにされ、電圧選択回路ＶＯＬＳ１の分
離用ＭＯＳＦＥＴＱ５６，Ｑ５７は共にオフ状態にさ
れ、ノードＮ１の信号は電圧選択回路ＶＯＬＳ１には取
り込まれない。このとき、電圧選択回路ＶＯＬＳ１のプ
ルアップＭＯＳＦＥＴＱ５８及びプルダウンＭＯＳＦＥ
ＴＱ５９は共にオン状態にされる。したがって、当該電
圧選択回路ＶＯＬＳ１のＭＯＳＦＥＴＱ５２，Ｑ５３の
ゲートには端子Ｐ３，Ｐ４からＭＯＳＦＥＴＱ５８，Ｑ
５９を介してＶｃｃ電圧若しくはその近傍のハイレベル
が供給され、これによって出力回路ＩＮＶ２のＭＯＳＦ
ＥＴＱ５３がオン状態にされてワード線Ｗ１は端子Ｐ２
を介してＶｓｓ電圧に放電開始される。このとき、他方
のＭＯＳＦＥＴＱ５２のゲートに供給されるハイレベル
はＭＯＳＦＥＴＱ５８のしきい値電圧分だけレベル低下
されたＶｃｃ電圧以下のレベルにされ、しかも、ＭＯＳ
ＦＥＴＱ５２のソースはＶｐｐ電圧であるため、ＭＯＳ
ＦＥＴＱ５２は完全にカットオフ状態にされないが、Ｍ
ＯＳＦＥＴＱ５３によってワード線Ｗ１のレベルが低下
されるに従ってフィードバックＭＯＳＦＥＴＱ５４のコ
ンダクタンスが大きくされることにより、当該ＭＯＳＦ
ＥＴＱ５２のゲートがＶｐｐ電圧に強制されてＭＯＳＦ
ＥＴＱ５２は完全にカットオフ状態を採る。したがっ
て、書込み非選択のワード線はＶｓｓ電圧に放電され
る。分離用ＭＯＳＦＥＴＱ５６は、書込み非選択時にフ
ィードバックＭＯＳＦＥＴＱ５４を介して供給されるＶ
ｐｐ電圧がノードＮ１に供給されるのを阻止する。一
方、ワード線Ｗ１〜Ｗ８に割当てられた信号ＸＭがの少
なくとも１ビットがハイレベルにされて、選択信号ＳＥ
Ｌが非選択レベル（ローレベル）にされると、ＣＭＯＳ
トランスファゲートＴＧ１を介してノードＮ１に供給さ
れる信号はハイレベルにされ、これが夫々の電圧選択回
路ＶＯＬＳ１〜ＶＯＬＳ８の入力に与えられる。プリデ
コード信号Ｘｐ１，Ｘｐ１＊〜Ｘｐ８，Ｘｐ８＊は、そ
の内の一組だけがハイレベル，ローレベルにされて対応
する分離用ＭＯＳＦＥＴＱ５６，Ｑ５７がオン状態にさ
れ、それ以外はローレベル，ハイレベルにされて対応さ
れる電圧選択回路の分離用ＭＯＳＦＥＴＱ５６，Ｑ５７
がオフ状態にされる。分離用ＭＯＳＦＥＴＱ５６，Ｑ５
７がオン状態にされる電圧選択回路においては、ノード
Ｎ１のハイレベルが夫々ＭＯＳＦＥＴＱ５２，Ｑ５３の
ゲートに供給される。これによって出力回路ＩＮＶ２の
ＭＯＳＦＥＴＱ５３がオン状態にされてワード線は端子
Ｐ２を介してＶｓｓ電圧に放電開始される。このとき、
他方のＭＯＳＦＥＴＱ５２のゲートに供給されるハイレ
ベルはＭＯＳＦＥＴＱ５６のしきい値電圧分だけレベル
低下されたＶｃｃ電圧以下のレベルにされ、しかも、Ｍ
ＯＳＦＥＴＱ５２のソースはＶｐｐ電圧であるため、Ｍ
ＯＳＦＥＴＱ５２は完全にカットオフ状態にされない
が、ＭＯＳＦＥＴＱ５３によってワード線のレベルが低
下されるに従ってフィードバックＭＯＳＦＥＴＱ５４の
コンダクタンス大きくされることにより、当該ＭＯＳＦ
ＥＴＱ５２のゲートがＶｐｐ電圧に強制されてＭＯＳＦ
ＥＴＱ５２は完全にカットオフ状態を採る。したがっ
て、このようにして書込み非選択とされたワード線もＶ
ｓｓ電圧に放電される。このとき、フィードバックＭＯ
ＳＦＥＴＱ５４を介して供給されるＶｐｐ電圧は、分離
用ＭＯＳＦＥＴＱ５６により、ノードＮ１への供給が阻
止される。上記分離用ＭＯＳＦＥＴＱ５６，Ｑ５７がオ
フ状態にされる７個の電圧選択回路の動作は、選択信号
ＳＥＬが選択レベルにされたときに分離用ＭＯＳＦＥＴ
Ｑ５６，Ｑ５７がオフ状態にされる場合と同様とされ
る。
【００５９】（２）読出し動作 読出し動作が指示されると、端子Ｐ１，Ｐ３，Ｐ４には
Ｖｃｃ電圧、端子Ｐ２にはＶｓｓ電圧が制御回路ＣＮＴ
Ｒから供給される。また当該動作においては制御信号Ｄ
Ｅがローレベル、ＤＥ＊がハイレベルに制御される。読
出しされるべきメモリセルがワード線Ｗ１のメモリセル
であるとき、ワード線Ｗ１〜Ｗ８に割当てられた信号Ｘ
Ｍが全ビットローレベルにされて、選択信号ＳＥＬが選
択レベル（ハイレベル）にされると、ＣＭＯＳトランス
ファゲートＴＧ１を通してノードＮ１がローレベルにな
り、これが夫々の電圧選択回路ＶＯＬＳ１〜ＶＯＬＳ８
の入力に与えられる。プリデコード信号Ｘｐ１，Ｘｐ１
＊〜Ｘｐ８，Ｘｐ８＊は、その内のＸｐ１，Ｘｐ１＊だ
けがハイレベル，ローレベルにされ、それ以外はローレ
ベル，ハイレベルにされる。したがって、分離用ＭＯＳ
ＦＥＴＱ５６，Ｑ５７は電圧選択回路ＶＯＬＳ１だけが
オン状態にされ、ノードＮ１の信号は電圧選択回路ＶＯ
ＬＳ１だけに取り込まれる。このとき、電圧選択回路Ｖ
ＯＬＳ１のプルアップＭＯＳＦＥＴＱ５８及びプルダウ
ンＭＯＳＦＥＴＱ５９は共にカットオフ状態にされる。
したがって、当該電圧選択回路ＶＯＬＳ１のＭＯＳＦＥ
ＴＱ５２，Ｑ５３のゲートには上記ノードＮ１の信号が
供給される。これによって出力回路ＩＮＶ２のＭＯＳＦ
ＥＴＱ５２がオン状態にされてワード線Ｗ１は端子Ｐ１
のＶｃｃ電圧によって充電開始される。このとき、他方
のＭＯＳＦＥＴＱ５３のゲートに供給されるローレベル
はＭＯＳＦＥＴＱ５７の作用によって当初Ｖｓｓ電圧よ
りも高いローレベルにされて、ＭＯＳＦＥＴＱ５３は完
全にカットオフ状態にされないが、ワード線Ｗ１のレベ
ル上昇に従ってフィードバックＭＯＳＦＥＴＱ５５のコ
ンダクタンス大きくされることにより、当該ＭＯＳＦＥ
ＴＱ５３のゲートがＶｓｓ電圧に強制されてＭＯＳＦＥ
ＴＱ５３は完全にカットオフ状態を採る。したがって、
読出し動作が選択されたワード線はＶｃｃ電圧に充電さ
れる。選択信号ＳＥＬが上記のようにハイレベルにされ
ている場合に、ワード線Ｗ１のメモリセルＱ１が読出し
非選択のメモリセルであるときにはプリデコード信号Ｘ
ｐ１，Ｘｐ１＊はローレベル，ハイレベルにされ、電圧
選択回路ＶＯＬＳ１の分離用ＭＯＳＦＥＴＱ５６，Ｑ５
７は共にオフ状態にされ、ノードＮ１の信号は電圧選択
回路ＶＯＬＳ１には取り込まれない。このとき、電圧選
択回路ＶＯＬＳ１のプルアップＭＯＳＦＥＴＱ５８及び
プルダウンＭＯＳＦＥＴＱ５９は共にオン状態にされ
る。したがって、当該電圧選択回路ＶＯＬＳ１のＭＯＳ
ＦＥＴＱ５２，Ｑ５３のゲートには端子Ｐ３，Ｐ４から
ＭＯＳＦＥＴＱ５８，Ｑ５９を介してＶｃｃ電圧若しく
はその近傍のハイレベルが供給され、これによって出力
回路ＩＮＶ２のＭＯＳＦＥＴＱ５３がオン状態にされて
ワード線Ｗ１は端子Ｐ２を介してＶｓｓ電圧に放電開始
される。このとき、このとき、他方のＭＯＳＦＥＴＱ５
２のゲートに供給されるハイレベルはＭＯＳＦＥＴＱ５
８のしきい値電圧分だけレベル低下されたＶｃｃ電圧以
下のレベルにされるため、ＭＯＳＦＥＴＱ５２は完全に
カットオフ状態にされないが、ＭＯＳＦＥＴＱ５３によ
ってワード線Ｗ１のレベルが低下されるに従ってフィー
ドバックＭＯＳＦＥＴＱ５４のコンダクタンス大きくさ
れることにより、当該ＭＯＳＦＥＴＱ５２のゲートがＶ
ｃｃ電圧に強制されてＭＯＳＦＥＴＱ５２は完全にカッ
トオフ状態を採る。したがって、読出し非選択のワード
線はＶｓｓ電圧に放電される。一方、ワード線Ｗ１〜Ｗ
８に割当てられた信号ＸＭがの少なくとも１ビットがハ
イレベルにされて、選択信号ＳＥＬが非選択レベル（ロ
ーレベル）にされると、ＣＭＯＳトランスファゲートＴ
Ｇ１を介してノードＮ１に供給される信号はハイレベル
にされ、これが夫々の電圧選択回路ＶＯＬＳ１〜ＶＯＬ
Ｓ８の入力に与えられる。プリデコード信号Ｘｐ１，Ｘ
ｐ１＊〜Ｘｐ８，Ｘｐ８＊は、その内の一組だけがハイ
レベル，ローレベルにされて対応する分離用ＭＯＳＦＥ
ＴＱ５６，Ｑ５７がオン状態にされ、それ以外はローレ
ベル，ハイレベルにされて対応される電圧選択回路の分
離用ＭＯＳＦＥＴＱ５６，Ｑ５７がオフ状態にされる。
分離用ＭＯＳＦＥＴＱ５６，Ｑ５７がオン状態にされる
電圧選択回路においては、ノードＮ１のハイレベルが夫
々ＭＯＳＦＥＴＱ５２，Ｑ５３のゲートに供給される。
これによって出力回路ＩＮＶ２のＭＯＳＦＥＴＱ５３が
オン状態にされてワード線は端子Ｐ２を介してＶｓｓ電
圧に放電開始される。このとき、他方のＭＯＳＦＥＴＱ
５２のゲートに供給されるハイレベルはＭＯＳＦＥＴＱ
５６のしきい値電圧分だけレベル低下されたＶｃｃ電圧
以下のレベルにされるため、ＭＯＳＦＥＴＱ５２は完全
にカットオフ状態にされないが、ＭＯＳＦＥＴＱ５３に
よって当該ワード線のレベルが低下されるに従ってフィ
ードバックＭＯＳＦＥＴＱ５４のコンダクタンス大きく
されることにより、当該ＭＯＳＦＥＴＱ５２のゲートが
Ｖｃｃ電圧に強制されてＭＯＳＦＥＴＱ５２は完全にカ
ットオフ状態を採る。したがって、このようにして読出
し非選択とされたワード線もＶｓｓ電圧に放電される。
上記分離用ＭＯＳＦＥＴＱ５６，Ｑ５７がオフ状態にさ
れる７個の電圧選択回路の動作は、選択信号ＳＥＬが選
択レベルにされたときに分離用ＭＯＳＦＥＴＱ５６，Ｑ
５７がオフ状態にされる場合と同様とされる。
Ｖｃｃ電圧、端子Ｐ２にはＶｓｓ電圧が制御回路ＣＮＴ
Ｒから供給される。また当該動作においては制御信号Ｄ
Ｅがローレベル、ＤＥ＊がハイレベルに制御される。読
出しされるべきメモリセルがワード線Ｗ１のメモリセル
であるとき、ワード線Ｗ１〜Ｗ８に割当てられた信号Ｘ
Ｍが全ビットローレベルにされて、選択信号ＳＥＬが選
択レベル（ハイレベル）にされると、ＣＭＯＳトランス
ファゲートＴＧ１を通してノードＮ１がローレベルにな
り、これが夫々の電圧選択回路ＶＯＬＳ１〜ＶＯＬＳ８
の入力に与えられる。プリデコード信号Ｘｐ１，Ｘｐ１
＊〜Ｘｐ８，Ｘｐ８＊は、その内のＸｐ１，Ｘｐ１＊だ
けがハイレベル，ローレベルにされ、それ以外はローレ
ベル，ハイレベルにされる。したがって、分離用ＭＯＳ
ＦＥＴＱ５６，Ｑ５７は電圧選択回路ＶＯＬＳ１だけが
オン状態にされ、ノードＮ１の信号は電圧選択回路ＶＯ
ＬＳ１だけに取り込まれる。このとき、電圧選択回路Ｖ
ＯＬＳ１のプルアップＭＯＳＦＥＴＱ５８及びプルダウ
ンＭＯＳＦＥＴＱ５９は共にカットオフ状態にされる。
したがって、当該電圧選択回路ＶＯＬＳ１のＭＯＳＦＥ
ＴＱ５２，Ｑ５３のゲートには上記ノードＮ１の信号が
供給される。これによって出力回路ＩＮＶ２のＭＯＳＦ
ＥＴＱ５２がオン状態にされてワード線Ｗ１は端子Ｐ１
のＶｃｃ電圧によって充電開始される。このとき、他方
のＭＯＳＦＥＴＱ５３のゲートに供給されるローレベル
はＭＯＳＦＥＴＱ５７の作用によって当初Ｖｓｓ電圧よ
りも高いローレベルにされて、ＭＯＳＦＥＴＱ５３は完
全にカットオフ状態にされないが、ワード線Ｗ１のレベ
ル上昇に従ってフィードバックＭＯＳＦＥＴＱ５５のコ
ンダクタンス大きくされることにより、当該ＭＯＳＦＥ
ＴＱ５３のゲートがＶｓｓ電圧に強制されてＭＯＳＦＥ
ＴＱ５３は完全にカットオフ状態を採る。したがって、
読出し動作が選択されたワード線はＶｃｃ電圧に充電さ
れる。選択信号ＳＥＬが上記のようにハイレベルにされ
ている場合に、ワード線Ｗ１のメモリセルＱ１が読出し
非選択のメモリセルであるときにはプリデコード信号Ｘ
ｐ１，Ｘｐ１＊はローレベル，ハイレベルにされ、電圧
選択回路ＶＯＬＳ１の分離用ＭＯＳＦＥＴＱ５６，Ｑ５
７は共にオフ状態にされ、ノードＮ１の信号は電圧選択
回路ＶＯＬＳ１には取り込まれない。このとき、電圧選
択回路ＶＯＬＳ１のプルアップＭＯＳＦＥＴＱ５８及び
プルダウンＭＯＳＦＥＴＱ５９は共にオン状態にされ
る。したがって、当該電圧選択回路ＶＯＬＳ１のＭＯＳ
ＦＥＴＱ５２，Ｑ５３のゲートには端子Ｐ３，Ｐ４から
ＭＯＳＦＥＴＱ５８，Ｑ５９を介してＶｃｃ電圧若しく
はその近傍のハイレベルが供給され、これによって出力
回路ＩＮＶ２のＭＯＳＦＥＴＱ５３がオン状態にされて
ワード線Ｗ１は端子Ｐ２を介してＶｓｓ電圧に放電開始
される。このとき、このとき、他方のＭＯＳＦＥＴＱ５
２のゲートに供給されるハイレベルはＭＯＳＦＥＴＱ５
８のしきい値電圧分だけレベル低下されたＶｃｃ電圧以
下のレベルにされるため、ＭＯＳＦＥＴＱ５２は完全に
カットオフ状態にされないが、ＭＯＳＦＥＴＱ５３によ
ってワード線Ｗ１のレベルが低下されるに従ってフィー
ドバックＭＯＳＦＥＴＱ５４のコンダクタンス大きくさ
れることにより、当該ＭＯＳＦＥＴＱ５２のゲートがＶ
ｃｃ電圧に強制されてＭＯＳＦＥＴＱ５２は完全にカッ
トオフ状態を採る。したがって、読出し非選択のワード
線はＶｓｓ電圧に放電される。一方、ワード線Ｗ１〜Ｗ
８に割当てられた信号ＸＭがの少なくとも１ビットがハ
イレベルにされて、選択信号ＳＥＬが非選択レベル（ロ
ーレベル）にされると、ＣＭＯＳトランスファゲートＴ
Ｇ１を介してノードＮ１に供給される信号はハイレベル
にされ、これが夫々の電圧選択回路ＶＯＬＳ１〜ＶＯＬ
Ｓ８の入力に与えられる。プリデコード信号Ｘｐ１，Ｘ
ｐ１＊〜Ｘｐ８，Ｘｐ８＊は、その内の一組だけがハイ
レベル，ローレベルにされて対応する分離用ＭＯＳＦＥ
ＴＱ５６，Ｑ５７がオン状態にされ、それ以外はローレ
ベル，ハイレベルにされて対応される電圧選択回路の分
離用ＭＯＳＦＥＴＱ５６，Ｑ５７がオフ状態にされる。
分離用ＭＯＳＦＥＴＱ５６，Ｑ５７がオン状態にされる
電圧選択回路においては、ノードＮ１のハイレベルが夫
々ＭＯＳＦＥＴＱ５２，Ｑ５３のゲートに供給される。
これによって出力回路ＩＮＶ２のＭＯＳＦＥＴＱ５３が
オン状態にされてワード線は端子Ｐ２を介してＶｓｓ電
圧に放電開始される。このとき、他方のＭＯＳＦＥＴＱ
５２のゲートに供給されるハイレベルはＭＯＳＦＥＴＱ
５６のしきい値電圧分だけレベル低下されたＶｃｃ電圧
以下のレベルにされるため、ＭＯＳＦＥＴＱ５２は完全
にカットオフ状態にされないが、ＭＯＳＦＥＴＱ５３に
よって当該ワード線のレベルが低下されるに従ってフィ
ードバックＭＯＳＦＥＴＱ５４のコンダクタンス大きく
されることにより、当該ＭＯＳＦＥＴＱ５２のゲートが
Ｖｃｃ電圧に強制されてＭＯＳＦＥＴＱ５２は完全にカ
ットオフ状態を採る。したがって、このようにして読出
し非選択とされたワード線もＶｓｓ電圧に放電される。
上記分離用ＭＯＳＦＥＴＱ５６，Ｑ５７がオフ状態にさ
れる７個の電圧選択回路の動作は、選択信号ＳＥＬが選
択レベルにされたときに分離用ＭＯＳＦＥＴＱ５６，Ｑ
５７がオフ状態にされる場合と同様とされる。
【００６０】（３）消去動作 消去動作が指示されると、端子Ｐ１にはＶｃｃ電圧、端
子Ｐ２にはＶｅｅ電圧、端子Ｐ３及びＰ４にはＶｓｓ電
圧が制御回路ＣＮＴＲから供給される。また当該動作に
おいて制御信号ＤＥ，ＤＥ＊は上記とはレベル反転さ
れ、ハイレベル，ローレベルに制御される。消去される
べきメモリセルがワード線Ｗ１のメモリセルであると
き、ワード線Ｗ１〜Ｗ８に割当てられた信号ＸＭが全ビ
ットローレベルにされて、選択信号ＳＥＬが選択レベル
（ハイレベル）にされると、ＣＭＯＳトランスファゲー
トＴＧ２を通してノードＮ１がハイレベルになり、これ
が夫々の電圧選択回路ＶＯＬＳ１〜ＶＯＬＳ８の入力に
与えられる。プリデコード信号Ｘｐ１，Ｘｐ１＊〜Ｘｐ
８，Ｘｐ８＊は、その内のＸｐ１，Ｘｐ１＊だけがハイ
レベル，ローレベルにされ、それ以外はローレベル，ハ
イレベルにされる。したがって、分離用ＭＯＳＦＥＴＱ
５６，Ｑ５７は電圧選択回路ＶＯＬＳ１だけがオン状態
にされ、ノードＮ１の信号は電圧選択回路ＶＯＬＳ１だ
けに取り込まれる。このとき、電圧選択回路ＶＯＬＳ１
のプルアップＭＯＳＦＥＴＱ５８及びプルダウンＭＯＳ
ＦＥＴＱ５９は共にカットオフ状態にされる。したがっ
て、当該電圧選択回路ＶＯＬＳ１のＭＯＳＦＥＴＱ５
２，Ｑ５３のゲートには上記ノードＮ１の信号が供給さ
れる。これによって出力回路ＩＮＶ２のＭＯＳＦＥＴＱ
５３がオン状態にされてワード線Ｗ１は端子Ｐ２のＶｅ
ｅ電圧が供給開始される。このとき、他方のＭＯＳＦＥ
ＴＱ５２のゲートに供給されるハイレベルはＭＯＳＦＥ
ＴＱ５６のしきい値電圧分だけレベル低下されたＶｃｃ
電圧以下のレベルにされるため、ＭＯＳＦＥＴＱ５２は
完全にカットオフ状態にされないが、ＭＯＳＦＥＴＱ５
３によってワード線Ｗ１のレベルが低下されるに従って
フィードバックＭＯＳＦＥＴＱ５４のコンダクタンスが
大きくされることにより、当該ＭＯＳＦＥＴＱ５２のゲ
ートがＶｃｃ電圧に強制されてＭＯＳＦＥＴＱ５２は完
全にカットオフ状態を採る。したがって、消去動作が選
択されるワード線はＶｅｅ電圧にされる。選択信号ＳＥ
Ｌが上記のようにハイレベルにされている場合に、ワー
ド線Ｗ１が消去非選択とされるときにはプリデコード信
号Ｘｐ１，Ｘｐ１＊はローレベル，ハイレベルにされ、
電圧選択回路ＶＯＬＳ１の分離用ＭＯＳＦＥＴＱ５６，
Ｑ５７は共にオフ状態にされ、ノードＮ１の信号は電圧
選択回路ＶＯＬＳ１には取り込まれない。このとき、電
圧選択回路ＶＯＬＳ１のプルアップＭＯＳＦＥＴＱ５８
及びプルダウンＭＯＳＦＥＴＱ５９は共にオン状態にさ
れる。したがって、当該電圧選択回路ＶＯＬＳ１のＭＯ
ＳＦＥＴＱ５２，Ｑ５３のゲートは端子Ｐ３，Ｐ４のＶ
ｓｓ電圧に導通される。これによって出力回路ＩＮＶ２
のＭＯＳＦＥＴＱ５２がオン状態にされてワード線Ｗ１
は端子Ｐ１を介してＶｃｃ電圧に充電開始される。この
とき、他方のＭＯＳＦＥＴＱ５３のゲートに供給される
ローレベルはＭＯＳＦＥＴＱ５９の作用によってＶｓｓ
電圧以上のレベルにされ、しかも、ＭＯＳＦＥＴＱ５３
のソースはＶｅｅ電圧であるため、ＭＯＳＦＥＴＱ５３
は完全にカットオフ状態にされないが、ＭＯＳＦＥＴＱ
５２によってワード線Ｗ１のレベルが上昇されるに従っ
てフィードバックＭＯＳＦＥＴＱ５５のコンダクタンス
が大きくされることにより、当該ＭＯＳＦＥＴＱ５３の
ゲートがＶｅｅ電圧に強制されてＭＯＳＦＥＴＱ５３は
完全にカットオフ状態を採る。したがって、消去非選択
のワード線はＶｃｃ電圧にされる。上記分離用ＭＯＳＦ
ＥＴＱ５７は、消去非選択時にフィードバックＭＯＳＦ
ＥＴＱ５５を介して供給されるＶｅｅ電圧がノードＮ１
に供給されることを阻止する。一方、ワード線Ｗ１〜Ｗ
８に割当てられた信号ＸＭがの少なくとも１ビットがハ
イレベルにされて、選択信号ＳＥＬが非選択レベル（ロ
ーレベル）にされると、ＣＭＯＳトランスファゲートＴ
Ｇ２を介してノードＮ１に供給される信号はローレベル
にされ、これが夫々の電圧選択回路ＶＯＬＳ１〜ＶＯＬ
Ｓ８の入力に与えられる。プリデコード信号Ｘｐ１，Ｘ
ｐ１＊〜Ｘｐ８，Ｘｐ８＊は、その内の一組だけがハイ
レベル，ローレベルにされて対応する分離用ＭＯＳＦＥ
ＴＱ５６，Ｑ５７がオン状態にされ、それ以外はローレ
ベル，ハイレベルにされて対応される電圧選択回路の分
離用ＭＯＳＦＥＴＱ５６，Ｑ５７がオフ状態にされる。
分離用ＭＯＳＦＥＴＱ５６，Ｑ５７がオン状態にされる
電圧選択回路においては、ノードＮ１のローレベルが夫
々ＭＯＳＦＥＴＱ５２，Ｑ５３のゲートに供給される。
これによって出力回路ＩＮＶ２のＭＯＳＦＥＴＱ５２が
オン状態にされてワード線は端子Ｐ１を介してＶｃｃ電
圧に充電開始される。このとき、他方のＭＯＳＦＥＴＱ
５３のゲートに供給されるローレベルはＭＯＳＦＥＴＱ
５７の作用によってＶｓｓ電圧以上のレベルにされ、し
かも、ＭＯＳＦＥＴＱ５３のソースはＶｅｅ電圧である
ため、ＭＯＳＦＥＴＱ５３は完全にカットオフ状態にさ
れないが、ＭＯＳＦＥＴＱ５２によってワード線のレベ
ルが上昇されるに従ってフィードバックＭＯＳＦＥＴＱ
５５のコンダクタンスが大きくされることにより、当該
ＭＯＳＦＥＴＱ５３のゲートがＶｅｅ電圧に強制されて
ＭＯＳＦＥＴＱ５３は完全にカットオフ状態を採る。こ
のとき、フィードバックＭＯＳＦＥＴＱ５５を介して供
給されるＶｅｅ電圧は、分離用ＭＯＳＦＥＴＱ５７によ
り、ノードＮ１への供給が阻止される。されるこのよう
にして消去非選択とされたワード線もＶｃｃ電圧にされ
る。上記分離用ＭＯＳＦＥＴＱ５６，Ｑ５７がオフ状態
にされる７個の電圧選択回路の動作は、選択信号ＳＥＬ
が選択レベルにされたときに分離用ＭＯＳＦＥＴＱ５
６，Ｑ５７がオフ状態にされる場合と同様とされる。
子Ｐ２にはＶｅｅ電圧、端子Ｐ３及びＰ４にはＶｓｓ電
圧が制御回路ＣＮＴＲから供給される。また当該動作に
おいて制御信号ＤＥ，ＤＥ＊は上記とはレベル反転さ
れ、ハイレベル，ローレベルに制御される。消去される
べきメモリセルがワード線Ｗ１のメモリセルであると
き、ワード線Ｗ１〜Ｗ８に割当てられた信号ＸＭが全ビ
ットローレベルにされて、選択信号ＳＥＬが選択レベル
（ハイレベル）にされると、ＣＭＯＳトランスファゲー
トＴＧ２を通してノードＮ１がハイレベルになり、これ
が夫々の電圧選択回路ＶＯＬＳ１〜ＶＯＬＳ８の入力に
与えられる。プリデコード信号Ｘｐ１，Ｘｐ１＊〜Ｘｐ
８，Ｘｐ８＊は、その内のＸｐ１，Ｘｐ１＊だけがハイ
レベル，ローレベルにされ、それ以外はローレベル，ハ
イレベルにされる。したがって、分離用ＭＯＳＦＥＴＱ
５６，Ｑ５７は電圧選択回路ＶＯＬＳ１だけがオン状態
にされ、ノードＮ１の信号は電圧選択回路ＶＯＬＳ１だ
けに取り込まれる。このとき、電圧選択回路ＶＯＬＳ１
のプルアップＭＯＳＦＥＴＱ５８及びプルダウンＭＯＳ
ＦＥＴＱ５９は共にカットオフ状態にされる。したがっ
て、当該電圧選択回路ＶＯＬＳ１のＭＯＳＦＥＴＱ５
２，Ｑ５３のゲートには上記ノードＮ１の信号が供給さ
れる。これによって出力回路ＩＮＶ２のＭＯＳＦＥＴＱ
５３がオン状態にされてワード線Ｗ１は端子Ｐ２のＶｅ
ｅ電圧が供給開始される。このとき、他方のＭＯＳＦＥ
ＴＱ５２のゲートに供給されるハイレベルはＭＯＳＦＥ
ＴＱ５６のしきい値電圧分だけレベル低下されたＶｃｃ
電圧以下のレベルにされるため、ＭＯＳＦＥＴＱ５２は
完全にカットオフ状態にされないが、ＭＯＳＦＥＴＱ５
３によってワード線Ｗ１のレベルが低下されるに従って
フィードバックＭＯＳＦＥＴＱ５４のコンダクタンスが
大きくされることにより、当該ＭＯＳＦＥＴＱ５２のゲ
ートがＶｃｃ電圧に強制されてＭＯＳＦＥＴＱ５２は完
全にカットオフ状態を採る。したがって、消去動作が選
択されるワード線はＶｅｅ電圧にされる。選択信号ＳＥ
Ｌが上記のようにハイレベルにされている場合に、ワー
ド線Ｗ１が消去非選択とされるときにはプリデコード信
号Ｘｐ１，Ｘｐ１＊はローレベル，ハイレベルにされ、
電圧選択回路ＶＯＬＳ１の分離用ＭＯＳＦＥＴＱ５６，
Ｑ５７は共にオフ状態にされ、ノードＮ１の信号は電圧
選択回路ＶＯＬＳ１には取り込まれない。このとき、電
圧選択回路ＶＯＬＳ１のプルアップＭＯＳＦＥＴＱ５８
及びプルダウンＭＯＳＦＥＴＱ５９は共にオン状態にさ
れる。したがって、当該電圧選択回路ＶＯＬＳ１のＭＯ
ＳＦＥＴＱ５２，Ｑ５３のゲートは端子Ｐ３，Ｐ４のＶ
ｓｓ電圧に導通される。これによって出力回路ＩＮＶ２
のＭＯＳＦＥＴＱ５２がオン状態にされてワード線Ｗ１
は端子Ｐ１を介してＶｃｃ電圧に充電開始される。この
とき、他方のＭＯＳＦＥＴＱ５３のゲートに供給される
ローレベルはＭＯＳＦＥＴＱ５９の作用によってＶｓｓ
電圧以上のレベルにされ、しかも、ＭＯＳＦＥＴＱ５３
のソースはＶｅｅ電圧であるため、ＭＯＳＦＥＴＱ５３
は完全にカットオフ状態にされないが、ＭＯＳＦＥＴＱ
５２によってワード線Ｗ１のレベルが上昇されるに従っ
てフィードバックＭＯＳＦＥＴＱ５５のコンダクタンス
が大きくされることにより、当該ＭＯＳＦＥＴＱ５３の
ゲートがＶｅｅ電圧に強制されてＭＯＳＦＥＴＱ５３は
完全にカットオフ状態を採る。したがって、消去非選択
のワード線はＶｃｃ電圧にされる。上記分離用ＭＯＳＦ
ＥＴＱ５７は、消去非選択時にフィードバックＭＯＳＦ
ＥＴＱ５５を介して供給されるＶｅｅ電圧がノードＮ１
に供給されることを阻止する。一方、ワード線Ｗ１〜Ｗ
８に割当てられた信号ＸＭがの少なくとも１ビットがハ
イレベルにされて、選択信号ＳＥＬが非選択レベル（ロ
ーレベル）にされると、ＣＭＯＳトランスファゲートＴ
Ｇ２を介してノードＮ１に供給される信号はローレベル
にされ、これが夫々の電圧選択回路ＶＯＬＳ１〜ＶＯＬ
Ｓ８の入力に与えられる。プリデコード信号Ｘｐ１，Ｘ
ｐ１＊〜Ｘｐ８，Ｘｐ８＊は、その内の一組だけがハイ
レベル，ローレベルにされて対応する分離用ＭＯＳＦＥ
ＴＱ５６，Ｑ５７がオン状態にされ、それ以外はローレ
ベル，ハイレベルにされて対応される電圧選択回路の分
離用ＭＯＳＦＥＴＱ５６，Ｑ５７がオフ状態にされる。
分離用ＭＯＳＦＥＴＱ５６，Ｑ５７がオン状態にされる
電圧選択回路においては、ノードＮ１のローレベルが夫
々ＭＯＳＦＥＴＱ５２，Ｑ５３のゲートに供給される。
これによって出力回路ＩＮＶ２のＭＯＳＦＥＴＱ５２が
オン状態にされてワード線は端子Ｐ１を介してＶｃｃ電
圧に充電開始される。このとき、他方のＭＯＳＦＥＴＱ
５３のゲートに供給されるローレベルはＭＯＳＦＥＴＱ
５７の作用によってＶｓｓ電圧以上のレベルにされ、し
かも、ＭＯＳＦＥＴＱ５３のソースはＶｅｅ電圧である
ため、ＭＯＳＦＥＴＱ５３は完全にカットオフ状態にさ
れないが、ＭＯＳＦＥＴＱ５２によってワード線のレベ
ルが上昇されるに従ってフィードバックＭＯＳＦＥＴＱ
５５のコンダクタンスが大きくされることにより、当該
ＭＯＳＦＥＴＱ５３のゲートがＶｅｅ電圧に強制されて
ＭＯＳＦＥＴＱ５３は完全にカットオフ状態を採る。こ
のとき、フィードバックＭＯＳＦＥＴＱ５５を介して供
給されるＶｅｅ電圧は、分離用ＭＯＳＦＥＴＱ５７によ
り、ノードＮ１への供給が阻止される。されるこのよう
にして消去非選択とされたワード線もＶｃｃ電圧にされ
る。上記分離用ＭＯＳＦＥＴＱ５６，Ｑ５７がオフ状態
にされる７個の電圧選択回路の動作は、選択信号ＳＥＬ
が選択レベルにされたときに分離用ＭＯＳＦＥＴＱ５
６，Ｑ５７がオフ状態にされる場合と同様とされる。
【００６１】図２のワードドライバの構成によれば図１
のワードドライバと同じ効果を得ることができる。その
上、プリデコード方式を採用することによって一つの論
理選択回路ＬＯＧＳを複数の電圧選択回路ＶＯＬＳ１〜
ＶＯＬＳに共用でき、ワードドライバによるチップ占有
面積を更に低減することができる。
のワードドライバと同じ効果を得ることができる。その
上、プリデコード方式を採用することによって一つの論
理選択回路ＬＯＧＳを複数の電圧選択回路ＶＯＬＳ１〜
ＶＯＬＳに共用でき、ワードドライバによるチップ占有
面積を更に低減することができる。
【００６２】図７にはワードドライバＷＤＲＶの更に別
の回路図が示される。同図に示される構成において電圧
選択回路ＶＯＬＳは、フィードバックＭＯＳＦＥＴＱ５
４，Ｑ５５をプッシュプル接続したＣＭＯＳインバーＩ
ＮＶ３とし、このＣＭＯＳインバータＩＮＶ３と上記出
力回路ＩＮＶ２とを、相互に一方の入力を出力に結合し
たスタティックラッチ形態に接続して備える。このスタ
ティックラッチ形態に接続された回路は上記端子Ｐ１，
Ｐ２に供給される電圧を動作電源とする。上記実施例同
様に第１の端子Ｐ１には書込み動作においてＶｐｐ電圧
が、消去及び読出し動作においてＶｃｃ電圧が供給さ
れ、第２の端子Ｐ２には、消去動作においてＶｅｅ電圧
が、書込み及び読出し動作においてＶｓｓ電圧が供給さ
れる。上記ＣＭＯＳインバータＩＮＶ３の出力と論理選
択回路ＬＯＧＳの出力ノードＮ１との間は、ゲートをＶ
ｓｓ電圧に結合した上記分離用ＭＯＳＦＥＴＱ５７を挿
入して結合される。同図の論理選択回路ＬＯＧＳにおい
て選択信号ＳＥＬの反転信号と非反転信号を選択するＭ
ＯＳＦＥＴＱ５０ｎ，Ｑ５１ｎの導電型は、分離用ＭＯ
ＳＦＥＴＱ５７がＰチャンネル型であるのに対応して夫
々Ｎチャンネルとされ、Ｖｐｐ電圧及びＶｅｅ電圧がデ
コーダＸＤＣＲ側に伝達されないようにされる。
の回路図が示される。同図に示される構成において電圧
選択回路ＶＯＬＳは、フィードバックＭＯＳＦＥＴＱ５
４，Ｑ５５をプッシュプル接続したＣＭＯＳインバーＩ
ＮＶ３とし、このＣＭＯＳインバータＩＮＶ３と上記出
力回路ＩＮＶ２とを、相互に一方の入力を出力に結合し
たスタティックラッチ形態に接続して備える。このスタ
ティックラッチ形態に接続された回路は上記端子Ｐ１，
Ｐ２に供給される電圧を動作電源とする。上記実施例同
様に第１の端子Ｐ１には書込み動作においてＶｐｐ電圧
が、消去及び読出し動作においてＶｃｃ電圧が供給さ
れ、第２の端子Ｐ２には、消去動作においてＶｅｅ電圧
が、書込み及び読出し動作においてＶｓｓ電圧が供給さ
れる。上記ＣＭＯＳインバータＩＮＶ３の出力と論理選
択回路ＬＯＧＳの出力ノードＮ１との間は、ゲートをＶ
ｓｓ電圧に結合した上記分離用ＭＯＳＦＥＴＱ５７を挿
入して結合される。同図の論理選択回路ＬＯＧＳにおい
て選択信号ＳＥＬの反転信号と非反転信号を選択するＭ
ＯＳＦＥＴＱ５０ｎ，Ｑ５１ｎの導電型は、分離用ＭＯ
ＳＦＥＴＱ５７がＰチャンネル型であるのに対応して夫
々Ｎチャンネルとされ、Ｖｐｐ電圧及びＶｅｅ電圧がデ
コーダＸＤＣＲ側に伝達されないようにされる。
【００６３】図７に示されるワードドライバの動作も基
本的には上記実施例と同様であり、書込み及び読出し時
にはＭＯＳＦＥＴ５０ｎがオン状態にされ、選択レベル
の選択信号ＳＥＬがローレベルに論理反転されて電圧選
択回路ＶＯＬＳに供給されるとワード線Ｗ１は、端子Ｐ
１を介して書込み時にＶｐｐ電圧に、読出し時にはＶｃ
ｃ電圧にされる。非選択レベルの選択信号ＳＥＬが与え
られるとワード線Ｗ１は、書込み及び読出し共に端子Ｐ
２を介してＶｓｓ電圧にされる。消去時にはＭＯＳＦＥ
ＴＱ５１ｎがオン状態にされ、ハイレベルの選択信号Ｓ
ＥＬが電圧選択回路ＶＯＬＳに供給されると、ワード線
は端子Ｐ２を介してＶｅｅ電圧にされる。消去動作にお
いて非選択レベルの選択信号ＳＥＬが与えられるとワー
ド線Ｗ１は端子Ｐ１を介してＶｃｃ電圧にされる。上記
各動作におけるフィードバックＭＯＳＦＥＴＱ５４，Ｑ
５５の作用は記述したワードドライバと同様である。但
し、Ｐチャンネル型の分離用ＭＯＳＦＥＴＱ５７にはＶ
ｅｅ電圧とＶｐｐ電圧の双方が印可されるため、高電圧
系と低電圧系の実質的な分離動作はＭＯＳＦＥＴＱ５０
ｎ，Ｑ５１ｎとの共同作用で実現されている。すなわち
Ｖｐｐ電圧の分離は実質的にＭＯＳＦＥＴＱ５０ｎ，Ｑ
５１ｎが行っている。
本的には上記実施例と同様であり、書込み及び読出し時
にはＭＯＳＦＥＴ５０ｎがオン状態にされ、選択レベル
の選択信号ＳＥＬがローレベルに論理反転されて電圧選
択回路ＶＯＬＳに供給されるとワード線Ｗ１は、端子Ｐ
１を介して書込み時にＶｐｐ電圧に、読出し時にはＶｃ
ｃ電圧にされる。非選択レベルの選択信号ＳＥＬが与え
られるとワード線Ｗ１は、書込み及び読出し共に端子Ｐ
２を介してＶｓｓ電圧にされる。消去時にはＭＯＳＦＥ
ＴＱ５１ｎがオン状態にされ、ハイレベルの選択信号Ｓ
ＥＬが電圧選択回路ＶＯＬＳに供給されると、ワード線
は端子Ｐ２を介してＶｅｅ電圧にされる。消去動作にお
いて非選択レベルの選択信号ＳＥＬが与えられるとワー
ド線Ｗ１は端子Ｐ１を介してＶｃｃ電圧にされる。上記
各動作におけるフィードバックＭＯＳＦＥＴＱ５４，Ｑ
５５の作用は記述したワードドライバと同様である。但
し、Ｐチャンネル型の分離用ＭＯＳＦＥＴＱ５７にはＶ
ｅｅ電圧とＶｐｐ電圧の双方が印可されるため、高電圧
系と低電圧系の実質的な分離動作はＭＯＳＦＥＴＱ５０
ｎ，Ｑ５１ｎとの共同作用で実現されている。すなわち
Ｖｐｐ電圧の分離は実質的にＭＯＳＦＥＴＱ５０ｎ，Ｑ
５１ｎが行っている。
【００６４】図８にはワードドライバＷＤＲＶの更に別
の回路図が示される。同図に示される回路は、図７に対
してゲートがＶｃｃ電圧に結合されたＮチャンネル型の
分離用ＭＯＳＦＥＴＱ５６を採用すると共に、これに応
じて論理選択回路ＬＯＧＳにおける正論理負論理選択用
のＭＯＳＦＥＴとしてＰチャンネル型のＭＯＳＦＥＴＱ
５０ｐ，Ｑ５１ｐを採用した点が相違される。この例に
おいては、Ｖｅｅ電圧の分離は、実質的にＭＯＳＦＥＴ
Ｑ５０ｐ，Ｑ５１ｐが行っている。
の回路図が示される。同図に示される回路は、図７に対
してゲートがＶｃｃ電圧に結合されたＮチャンネル型の
分離用ＭＯＳＦＥＴＱ５６を採用すると共に、これに応
じて論理選択回路ＬＯＧＳにおける正論理負論理選択用
のＭＯＳＦＥＴとしてＰチャンネル型のＭＯＳＦＥＴＱ
５０ｐ，Ｑ５１ｐを採用した点が相違される。この例に
おいては、Ｖｅｅ電圧の分離は、実質的にＭＯＳＦＥＴ
Ｑ５０ｐ，Ｑ５１ｐが行っている。
【００６５】上記図７及び図８の構成によれば図１のも
のに比べて回路構成素子数を減らすことができる。但
し、Ｖｅｅ電圧及びＶｐｐ電圧をアドレスデコーダから
分離するという点において、論理選択回路ＬＯＧＳでワ
ード線選択レベルの正論理と負論理を選択する回路にＣ
ＭＯＳトランスファゲートを採用することはできず、電
圧選択回路ＶＯＬＳに供給すべき論理信号レベルがＭＯ
ＳＦＥＴのしきい値電圧分だけ不所望にシフトするの
で、ワードドライバの高速動作と言う点では図１及び図
２の実施例の方が優れている。
のに比べて回路構成素子数を減らすことができる。但
し、Ｖｅｅ電圧及びＶｐｐ電圧をアドレスデコーダから
分離するという点において、論理選択回路ＬＯＧＳでワ
ード線選択レベルの正論理と負論理を選択する回路にＣ
ＭＯＳトランスファゲートを採用することはできず、電
圧選択回路ＶＯＬＳに供給すべき論理信号レベルがＭＯ
ＳＦＥＴのしきい値電圧分だけ不所望にシフトするの
で、ワードドライバの高速動作と言う点では図１及び図
２の実施例の方が優れている。
【００６６】図９には図１１に関連して本発明者が検討
したワードドライバが示される。同図に示されるワード
ドライバは、Ｖｅｅ電圧のためのフィードバックＭＯＳ
ＦＥＴＱ５５を第２端子Ｐ２とノードＮ１との間に追加
したものである。Ｖｐｐ電圧のためのフィードバックＭ
ＯＳＦＥＴはＱ５４で示される。斯る構成においてはノ
ードＮ１にＶｅｅ電圧が供給されるため、上記同様にワ
ード線選択レベルの正論理負論理選択用のＭＯＳＦＥＴ
としてＰチャンネル型のＭＯＳＦＥＴＱ５０ｐ，Ｑ５１
ｐを採用してＶｅｅ電圧の分離を図らなければならな
い。このため、上述のようにワードドライバの動作を高
速化し難く、また、回路構成素子数も上記実施例に比べ
て多くなる。
したワードドライバが示される。同図に示されるワード
ドライバは、Ｖｅｅ電圧のためのフィードバックＭＯＳ
ＦＥＴＱ５５を第２端子Ｐ２とノードＮ１との間に追加
したものである。Ｖｐｐ電圧のためのフィードバックＭ
ＯＳＦＥＴはＱ５４で示される。斯る構成においてはノ
ードＮ１にＶｅｅ電圧が供給されるため、上記同様にワ
ード線選択レベルの正論理負論理選択用のＭＯＳＦＥＴ
としてＰチャンネル型のＭＯＳＦＥＴＱ５０ｐ，Ｑ５１
ｐを採用してＶｅｅ電圧の分離を図らなければならな
い。このため、上述のようにワードドライバの動作を高
速化し難く、また、回路構成素子数も上記実施例に比べ
て多くなる。
【００６７】図１０に示されるものは、Ｖｐｐ電圧のた
めのフィードバックＭＯＳＦＥＴＱ５４をノードＮ１と
第１端子Ｐ１との間に設けた構成とされる。斯る構成に
おいてはノードＮ１にＶｐｐ電圧が供給されるため、ワ
ード線選択レベルの正論理負論理選択用のＭＯＳＦＥＴ
としてＮチャンネル型のＭＯＳＦＥＴＱ５０ｎ，Ｑ５１
ｎを採用してＶｅｅ電圧の分離を図らなければならな
い。このため、上述のようにワードドライバの動作を高
速化し難く、また、回路構成素子数も多い。
めのフィードバックＭＯＳＦＥＴＱ５４をノードＮ１と
第１端子Ｐ１との間に設けた構成とされる。斯る構成に
おいてはノードＮ１にＶｐｐ電圧が供給されるため、ワ
ード線選択レベルの正論理負論理選択用のＭＯＳＦＥＴ
としてＮチャンネル型のＭＯＳＦＥＴＱ５０ｎ，Ｑ５１
ｎを採用してＶｅｅ電圧の分離を図らなければならな
い。このため、上述のようにワードドライバの動作を高
速化し難く、また、回路構成素子数も多い。
【００６８】以上本発明者によってなされた発明を実施
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。例えば図
１に示されるようなＣＭＯＳトランスファゲートはＮチ
ャンネル型ＭＯＳＦＥＴに変更可能である。但しこの場
合には電圧選択回路ＶＯＬＳに供給される論理信号振幅
が小さされる。また、ワード線選択信号ＳＥＬの選択レ
ベルはハイレベルに限定されない。また、第１乃至第４
の電圧の極性を上記実施例とは逆極性にすることも可能
であり、これに応じてＭＯＳＦＥＴの導電型も逆にする
ことができる。また上記端子Ｐ３，Ｐ４に供給すべき電
圧は上記実施例に限定されず、消去動作においてＰ４に
は負電圧のようなＶｅｅ電圧を供給してもよい。
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。例えば図
１に示されるようなＣＭＯＳトランスファゲートはＮチ
ャンネル型ＭＯＳＦＥＴに変更可能である。但しこの場
合には電圧選択回路ＶＯＬＳに供給される論理信号振幅
が小さされる。また、ワード線選択信号ＳＥＬの選択レ
ベルはハイレベルに限定されない。また、第１乃至第４
の電圧の極性を上記実施例とは逆極性にすることも可能
であり、これに応じてＭＯＳＦＥＴの導電型も逆にする
ことができる。また上記端子Ｐ３，Ｐ４に供給すべき電
圧は上記実施例に限定されず、消去動作においてＰ４に
は負電圧のようなＶｅｅ電圧を供給してもよい。
【００６９】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるフラッ
シュメモリを一例として説明したが、本発明はそのよう
なメモリＬＳＩはもとより、マイクロコンピュータＬＳ
Ｉなどの論理ＬＳＩの内蔵メモリとしても適用すること
ができる。本発明は、少なくとも電気的消去動作におい
て、消去動作が選択されるべきメモリセルのワード線に
は、ソース又はドレインの何れか一方に印可する電圧に
対して極性の異なる電圧をワードドライバから供給する
条件のものに適用することができる。
なされた発明をその背景となった利用分野であるフラッ
シュメモリを一例として説明したが、本発明はそのよう
なメモリＬＳＩはもとより、マイクロコンピュータＬＳ
Ｉなどの論理ＬＳＩの内蔵メモリとしても適用すること
ができる。本発明は、少なくとも電気的消去動作におい
て、消去動作が選択されるべきメモリセルのワード線に
は、ソース又はドレインの何れか一方に印可する電圧に
対して極性の異なる電圧をワードドライバから供給する
条件のものに適用することができる。
【００７０】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
【００７１】（１）ワード線の一方に結合したワードド
ライバにて、書込み及び読出し動作と共にワード線単位
での消去動作に必要な電圧をワード線に選択的に供給で
きるので、高電圧系と低電圧系とを分けてワードドライ
バ及びアドレスデコーダを構成しなくても済み、ワード
ドライバなどによるチップ占有面積を小さくすることが
できる。 （２）図１及び図２に示されるように、論理選択回路の
出力を伝達する二つの経路の夫々には、相互に導電型の
異なる出力ＭＯＳトランジスタ、フィードバックＭＯＳ
トランジスタ、及び分離用ＭＯＳトランジスタを対称的
に設けてあるから、フィードバックＭＯＳトランジスタ
を介して上記経路に供給されるＶｅｅ電圧のような第２
の電圧とＶｐｐ電圧のような第３の電圧が論理選択回路
に伝達される事態を相互に導電型の異なる一対の分離用
ＭＯＳトランジスタで確実に阻止することができる。ま
た、電圧選択回路は２系統の伝達経路によって対称的に
構成されているため、斯る効果を少ない回路素子数で実
現することができる。 （３）上記により、論理選択回路の出力に対して正論理
と負論理を選択する回路素子は電圧分離の機能を担う必
要がないため、当該回路素子として、ＣＭＯＳトランス
ファゲートを採用することができる。したがって、論理
選択回路から出力される論理信号の振幅を動作電源電圧
に対して最大限とすることができ、ワードドライバの動
作の高速化に寄与することができる。 （４）ワード線の選択方式としてプリデコード方式が採
用されるときは、図２に示されるように、一つの論理選
択回路の出力に複数の電圧選択回路の入力を共通接続
し、プリデコード信号にて個々の電圧選択回路を選択す
る。したがって、論理選択回路を複数の電圧選択回路で
共有できるので、ワードドライバ全体としての回路構成
素子数を著しく低減できる。 （５）出力ＭＯＳトランジスタ及びフィードバックＭＯ
Ｓトランジスタをスタティックラッチ形態に接続して構
成することにより、ワードドライバの構成回路素子数を
少なくすることができる。
ライバにて、書込み及び読出し動作と共にワード線単位
での消去動作に必要な電圧をワード線に選択的に供給で
きるので、高電圧系と低電圧系とを分けてワードドライ
バ及びアドレスデコーダを構成しなくても済み、ワード
ドライバなどによるチップ占有面積を小さくすることが
できる。 （２）図１及び図２に示されるように、論理選択回路の
出力を伝達する二つの経路の夫々には、相互に導電型の
異なる出力ＭＯＳトランジスタ、フィードバックＭＯＳ
トランジスタ、及び分離用ＭＯＳトランジスタを対称的
に設けてあるから、フィードバックＭＯＳトランジスタ
を介して上記経路に供給されるＶｅｅ電圧のような第２
の電圧とＶｐｐ電圧のような第３の電圧が論理選択回路
に伝達される事態を相互に導電型の異なる一対の分離用
ＭＯＳトランジスタで確実に阻止することができる。ま
た、電圧選択回路は２系統の伝達経路によって対称的に
構成されているため、斯る効果を少ない回路素子数で実
現することができる。 （３）上記により、論理選択回路の出力に対して正論理
と負論理を選択する回路素子は電圧分離の機能を担う必
要がないため、当該回路素子として、ＣＭＯＳトランス
ファゲートを採用することができる。したがって、論理
選択回路から出力される論理信号の振幅を動作電源電圧
に対して最大限とすることができ、ワードドライバの動
作の高速化に寄与することができる。 （４）ワード線の選択方式としてプリデコード方式が採
用されるときは、図２に示されるように、一つの論理選
択回路の出力に複数の電圧選択回路の入力を共通接続
し、プリデコード信号にて個々の電圧選択回路を選択す
る。したがって、論理選択回路を複数の電圧選択回路で
共有できるので、ワードドライバ全体としての回路構成
素子数を著しく低減できる。 （５）出力ＭＯＳトランジスタ及びフィードバックＭＯ
Ｓトランジスタをスタティックラッチ形態に接続して構
成することにより、ワードドライバの構成回路素子数を
少なくすることができる。
【図１】本発明の一実施例に係るフラッシュメモリに適
用されるワードドライバの一例回路図である。
用されるワードドライバの一例回路図である。
【図２】ワード線プリデコード方式を採用した場合に適
用される別のワードドライバの回路図である。
用される別のワードドライバの回路図である。
【図３】図２のワードドライバの動作電源供給用端子Ｐ
１〜Ｐ４の電圧とワード線の電圧をメモリの動作モード
毎に示す説明図である。
１〜Ｐ４の電圧とワード線の電圧をメモリの動作モード
毎に示す説明図である。
【図４】本発明の一実施例に係るフラッシュメモリのブ
ロック図である。
ロック図である。
【図５】フラッシュメモリにおけるメモリセルのデバイ
ス断面構造と、書込み、消去、及び読出し動作のバイア
ス電圧を示す説明図である。
ス断面構造と、書込み、消去、及び読出し動作のバイア
ス電圧を示す説明図である。
【図６】図５の動作のために必要とされる電圧条件とし
てのバイアス条件を示す説明図である。
てのバイアス条件を示す説明図である。
【図７】スタティックラッチ形態の回路を利用した更に
別のワードドライバの回路図である。
別のワードドライバの回路図である。
【図８】スタティックラッチ形態の回路を利用したその
他のワードドライバの回路図である。
他のワードドライバの回路図である。
【図９】図１１の回路に関連して本発明者が検討した更
に別のワードドライバの回路図である。
に別のワードドライバの回路図である。
【図１０】図１１のワードドライバの変形例を示す回路
図である。
図である。
【図１１】負電圧消去に利用される従来のワードドライ
バの回路図である。
バの回路図である。
Ｑ１〜Ｑ６ メモリセル ＣＴＧ 制御ゲート ＦＬＧ 浮遊ゲート ＳＲＣ ソース ＤＲＮ ドレイン ＸＤＣＲ アドレスデコーダ ＣＮＴＲ 制御回路 Ｗ１ ワード線 ＷＤＲＶ ワードドライバ ＬＯＧＳ 論理選択回路 ＴＧ１，ＴＧ２ ＣＭＯＳトランスファゲート ＳＥＬ 選択信号 ＩＮＶ１ ＣＭＯＳインバータ ＶＯＬＳ 電圧選択回路 Ｐ１ 第１の端子 Ｐ２ 第２の端子 Ｖｃｃ 第１の電圧 Ｖｅｅ 第２の電圧 Ｖｐｐ 第３の電圧 Ｖｓｓ 第４の電圧 ＩＮＶ２ 出力回路 Ｑ５２，Ｑ５３ 出力用ＭＯＳＦＥＴ Ｑ５４，Ｑ５５ フィードバックＭＯＳＦＥＴ Ｑ５６，Ｑ５７ 分離用ＭＯＳＦＥＴ ＶＯＬＳ１〜ＶＯＬＳ８ 電圧選択回路 Ｘｐ１，Ｘｐ１＊〜Ｘｐ８，Ｘｐ８＊ プリデコード信
号 Ｑ５８ プルアップＭＯＳＦＥＴ Ｑ５９ プルダウンＭＯＳＦＥＴ
号 Ｑ５８ プルアップＭＯＳＦＥＴ Ｑ５９ プルダウンＭＯＳＦＥＴ
フロントページの続き (72)発明者 和田 正志 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内 (72)発明者 高橋 正人 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 佐藤 弘 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 古野 毅 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所半導体事業部内
Claims (6)
- 【請求項１】 浮遊ゲート、ワード線に結合された制御
ゲート、ソース、及びドレインを有するＭＯＳトランジ
スタ型の複数個のメモリセルと、 上記メモリセルに対する電気的な消去、書込み、及び読
出に応じた必要な第１乃至第４の電圧を選択してワード
線に供給するワードドライバと、 上記ワードドライバにワード線の選択信号を供給するア
ドレスデコーダと、を含む不揮発性半導体記憶装置にお
いて、 上記第２の電圧は第１の電圧とは逆極性の電圧であり、
上記第４の電圧は回路の基準電位であり、上記第３の電
圧は第４の電圧に対して第１の電圧よりもレベル差の大
きな当該第１の電圧と同極性の電圧であり、 上記ワードドライバは、 書込み動作において上記第３の電圧が、消去及び読出し
動作において第１の電圧が供給される第１の端子と、 消去動作において上記第２の電圧が、書込み及び読出し
動作において第４の電圧が供給される第２の端子と、 上記第１の電圧と第４の電圧を電源電圧として動作さ
れ、アドレスデコーダの出力から得られる選択信号の選
択レベルを、消去動作か否かに応じて選択的に正論理又
は負論理に切換えて出力する論理選択回路と、 上記第１の端子にソースが接続された第１導電型の第１
の出力ＭＯＳトランジスタと第２の端子にソースが接続
された第２導電型の第２の出力ＭＯＳトランジスタとの
共通ドレインをワード線に結合した出力回路と、 上記第１の端子と第１の出力ＭＯＳトランジスタのゲー
トとの間に設けられ、上記出力回路の共通ドレインがゲ
ートに結合された第１導電型の第１のフィードバックＭ
ＯＳトランジスタと、 上記第２の端子と第２の出力ＭＯＳトランジスタのゲー
トとの間に設けられ、上記出力回路の共通ドレインがゲ
ートに結合された第２導電型の第２のフィードバックＭ
ＯＳトランジスタと、 上記第１のフィードバックＭＯＳトランジスタと第１の
出力ＭＯＳトランジスタとの接続点と上記論理選択回路
の出力との間に設けられ、ゲートに第１の電圧を受ける
第２導電型の第１の分離用ＭＯＳトランジスタと、 上記第２のフィードバックＭＯＳトランジスタと第２の
出力ＭＯＳトランジスタとの接続点と上記論理選択回路
の出力との間に設けられ、ゲートに第４の電圧を受ける
第１導電型の第２の分離用ＭＯＳトランジスタとを備え
て、成るものであることを特徴とする不揮発性半導体記
憶装置。 - 【請求項２】 浮遊ゲート、ワード線に結合された制御
ゲート、ソース、及びドレインを有するＭＯＳトランジ
スタ型の複数個のメモリセルと、 上記メモリセルに対する電気的な消去、書込み、及び読
出に応じた必要な第１乃至第４の電圧を選択してワード
線に供給するワードドライバと、 上記ワードドライバにワード線の選択信号を供給するア
ドレスデコーダと、を含む不揮発性半導体記憶装置にお
いて、 上記第２の電圧は第１の電圧とは逆極性の電圧であり、
上記第４の電圧は回路の基準電位であり、上記第３の電
圧は第４の電圧に対して第１の電圧よりもレベル差の大
きな当該第１の電圧と同極性の電圧であり、 上記ワードドライバは、 上記第１の電圧と第４の電圧を電源電圧として動作さ
れ、アドレスデコーダの出力から得られる第１の選択信
号の選択レベルを、消去動作か否かに応じて選択的に正
論理又は負論理に切換えて出力する論理選択回路と、 この論理選択回路の出力に入力が共通接続されて複数個
設けられ、当該複数個の中から一つを選択するための第
２の選択信号が上記アドレスデコーダから個々に供給さ
れ、個々の出力が１対１対応でワード線に結合された電
圧選択回路と、を備え、 上記電圧選択回路は、 書込み動作において上記第３の電圧が、消去及び読出し
動作において第１の電圧が供給される第１の端子と、 消去動作において上記第２の電圧が、書込み及び読出し
動作において第４の電圧が供給される第２の端子と、 上記第１の端子にソースが接続された第１導電型の第１
の出力ＭＯＳトランジスタと第２の端子にソースが接続
された第２導電型の第２の出力ＭＯＳトランジスタとの
共通ドレインをワード線に結合した出力回路と、 上記第１の端子と第１の出力ＭＯＳトランジスタのゲー
トとの間に設けられ、上記出力回路の共通ドレインがゲ
ートに結合された第１導電型の第１のフィードバックＭ
ＯＳトランジスタと、 上記第２の端子と第２の出力ＭＯＳトランジスタのゲー
トとの間に設けられ、上記出力回路の共通ドレインがゲ
ートに結合された第２導電型の第２のフィードバックＭ
ＯＳトランジスタと、 上記第１のフィードバックＭＯＳトランジスタと第１の
出力ＭＯＳトランジスタとの接続点と上記論理選択回路
の出力との間に設けられた第２導電型の第１の分離用Ｍ
ＯＳトランジスタと、上記第２のフィードバックＭＯＳ
トランジスタと第２の出力ＭＯＳトランジスタとの接続
点と上記論理選択回路の出力との間に設けられた第１導
電型の第２の分離用ＭＯＳトランジスタとを有し、当該
第１及び第２の分離用ＭＯＳトランジスタは上記第２の
選択信号による選択レベルに基づいて同期的にオン状態
に制御される分離回路と、 上記分離回路の双方の分離用ＭＯＳトランジスタと相補
的にスイッチ動作され、オン状態において、上記第１の
出力ＭＯＳトランジスタを、書込み及び読出し動作時に
はオフ状態に、消去動作時にはオン状態に夫々制御する
ためのレベルで当該第１の出力ＭＯＳトランジスタのゲ
ートをレベル強制する第１のレベル強制用ＭＯＳトラン
ジスタと、 上記分離回路の双方の分離用ＭＯＳトランジスタと相補
的にスイッチ動作され、オン状態において、上記第２の
出力ＭＯＳトランジスタを、書込み及び読出し動作時に
はオン状態に、消去動作時にはオフ状態に夫々制御する
ためのレベルで当該第２の出力ＭＯＳトランジスタのゲ
ートをレベル強制する第２のレベル強制用ＭＯＳトラン
ジスタとを備えて、成るものであることを特徴とする不
揮発性半導体記憶装置。 - 【請求項３】 上記論理選択回路は、第１の選択信号を
反転する相補型ＭＯＳインバータ回路と、 一端がこのインバータ回路の出力端子に結合された第１
の相補型ＭＯＳトランスファゲートと、 上記第１の相補型ＭＯＳトランスファゲートの他端に一
端が結合され、当該第１の相補型ＭＯＳトランスファゲ
ートと相補的にスイッチ制御されて、上記第１の選択信
号を他端から導入する第２の相補型ＭＯＳトランスファ
ゲート回路と、を備えて成るものであることを特徴とす
る請求項１又は２記載の不揮発性半導体記憶装置。 - 【請求項４】 浮遊ゲート、ワード線に結合された制御
ゲート、ソース、及びドレインを有するＭＯＳトランジ
スタ型の複数個のメモリセルと、 上記メモリセルに対する電気的な消去、書込み、及び読
出に応じた必要な第１乃至第４の電圧を選択してワード
線に供給するワードドライバと、 上記ワードドライバにワード線の選択信号を供給するア
ドレスデコーダと、を含む不揮発性半導体記憶装置にお
いて、 上記第２の電圧は第１の電圧とは逆極性の電圧であり、
上記第４の電圧は回路の基準電位であり、上記第３の電
圧は第４の電圧に対して第１の電圧よりもレベル差の大
きな当該第１の電圧と同極性の電圧であり、 上記ワードドライバは、 書込み動作において上記第３の電圧が、消去及び読出し
動作において第１の電圧が供給される第１の端子と、 消去動作において上記第２の電圧が、書込み及び読出し
動作において第４の電圧が供給される第２の端子と、 上記第１の電圧と第４の電圧を電源電圧として動作さ
れ、アドレスデコーダの出力から得られる選択信号の選
択レベルを、相補的にスイッチ制御される一対の第２導
電型の選択ＭＯＳトランジスタによる選択動作により、
消去動作か否かに応じて選択的に正論理又は負論理に切
換えて出力する論理選択回路と、 上記第１及び第２の端子の電圧を電源として動作される
一対の相補型ＭＯＳインバータ回路を有し、相互に一方
の入力を出力に結合し、一方の相補型ＭＯＳインバータ
回路の出力にワード線が結合されたスタティックラッチ
回路と、 このスタティックラッチ回路の他方の相補型ＭＯＳイン
バータ回路の出力と上記論理選択回路の出力との間に設
けられ、ゲートに第４の電圧を受ける第１導電型の分離
用ＭＯＳトランジスタとを備えて成る、ものであること
を特徴とする不揮発性半導体記憶装置。 - 【請求項５】 浮遊ゲート、ワード線に結合された制御
ゲート、ソース、及びドレインを有するＭＯＳトランジ
スタ型の複数個のメモリセルと、 上記メモリセルに対する電気的な消去、書込み、及び読
出に応じた必要な第１乃至第４の電圧を選択してワード
線に供給するワードドライバと、 上記ワードドライバにワード線の選択信号を供給するア
ドレスデコーダと、を含む不揮発性半導体記憶装置にお
いて、 上記第２の電圧は第１の電圧とは逆極性の電圧であり、
上記第４の電圧は回路の基準電位であり、上記第３の電
圧は第４の電圧に対して第１の電圧よりもレベル差の大
きな当該第１の電圧と同極性の電圧であり、 上記ワードドライバは、 書込み動作において上記第３の電圧が、消去及び読出し
動作において第１の電圧が供給される第１の端子と、 消去動作において上記第２の電圧が、書込み及び読出し
動作において第４の電圧が供給される第２の端子と、 上記第１の電圧と第４の電圧を電源電圧として動作さ
れ、アドレスデコーダの出力から得られる選択信号の選
択レベルを、相補的にスイッチ制御される一対の第１導
電型の選択ＭＯＳトランジスタによる選択動作により、
消去動作か否かに応じて正論理又は負論理に切換えて出
力する論理選択回路と、 上記第１及び第２の端子の電圧を電源として動作される
一対の相補型ＭＯＳインバータ回路を有し、相互に一方
の入力を出力に結合し、一方の相補型ＭＯＳインバータ
回路の出力にワード線が結合されたスタティックラッチ
回路と、 このスタティックラッチ回路の他方の相補型ＭＯＳイン
バータ回路の出力と上記論理選択回路の出力との間に設
けられ、ゲートに第４の電圧を受ける第２導電型の分離
用ＭＯＳトランジスタとを備えて、成るものであること
を特徴とする不揮発性半導体記憶装置。 - 【請求項６】 上記メモリセルに対する電気的消去動作
において、消去動作が選択されるべきメモリセルのワー
ド線には、上記ソース又はドレインの何れか一方に印可
する第１の電圧に対して極性の異なる第２の電圧がワー
ドドライバから供給され、消去動作が非選択とされるべ
きメモリセルのワード線には、ワードドライバから上記
第１の電圧が供給され、 上記メモリセルに対する電気的書込み動作において、書
込み動作が選択されるべきメモリセルのワード線には第
３の電圧が上記ワードドライバから供給され、書込み動
作が非選択とされるべきメモリセルのワード線には上記
第４の電圧が上記ワードドライバから供給され、 メモリセルに対する読出し動作においてはデータの読み
出しを選択するか否かに応じて上記第１の電圧又は第２
の電圧が上記ワードドライバからワード線に供給される
ものであることを特徴とする請求項１乃至５の何れか１
項記載の不揮発性半導体記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5151296A JPH06338193A (ja) | 1993-05-28 | 1993-05-28 | 不揮発性半導体記憶装置 |
| US08/241,274 US5455789A (en) | 1993-05-28 | 1994-05-10 | Nonvolatile semiconductor memory with selectively driven word lines |
| KR1019940010762A KR100292605B1 (ko) | 1993-05-28 | 1994-05-17 | 불휘발성반도체기억장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5151296A JPH06338193A (ja) | 1993-05-28 | 1993-05-28 | 不揮発性半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06338193A true JPH06338193A (ja) | 1994-12-06 |
Family
ID=15515587
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5151296A Pending JPH06338193A (ja) | 1993-05-28 | 1993-05-28 | 不揮発性半導体記憶装置 |
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| Country | Link |
|---|---|
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| JP (1) | JPH06338193A (ja) |
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|---|---|---|---|
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