JPH03219496A

JPH03219496A - 不揮発性半導体記憶装置

Info

Publication number: JPH03219496A
Application number: JP2013614A
Authority: JP
Inventors: Hitoshi Kume; 久米　均; Koichi Seki; 浩一関; Takeshi Wada; 武史和田
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1990-01-25
Filing date: 1990-01-25
Publication date: 1991-09-26

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

［産業上の利用分野】本発明は電気的書替機能を備えた不揮発性半導体記憶装
置に係り、特に消去動作の単一電源（例えば５ｖ単一の
電源）化と信頼性向上を可能にする消去技術に関する。

【従来の技術】

不揮発性半導体記憶装置としては、紫外線により情報の
消去が可能なＥＰＲＯＭ　（旦ｒａｓａｂｌｅ　ａｎｄ
Ｐｒｏｇｒａｍｍａｂｌｅ　Ｒｅａｄ　Ｏｎｌｙ　Ｍｅ
ｍｏｒｙ）、電気的に消去が可能なＥＥＰＲＯＭ　（旦
１ｅｃｔｒｉｃａｌｌｙ旦ｒａｓａｂｌｅａｎｄ　Ｐｒ
ｏｇｒａｍｍａｂｌｅ　Ｒｅａｄ　Ｏｎｌｙ　Ｍｅｍｏ
ｒｙ）が従来からプログラムやデータ格納用として用い
られてきた。上記のＥＰＲＯＭはメモリセル面積が小さく、大容量化
に適しているが、紫外線照射で消去するため窓付きパッ
ケージを必要とすること、プログラマによって書込みを
行なうため、書込み時にシステムから取り外す必要があ
ることなどの問題がある。一方、ＥＥＰＲＯＭはシステム内で電気的に書替が可能
であるが、メモリセル面積がＥＰＲＯＭの１．５〜２倍
程度と大きいため、大容量化には適していない。そこで最近では両者の中間的な記憶装置として、電気的
−括消去型（フラッシュ）ＥＥＰＲＯＭと呼ばれるもの
が開発されている。このフラッシュＥＥＰＲＯＭは、チ
ップ−括または成る−纏まりのメモリセルを一括して電
気的に消去する機能を持つ不揮発性半導体記憶装置であ
り、メモリセル面積はＥＰＲＯＭ程度の値を実現できる
。上記のフラッシュＥ　Ｅ　Ｐ　ＲＯＭとしては、例えば
特開昭６２−２７６８７８号において開示されている記
憶装置が代表的なものである。以下、この記憶装置のメモリセルをＦＡＳＴ（Ｆｌｏａ
ｔｉｎｇ　Ｇａｔｅ　Ａｓｙｍｍｅｔｒｉｃ　５ｏｕｒ
ｃｅ　ａｎｄ　ＤｒａｉｎＴｕｎｎｅｌ　０ｘｉｄｅ）
型と呼ぶことにする。ＦＡＳＴ型メモツメモリセルＰＲＯＭのＦＡＭＯ８型と
同様の浮遊ゲート型電界効果トランジスタ構造を有して
おり、１素子で１ビツト（１セル）を構成できるため高
集積性に優れている。書込みはＦＡＭＯ８と同様にドレイン接合近傍で発生さ
せたホットエレクトロンを浮遊ゲート電極に注入するこ
とによって行なう。書込みによってメモリセルの制御ゲ
ート電極から見たしきい値電圧は高くなる。一方、消去は制御ゲート電極を接地し、ソースに正の高
電圧を印加することにより、浮遊ゲート電極とソースの
間に高電界を発生させ、薄いゲート酸化膜を通したトン
ネル現象を利用して浮遊ゲート電極に蓄積された電子を
ソースに引き抜くことによって行なう。消去によって制
御ゲート電極から見たしきい値電圧は低くなる。この時
、メモリセルが選択トランジスタを持たないため、しき
い値電圧が負になること（過消去状態）は致命的な不良
となる。また、読出しはドレインに１Ｖ程度の低電圧を印加し、
制御グー１〜電極には５Ｖ程度の電圧を印７− 加し、この時にながれるチャネル電流の大小が情報の“
０”と１１１”とに対応することを利用して行なう。ド
レイン電圧を低電圧にするのは、寄生的な弱い書込み動
作を防止するためである。上記のＦＡＳＴ型メモツメモリセル書込みをドレイン側
、消去をソース側で行うため、接合プロファイルは各々
の動作に適するように個別に最適化するのが望ましい。上記従来技術では、ソース、ドレイン非対称構造となっ
ており、トレイン接合では書込み効率を高めるための電
界集中型プロファイルを用い、ソース接合では高電圧が
印加可能な電界緩和型プロファイルを採用している。なお、トンネルで浮遊ゲート電極から電子を弓き抜いて
消去を行なうメモリセルでは、消去電圧を印加する領域
（ここではソース領域）と浮遊ゲト電極間の静電容量結
合を如何に小さく抑えるかが、セルの微細化と消去動作
の低電圧化を両立させる上で重要なポイントとなる。Ｆ
ＡＳＴ型メモツメモリセル量結合を決める浮遊ゲート電
極とソースの重なり領域をソースの拡散によって自己整
合的に形成することにより、その値を低減している。また重なり部分を持つの従来技術以外のチップ−括消去
型メモリとしては、次のようなものがある。まず、Ｖ，Ｎ，Ｋｙｎｅｔｔらは、ＩＥＥＥ主催１主催
１午８９（ＩＥＥＥ　Ｉｎｔ．Ｓｏｌｉｄ−Ｓｔａｔｅ　Ｃｉｒ
ｃｕｉｔｓ　Ｃｏｎｆｅｒｅｎｃｅ。Ｄｉｇｅｓｔ　ｏｆ　Ｔｅｃｈｎｉｃａｌ　Ｐａｐｅｒ
ｓ，　　ｐ．１４０−１４１、Ｆｅｂ．、１９８９）に
おいて重なり部分を持つＦＡＳＴ型と同様の原理のメモ
リセルを用いたチップ−括消去型のＩＭｂフラッシュＥ
ＥＦＲＯＭを開示している。メモリセル面積は１５．２
μｍ２（設計ルール１．０μｍ）、書込み及び消去の動
作電圧は１２Ｖであり、微細セルでの低電圧動作が実現
されている。しかし、この装置においては、書替にはＶ
ｃｃ（５Ｖ）とＶＰＰ（１２Ｖ）の２電源を外部に必要
とする。これは後述するように、書替動作時の消費電流
が大きく、オンチップの昇圧電源を利用できないためで
ある。また、Ｓ．Ｄ’Ａｒｒｉｇｏらは、ＩＥＥＥ主催１主催
１午８９（ＩＥＥＥ　Ｉｎｔ、　５ｏｌｉｄ−５ｔａｔｅ　Ｃ１
ｒｃｕｉｔｓ　Ｃｏｎｆｅｒｅｎｃｅ、ＤｉｇｅＳｔ　
　ｏｆ　　Ｔｅｃｈｎｉｃａｌ　Ｐａｐｅｒｓ、　　ｐ
、１３２−１３３、Ｆｅｂ、、１９８９）において、同
じくチップ−括消去型の２５６ｋｂｉｔフラッシュＥＥ
ＰＲＯＭを開示している。この装置では、いわゆるＦＬ
ＯＴＯＸ型のメモリセルを用いて、オンチップ昇圧電源
による５Ｖ単一電源動作を実現している。すなわち、■
消去に加えて書込みにも電子のトンネル現象を利用して
いること、および■上記トンネルで用いるゲート酸化膜
が薄い領域をドレイン高濃度拡散層上に限定しているこ
とにより、書替動作の消費電流低減を可能にしている。このメモリのもう一つの特徴は、消去動作で制御グー１
〜電極に負電圧を印加していることである。これにより
、ドレイン拡散層に印加する電圧を５ｖ程度に低減し、
接合耐圧に対する余裕を高めている。しかし、この装置
においては、トンネル領域が自己整合化されておらず、
また、パスゲーｈ　（ｐａｓｓ　ｇａｔｅ）と呼ばれる
選択トランジスタがセル内に含まれていることから、セ
ルの微細性と低電圧動作の面ではＦＡＳＴ型に劣る。

【発明が解決しようとする課題】

上記のようにＦＡＳＴ型メモツメモリセルの利点を有す
る有望な素子であるが、以下に述べるの三つの問題点が
ある。第１の問題点は、消去動作を行なう際、ソースから半導
体基板に寄生的なリーク電流が流れることである。これ
は、ゲート酸化膜が浮遊ゲート電極全面にわたって薄膜
化されていることに起因した、ＦＡＳＴ型メモツメモリ
セルのリーク電流である。すなりち、消去動作に必要な
高電界（１０ＭＶ／ｃｍ程度）をゲート酸化膜に印加す
ると、その下のソース領域表面ではバンド間トンネルに
よる電子、正孔対が発生する。この正孔が基板側に流れ
出すのを防止することができないため、大きなリーク電
流が流れる。なお、前記のＦＬＯＴｏＸ型メモリセ少メ
モリセル度拡散層端部でゲート酸化膜が厚膜化されてい
るため、正孔は基板側へ流出せず、リーク電流は生じな
い。上記のごときリーク電流の存在はチップ−括消１１− １２− 広動作の消費電流を増加させるため、チップ外から供給
される読出し動作用のＶｃｃ電源（通常５ｖ電源）以外
に消去動作用の外部電源が必要どなる。第２の問題点は、書替を繰り返すとプログラムデイスタ
ーブに対する耐性が著しく劣化し、アレイ動作の信頼性
確保が困難になることである。プログラムデイスターブ
とは、メモリセルの制御ゲート電極にのみ書込み高電圧
が印加されるワード線半選択状態でしきい値電圧が変化
する現象である。Ｇ、ＶｅｒｍａらはＩＥＥＥ主催１主催１隼８８Ｅ　１
９８８　Ｉｎｔ．　Ｒｅ１ｉａｂｉｌｉｔｙ　Ｐｈｙｓ
ｉｃｓ　ｓｙｍｐｏｓｉｕｍ。Ｐｐ．１５Ｂ−１．６６、）において重なり部分を持つ
のプログラムデイスターブ耐性の劣化現象について報告
している。それによれば、プログラムデイスターブ耐性
の劣化は、消去動作によってゲート酸化膜中に正の捕獲
電荷が形成され、これがプログラムデイスターブの原因
となる電子のトンネル注入を加速することによって引き
起こされる。正の捕獲電荷形成は、消去動作時にバンド
間トンネルで発生した正孔がソース、基板間の高電界か
らエネルギーを得てホットホールとなり、極めて僅かず
つではあるがゲート酸化膜中に注入、捕獲されることに
起因すると考えられている。上記プログラムデイスターブ耐性の劣化現象は、メモリ
アレイをワード線と直交する方向のいくつかのブロック
に分割し、そのブロックごとに書替動作を行なう場合に
一層厳しい制約となる。ブロック分割を考えない場合は
、メモリセルがプログラムデイスターブにさらされる時
間は同一ワード線上のほかのメモリセルに１回ずつ書込
みを行ｆｔう総和の時間でよい。これに対し重なり部分
を持つブロック分割を考えると、あるブロックに書込み
を行なった後、他のブロックの書替を繰り返す場合には
、はぼ書替回数倍だけこの時間が長くなる。最後に第３の問題点は、消去動作をビット線単位で行な
うことが原理的に不可能なことである。ＦＡＳＴ型メモツメモリセルッチＭＯ８を持たない１素
子型メモリセルであるため、消去の高電圧をソース線に
印加すると、このソース線に接続されたメモリセルは全
て同時に消去されてしまう。ソース線をデコードしても、ソース線単位でのブロック
消去が可能になるに過ぎない。本発明は上記のごとき従来技術の問題点を解決するため
になされたものであり、本発明の第１の目的は重なり部分を持つＦＡＳＴ型メモ
ツメモリセルた不揮発性半導体記憶装置であって、消去
動作に専用の外部電源を必要としない、すなわち、通常
は読出し書込み動作に用いられるＶｃｃ単一電源（例え
ば５ｖ電源）で消去動作も行なうことの出来る不揮発性
半導体記憶装置を提供することにある。本発明の第２の目的は重なり部分を持つＦＡＳＴ型メモ
ツメモリセルた不揮発性半導体記憶装置であって、プロ
グラムデイスターブに影響されにくく、しかもブロック
単位での電気的消去を実現するのが容易な不揮発性半導
体記憶装置を提供することにある。本発明の第３の目的は重なり部分を持つＦＡＳＴ型メモ
ツメモリセルた不揮発性半導体記憶装置であって、消去
動作をビット単位で行なうことが可能な不揮発性半導体
記憶装置を提供することにある。

【課題を解決するための手段】

上記の目的を達成するため、本発明においては、特許請
求の範囲に記載するように構成している。すなわち、前記第１の目的を達成するためには、ＦＡＳ
Ｔ型メモツメモリセルた不揮発性半導体記憶装置で一括
消去動作を行なう際、各メモリセルのソース領域（ある
いはドレイン領域）に印加する電圧を上記不揮発性半導
体記憶装置のＶｃｃ電源（チップ外から供給され、通常
は読出し動作に用いられる電源、以下同じ）から供給す
るとともに、各メモリセルの制御ゲート電極に上記Ｖｃ
ｃ電源とは逆極性の消去電圧を印加し、かつ、その消去
電圧を上記不揮発性半導体記憶装置内の電圧変換口Ｍ（
昇圧口ｌ１Ｆ）から供給するように構成している。なお重なり部分を持つの逆極性の消去電圧の値は、メモ
リセルの構造定数および特性によって定まる値であるが
、例えばＶｃｃ〜２Ｖｃｃ程度の値である。 −１５＝１６− 次に、前記第２の目的は重なり部分を持つ第１の目的を
達成する手段を用いると共に、同じワード線に接続され
たメモリセルは同一ブロックに属するようにワード線方
向にブロック分割を行なうことによって実現される。次に、前記第３の目的は重なり部分を持つ第１の目的を
達成する手段において消去電圧を印加するソース線（あ
るいはデータ線）とワード線をデコードし、選択された
一対のソース線（あるいはデータ線）とワード線の交点
にあるメモリセルでのみ消去動作が行なわれるようにす
ることによって実現される。次に重なり部分を持つのごとき本発明を実現する手段に
対応したメモリアレイ動作の代表的な例の回路図及び各
部の動作電圧を第１図（ａ）〜（Ｑ）に示す。この例では、メモリアレイＭ−ＡＲＲＡＹは、３行３列
に配置されたＦＡＳＴ型メモツメモリセルャネル）Ｍｌ
〜Ｍ９からなり、ワード線Ｗ１〜Ｗ３、データ線Ｄ１〜
Ｄ３、共通ソース線ＣＳを介して動作を行なう。まず、第１図（ａ）は、メモリアレイＭ−ＡＲＲＡＹ全
体を−纏まりとして一括で消去動作を行なう場合を示す
。この場合には、全てのワード線Ｗ１〜Ｗ３に負の消去電
圧−７ｖを印加するとともに、共通ソース線ＣＳに正の
消去電圧＋５ｖを印加する。共通ソース線Ｃ８の＋５■
は装置外部のＶｃｃ電源から、ワード線の一７ｖは装置
内部の電圧変換回路から供給する。この時、基板及びデ
ータ線は接地電位とする。なお、書込み、読出し動作は
従来の２電源方式のチップ−括消去型フラッシュＥＥＰ
ＲＯＭと同様、データ線とワード線をデコードし、交点
のメモリセルを選択して行なう。次に、第１図（ｂ）は、図中に破線で囲んだように同じ
ワード線に接続されたメモリセル群ＭＢ１、ＭＢ２、Ｍ
Ｂ３をそれぞれ−纏まりのメモリブロックとして取り扱
い、消去動作を行なう場合を示す。すなわち、同一ワー
ド線に接続されたメモリセル群を選択的に消去するもの
である。この場合には、負の消去電圧−７ｖを印加するワード線
をデコードすることにより、消去を行なうメモリブロッ
クを選択する。他は第１図（ａ）の場合と同様である。次に、第１図（Ｑ）は、メモリアレイＭ−ＡＲＲＡＹの
中の任意の１ビツトを選択して消去動作を行なう場合を
示す。この場合には、負の消去電圧−７ｖを印加するワード線
をデコードすると共に、正の消去電圧５Ｖはデータ線か
ら印加し、かつこれをデコードすることにより、選択さ
れたワード線とデータ線の交点にあるメモリセルで選択
的に消去が行なわれる。この時、基板及び共通ソース線
は接地電位とする。なお、書込みは共通ソース線及び選択ワード線に書込み
電圧を印加すると共に、選択データ線を接地することに
よって行なう。交点にあるメモリセルでソース領域側か
らホットエレクトロン注入が起こり、書込み動作が実現
される。この時、非選択データ線は１本ごとに分離して
開放状態とし、非選択ワード線は接地電位とする。また
、読出し動作は従来の２電源方式のチップ−括消去型フ
ラッシュＥＥＦＲＯＭと同様に、データ線とワード線を
デコードし、交点のメモリセルを選択して行なう。〔作　用〕上述した手段によれば、以下の作用により所期の目的が
実現される。まず、各メモリセルのソース領域あるいはドレイン領域
にＶｃｃ電源を印加し、制御ゲート電極にＶｃｃ電源と
は逆極性の消去電圧を印加するように構成し、かつ上記
の消去電圧を記憶装置内に設けた電圧変換回路から供給
するように構成したものにおける作用は次の通りである
。すなわち、ＦＡＳＴ型メモ型上モリセルた不揮発性半導
体記憶装置で一括消去動作を行なう際、大きなリーク電
流（例えばＩＭｂｉｔで数１０ｍＡ）が流れるソース領
域はＶｃｃ電源で直接駆動する。この時、消去速度の低
下を防ぐには制御ゲート電極にＶｃｃ電源とは逆極性の
消去電圧を印加する必要があるが、同電極には消去に直
接寄与する１９− ２０− 微小なトンネル電流（例えばＩＭｂで１０μ八程度）し
か流れないので重なり部分を持つ不揮発性半導体記憶装
置内に設けた電圧変換回路（昇圧回路）で駆動すること
ができる。このようにして、消去速度を犠牲にすること
なく、Ｖｃｃ単一電源によるチップ−括消去動作を実現
することが可能となる。次に重なり部分を持つの構成に加えて、同じワード線に
接続されたメモリセルは同一ブロックに属するようにワ
ード線方向にブロック分割を行うように構成したものに
おける作用は次の通りである。すなわち、本発明においては、メモリセルのソース領域
に印加する消去電圧を従来のＶＰＰ電圧（例えば１２Ｖ
程度）からｖｃｃ電圧（例えば５ｖ程度）まで低減して
いるので、第２図に示すように、バンド間１〜ンネルで
発生した正孔がソースと基板間の電界でホントホールと
なってゲート酸化膜中に注入、捕獲される現象を著しく
抑制することができる。また、同一ワード線に接続され
たメモリセルは必ずまとめて書き替えられるため、個々
のセルが経験するプログラムデイスターブ時間は同一ワ
ード線上の他のメモリセルの書込みを行なうのに必要な
時間の和を考えればよく、書替回数に依存してデイスタ
ーブ時間が増加する現象は回避される。このようにして
、プログラムデイスターブ耐性に優れ、しかもブロック
単位での電気的消去が可能な不揮発性半導体記憶装置が
実現される。次に、消去電圧を印加するソース線（あるいはデータ線
）とワード線をデコードし、選択された一対のソース線
（あるいはデータ線）とワード線の交点にあるメモリセ
ルのみで消去動作を行うように構成したものにおいては
、互いに異なる極性の消去電圧が印加されるソース線（
あるいはブタ線）とワード線をそれぞれデコードするこ
とにより、交点にあるメモリセルで選択的に消去動作を
行なうことができる。この時、消去を支配する電子のト
ンネル現象が酸化膜の電界強度に強く依存するため、デ
ータ線、ワード線のいずれか一方のみが選択される半選
択メモリセルでは実質的に消去が起こらないようにする
ことが出来る。

【実施例】

実施例１本発明の第１の実施例を第３図〜第１２図を用いて説明
する。第３図は本実施例による不揮発性半導体記憶装置の内部
ブロック図、第４図は本実施例で用いるＦＡＳＴ型メモ
ラメモリセル４ビツ８図は上記平面図のＡ−Ａ’断面図（２ビット分）、第６
図は同じ（　Ｂ−Ｂ’断面図（２ビット分）、第７図は
消去電圧印加回路ＥＤの回路構成図、第８図は消去動作
で制御ゲートに負の電圧を印加する負電圧印加回路ＮＥ
Ｇの回路構成図、第９図は本実施例におけるプログラム
デイスターブ耐性向上の効果を示す特性図、第１０図は
もう一つの負電圧印加回路ＸＤＣＲＮの回路構成図、第
１１図は上記ＸＤＣＲＮにより印加された負電圧をリセ
ットするワード線すセット回路構成図、第１２図は上記
ＸＤＣＲＮを実現するための多重ウェル構造の断面図で
ある。本実施例の回路素子は、特に制限されないが公知のＣＭ
Ｏ８　（相補型ＭＯ８）集積回路の製造技術により、１
個の単結晶シリコンのような半導体基板上において形成
される。また、特に制限されないが、集積回路は単結晶
Ｐ型シリコンからなる半導体基板上に形成される。ｎチャネルＭＯ８ＦＥＴは重なり部分を持つのごとき半
導体基板表面に形成されたソース領域、ドレイン領域及
び上記ソース領域とドレイン領域と、上記ソース上に薄
いゲート絶縁膜を介して形成されたポリシリコンのよう
なゲート電極から構成される。また、ＰチャネルＭＯ８ＦＥＴは重なり部分を持つ半導
体基板表面に形成されたｎ型ウェル領域に形成される。これによって、半導体基板はその上に形成された複数の
ｎチャネルＭＯ８Ｆ．ＥＴの共通の基板ゲートを構成し
、回路の接地電位が供給される。また、ｐチャネルＭＯ８ＦＥＴの共通の基板ゲート、す
なわちｎ型ウェル領域は電源電圧Ｖｃｃに接続される。なお、集積回路は単結晶ｎ型シリコンからなる半導体基
板上に形成してもよいゎこの場合，ｎチー２３− ャネルＭＯ８ＦＥＴはＰ型ウェル領域に形成される。本実施例のメモリセルは、特に制限されないがｐ型半導
体基板上に形成される。第４図はその４ビット分の平面
構造、第５図はＡ−Ａ’部の断面構造、第６図はＢ−Ｂ
’部の断面構造を示す。第４図〜第６図において、２１はＰ型半導体基板、２２
はｐ型半導体基板の主面側に形成された薄いゲート酸化
膜（トンネル酸化膜）、２３は浮遊ゲート電極、２４は
第１の層間酸化膜、２５は制御ゲート電極、２６はｎ十
型半導体領域（ドレイン領域）、２７はｐ十型半導体領
域（ドレインシールド層）、２８はｎ十型半導体領域（
ソース領域の一部）、２９はｎ型半導体領域（ソース領
域の一部）、３ｏは第２の層間酸化膜、３１はコンタク
トホール、３２はアルミニウムのデータ線、３３はＬＯ
ＣＯ８法による素子分離用のフィールド酸化膜、３４は
ｐ十型半導体領域からなる寄生チャネル防止用のチャネ
ルストッパ、３５はＬＯＣＯ８法による素子分離領域と
活性領域の境界線２４ーである。上記のゲート酸化膜２２は、半導体基板１１の表面を熱
酸化することによって形成された酸化シリコン膜からな
り、その膜厚は１０ｎｍ程度である。また、第１の層間酸化膜２４は、多結晶シリコン膜から
なる浮遊ゲート電極２３の表面を熱酸化することによっ
て形成された酸化シリコン膜からなり、その膜厚は２０
ｎｍ程度である。また、制御ゲート電極２５は、浮遊ゲート電極２３と同
様多結晶シリコン膜からなり、第１の層間酸化膜の表面
に被着されて、浮遊ゲート電極２３の電位を静電容量結
合によって制御する働きをする。この制御ゲート電極２
５および浮遊ゲート電極２３のチャネル方向の端部は一
回のパターンニング工程で同時に加工されており、その
グー１〜長は０．７μｍである。また、制御ゲート電極
２５はワード線ＷＬと一体になっており、素子分離領域
３３上に延在している。また、ｎ十型半導体領域２６から構成される装レイン領
域は、コンタクトホール３１を介してアルミニウムから
なるデータ線３２に接続されている。このｎ十型半導体
領域２６の接合深さは、コンタクトホール３１の直下部
分を除いて０．１μｍ程度であり、コンタクトホール３
１の下の接合深さは、そのほかの部分より深く、０．２
μｍ程度である。また重なり部分を持つのドレイン領域を取り囲むように
、Ｐ十型半導体領域（ドレインシールド領域）２７が形
成されており、熱平衡状態でのしきい値電圧設定、書込
み動作でのチャネルホットエレクトロン注入効率向上、
及び消去動作時のパンチスルー防止を実現している。こ
のｐ十型半導体領域２７の不純物濃度は、ｎ十型半導体
領域２６との接合面において５　Ｘ　１０１７／　ｃ　
ｍ３程度であり、その深さは半導体基板２１の表面から
０．２５μｍ程度である。また、ソース領域は砒素（Ａｓ）を不純物とするｎ中型
半導体領域２８と燐（Ｐ）を不純物とするｎ型半導体領
域２９からなり、ワード線ＷＬが延在している方向に延
在して後述するソース線ＳＬを構成している。このｎ中
型半導体領域２８の接合深さはＯ−，２μｍ程度である
。またｎ型半導体領域２９は、ｎ＋型半導体領域２８と
ｐ型半導体基板２１との間に介在するように形成されて
おり、その緩傾斜プロファイルによってソースと半導体
基板間の接合耐圧を高める働きをしている。このｎ型半
導体領域２９の不純物濃度は、ｎ中型半導体領域２８と
の界面においてＩ　Ｘ　１０”／　ｃ　ｍ”程度、その
接合深さは０．３５μｍ程度であり、この時の接合耐圧
は１５Ｖを超える。また、第２の層間酸化膜３ｏは、燐珪酸ガラス（ＰＳＧ
）膜からなり、ｐ型半導体基板２１の主面上を覆ってい
る。また、ドレイン領域上の第２の層間酸化膜３０およびゲ
ート酸化膜１２を部分的に除去して、コンタクトホール
３１が形成されている。なお、第５図および第６図では省略しているが、アルミ
ニウムのデータ線３２上には、ＣＶＤ法によって形成し
たＰＳＧ膜およびその上の窒化シリ２７２８− コン膜からなる保護膜が設けられている。次に、第３図を用いて重なり部分を持つＦＡＳＴ型メモ
リセルをマトリックス状にＩ８置したメモリアレイと周
辺回路からなる本実施例の不揮発性半導体記憶装置の内
部ブロックとその動作を説明する。メモリアレイＭ’−ＡＲＲＡＹは、代表として例示的に
４行４列に配置されたＦＡＳＴ型メモリセルからなり、
メモリセルＭ１〜Ｍ１６とワード線Ｗ１〜Ｗ４及びデー
タ線Ｄ１〜Ｄ４とによって構成されている。この実施例
では全体とじて一つのメモリブロックを構成している。上記のメモリアレイにおいて、同じ行に配置されたメモ
リセルの制御ゲー１−はそれぞれ対応するワード線に接
続され、同じ列に配置されたメモリセルのドレインはそ
れぞれ対応するデータ線に接続されている。またメモリ
セルのソースは一括して共通のソース線Ｃ８に結合され
ている。なお、特に制限されないが、８ビツトあるいは１６ビツ
ト単位で書込み・読出しを行なうため、上記メモリアレ
イは合計で８組あるいは１６組設けられるように構成さ
れる。上記のメモリアレイを構成する各データ線Ｄ１〜Ｄ４は
アドレスデーコーダＹＤＣＲを介して共通データ線ＣＤ
に接続される。共通データ線ＣＤには、外部入力端チエ
／○から入力される書込み信号を受ける書込み用データ
入力回路ＤＩＲの出力端子が、書込み時にオンとなるＭ
Ｏ８ＦＥＴＱ５を介して接続される。さらに、この共通データ線ＣＤにはセンスアンプＳＡが
接続される。センスアンプＳ、Ａの出力端子はデータ出
力バッファＤＯＥを介してＩ１０端子に接続される。なお、他のメモリアレイに対しても、同様にアドレスデ
コーダ、共通データ線、センスアンプ及びデータ入出力
回路が設けられ、Ｉ１０端子に接続される。また重なり部分を持つメモリアレイを構成する各ワード
線Ｗ１〜Ｗ４は、読出し及び書込み動作でワード線を選
択するアドレスデコーダＸＤＣＲにトランジスタＱ１〜
Ｑ４を介して接続されるとともに、消去時に負の電圧を
印加する負電圧印加回路ＮＥＣに接続されている。トランジスタＱ１〜Ｑ４はデプレッション型のｐＭＯ８
ＦＥＴであり、消去時にワード線にかかる負の電圧がア
ドレスデコーダ回路に印加されるのを防ぐ役割をしてい
る。同時に読出し及び書込み動作時には、これらのトラ
ンジスタでの電圧降下、速度低下を防ぐためデプレッシ
ョン型としている。また、共通ソース線Ｃ８は消去電圧印加回路ＥＤに接続
されている。この消去電圧印加回路ＥＤは、消去時に正
の電圧（ここでは外部電源電圧であるＶｃｃ）を印加す
る一方、読出し及び書込み動作時には共通ソース線Ｃ８
を回路の接地電位Ｏ■に接続する。まず、読出し動作ではアドレスデコーダ回路ＸＤＣＲ，
ＹＤＣＲが活性化され、１つのワード線、１つのデータ
線が選択される。アドレスデコーダ回路ＸＤＣＲ，ＹＤ
ＣＲにはその動作電圧として低電圧ＶＣＣが供給される
。メモリセルは予め書き込まれたデータに従ってワード
線の選択レベルに対して高いしきい値か、低いしきい値
を持つものである。各アドレスデコーダＸＤＣＲ，ＹＤ
ＣＲによって選択されたメモリセルのしきい値が高い場
合、ワード線が選択レベルにされているにもかかわらず
メモリセルはオフ状態にとどまる。一方、選択されたメ
モリセルのしきい値が低い場合は、ワード線選択レベル
によってメモリセルはオン状態になる。メモリセルのし
きい値に対応して共通データ線に流れる電流の有無は、
スイッチＭＯ８ＦＥＴＱ６を介して接続されたセンスア
ンプＳＡで検出、増幅され、読出しモードで活性化され
るデータ出力バッファＤＯＢを通して外部端子■１０か
ら出力される。次に、書込み動作では、読出しと同様にアドレスデコー
ダ回路ＸＤＣＲ，ＹＤＣＲが活性化され、１つのワード
線、１つのデータ線が選択される。アドレスデコーダ回路ＸＤＣＲ，ＹＤＣＲには、その動
作電圧として高電圧ＶＰＰが供給され、データ入力回路
ＤＩＢには低電圧ＶＣＣがそれぞれ供給１− ３２− される。このときＭＯ８ＦＥＴＱ６はオフとされ、デー
タ出力バッファＤＯＢ、センスアンプＳＡは非活性化さ
れる。また、選択されたワード線はその電圧が上記高電
圧ＶＰＰになる。同じく選択されたデータ線はＭＯ８Ｆ
ＥＴＱ５、ＤＩＢを介して上記低電圧ＶＣＣに接続され
る。これにより、その交点にあるメモリセルでは浮遊ゲ
ートにホットエレクトロンが注入され、書込みが行なわ
れる。書き込まれた状態のメモリセルはその浮遊ゲート
に電子が蓄核され、制御ゲートから見たしきい値電圧が
高くなる。本実施例の記憶装置では、メモリセルのゲー
ト長が０．７μｍに微細化されていることと、第５図に
示したＰ生型半導体領域（ドレインシールド領域）２７
導入の効果によってホットエレクＩ・ロン注入効率が高
いため、データ線駆動用電圧として上記低電圧Ｖｃｃ電
圧を用いることができる。上記Ｖｃｃ電圧を記憶装置外
部のＶｃｃ電源から供給するとともに、流れる電流が小
さいワード線のＶＰＰ電圧に関しては装置内部の昇圧回
路を用いて上記Ｖｃｃ電圧から発生させることにより、
Ｖｃｃ単一電源による書込み動作が可能となっている。上記の読出し及び書込動作を正常に行なうためには、メ
モリセルがデプレッション状態であってはいけない。デ
プレッション状態のセルがあるとそこで意図しないリー
ク電流が流れてしまうため、所望のメモリセルを選択す
ることができなくなる。このことは、後述する消去動作において制御性が重要な
ことを意味している。次に、本実施例の特徴である消去動作について説明する
。本実施例における消去動作は、メモリセルの制御ゲート
に負の電圧、ソースに正の電圧（ここでは外部電源電圧
であるＶｃｃ）を印加して、この正負電圧の電位差によ
って浮遊ゲートに保持されている電子をファウラー・ノ
ルドハイム・トンネル放出によってソース領域へ引き抜
く方式で行なわれる。消去電圧印加回路ＥＤ、負電圧印
加回路ＮＥＧにはその動作電圧として電源電圧Ｖｃｃが
供給される。消去電圧印加回路ＥＤは、第７図に示すごとく消去パル
スＥＰを入力とするインバータ回路であり、共通ソース
線Ｏ８には上記の電源電圧Ｖｃｃが印加される。また、ワード線Ｗ１〜Ｗ４には負電圧印加回路ＮＥＧか
ら負の消去電圧が印加される。また、第８図は負電圧印加回路ＮＥＧの回路構成を示し
ている。この回路は、いわゆるチャージポンプ回路であ
る。第８図において、消去信号■がロウレベルにされると遅
延回路Ｄ３で決められた時間経過後、信号ＥＰＤＬＹが
ロウレベルにされ、デコーダ切り離し信号ＳＥＴがハイ
レベルとなる。これにより、アドレスデコーダ回路ＸＤ
ＣＲはワード線から電気的に切り離される。次に、発振
器０８Ｃ２が発振を開始し、相補的パルス信号ＰＵＩと
ＰＵ２が発生し、これを利用してチャージポンプの原理
によって負電圧Ｖｐｐｎを発生する。これをさらにＰＵ
Ｉを用いて同じくチャージポンプに従ってワード線Ｗ１
〜Ｗ４に印加する。消去信号ＥＰがハイレベルにされる
とパルス信号ＰＵＩとＰＵ２は停止するが、信号ＥＰＤ
ＬＹがハイレベルとなるまでの期間は負電圧リセット信
号ＰＲ８ＴとＥＲ８Ｔが負電位の節点をＯｖないし正の
電圧とし、消去を停止する。消去動作時にワード線に流れる電流は小さいため、上述
のように装置内部の負電圧印加回路ＮＥＧによって消去
に必要な負電圧を外部の電源電圧Ｖｃｃから発生させ、
これをワード線に供給することができる。一方、多量の
リーク電流が流れる共通ソース線Ｏ８に印加する低電圧
Ｖｃｃには外部から与えられる電源電圧Ｖｃｃを用いる
。こうすることにより、メモリアレイ全体をまとめて消
去する電気的−括消去動作を、Ｖｃｃ単一電源で行なう
ことができる。なお、消去動作時のデータ線Ｄ１〜Ｄ４は、アドレスデ
コーダＹＤＣＲで接地電位Ｏｖに落としてもよいし、あ
るいは開放状態にしてもよい。これは、制御ゲートに大
きな負電圧を印加して消去を行なう本発明の消去方式で
は、消去が進行して３５３６− もメモリセルのソースからドレインに流れる寄生的なチ
ャネル電流を考慮する必要がないためである。また、制
御ゲートを接地した従来の消去方式で問題となるチャネ
ル電流起因の寄生効果については、特願昭６２−１４１
４８６号において開示されている。次に、第９図は、プログラムデイスターブ寿命が書替サ
イクルによって低下する状況を、従来技術と本実施例と
で比較した特性図である。ソースに高電圧ＶＰＰを印加して消去を行なう従来技術
では、１０”回書替後のプログラムデイスターブ寿命は
書替前の初期特性に比べて３〜４桁も低下している。こ
れに対して、ソース電圧をＶｃｃまで下げて消去するこ
とが出来る本実施例では寿命低下は手術程度であり、書
替の影響をほぼ問題のないレベルまで抑制することが出
来ることがわかる。なお、プログラムデイスターブ寿命はワード線半選択状
態におかれたメモリセルのしきい値電圧が０．ＩＶ上昇
するまでの時間で定義している。次に重なり部分を持つの実施例では、行デコーダ回路Ｘ
ＤＣＲと負電圧印加回路ＮＥＧとを別々の回路で構成し
ているが、本発明はこれに限定されるものではない。例
えば、第１０図に示すように一つの回路ＸＤＣＲＮを用
いて構成してもよい。この回路は行デコーダ回路ＸＤＣ
Ｒのように行アドレスバツフア回路とワード線の間に設
けられる。この場合、消去時には最終段インバータ回路
ＩＮＶＩとその前段のインバータ回路ＩＮＶ２のｎ型Ｍ
Ｏ８ＦＥＴのソースを負電圧電源Ｖ　ｐｐｎに接続する
。また、読出し、書込み時には接地電位Ｖｓｓとする。ただし、消去終了時のりセットは先の場合と同様にする
必要がある。このためのリセット回路を第１１図に示す
。なお重なり部分を持つ回路ＸＤＣＲＮは行デコーダ回
路と一体になっており、行アドレスバツフア回路のａｏ
、ａｏ、ａｌ、ａ１出力をうけて任意のワード線−本に
選択的に消去電圧が印加される。この結果、消去動作は
それぞれのワード線に接続されたメモリセル群をメモリ
ブロックとして、ワード線単位で行われる。ここで、ＦＡＳＴ型メモ型上モリセルｐ型基板上に形成
され、基板電位は接地電位とする。したがって上記回路
ＸＤＣＲＮを実現するためには、第１２図に示すように
最終段インバータ回路ＩＮ■１とその前段のインバータ
回路ＩＮＶ２のｎ型ＭＯ８ＦＥＴをｎ型ウェル内に設け
られたｐ型つェル内に形成し、このＰ型ウェルを負電圧
電源Ｖ　ｐｐｎに接続すれば良い。もちろん、ｎ型基板
を用いる場合には通常の回路と同様にｐ型ウェルを形成
し、このｐ型ウェルを負電圧電源Ｖｐｐｎに接続すれば
良い。ここで、１０１はｐ型半導体基板、３、０２はｎ
型ウェル領域、１０３は上記ｎ型ウェル領域１０２内に
設けられ、ｐ型半導体基板１゜１とは分離されたｐ型ウ
ェル領域、１０４はｐ型半導体基板１０１を接地電位Ｖ
ｓｓに接続するためのｐ小型半導体領域、１０５はｎ型
ウェル領域１０２を接地電位Ｖｓｓに接続するためのｎ
串型半導体領域、１０６はｐ型ウェル領域１０３を消去
動作時には負電圧電源Ｖ　ｐｐｎに接続し、書込み読出
し動作時には接地電位Ｖｓｓに接続するためのｐ＋型半
導体領域、１０７．１０８はｐ型ウェル領域１０３内に
形成されたＭｏｓ＋−ランジスタのソース、ドレイン領
域を構成するｎ÷型半導体領域、１０９は同ＭＯＳトラ
ンジスタのゲート酸化膜、１１０は同ＭＯＳトランジス
タのゲート電極である。実施例２本発明の第２の実施例を第１３図を用いて説明する。第１３図は本実施例の不揮発性半導体記憶装置で用いる
ＦＡＳＴ型メモラメモリセル２ビツト図（前記第４図の
Ａ−Ａ’部）であり、実施例１の第５図に相当するもの
である。ここで用いられているメモリセルは、ソース領域に燐（
Ｐ）を不純物とするＩＩ型半導体領域２９が無いことを
除けば、実施例１の第５図のメモリセルと全く同じ構造
である。上記ｎ型半導体領域を省いたことにより、ソー
ス領域と浮遊ゲート間の静電容景が消去動作時でおよそ
６ｏ％に低減され、消去の更なる低電圧化あるいは高速
化が実現され＝３９− ４０− る。一方、ソース・基板間の接合耐圧は１２Ｖ程度まで
低下するが、ソースに印加する電圧をＶｃｃに下げて消
去ができる本発明では何ら問題にならない。以上述べたメモリセルのソース構造の違いを除けば、本
実施例の記憶装置は実施例１と同じであり、同様に動作
する。実施例３本発明の第３の実施例を第１４図〜第１６図を用いて説
明する。第１４図は本実施例による不揮発性半導体記憶装置の内
部ブロック図であり、実施例１の第３図に相当するもの
である。ここで、メモリセルとしては実施例１あるいは
実施例２と同じＦＡＳＴ型メモ型上モリセルている。本実施例による不揮発性半導体記憶装置の動作は実施例
１あるいは実施例２と本質的に同じであるが、消去動作
がメモリアレイＭ−ＡＲＲＡＹをワード線方向に分割し
たメモリブロックを単位として行なわれる点が異なる。ここでは、メモリアレイはワード線Ｗ１、Ｗ２に接続さ
れたメモリセル群Ｍ１〜Ｍ８からなるメモリブロックＭ
ＢＩと、ワード線Ｗ３、Ｗ４に接続されたメモリセル群
Ｍ９〜Ｍ１６からなるメモリブロックＭＢ２との２つの
ブロックに分割されている。第１５図は負電圧印加回路ＮＥＧの回路構成を示してい
る。実施例１の第８図とはメモリブロックを選択するた
めのデコード機能が内蔵されている点が異なる。すなわ
ち、第１５図の負電圧印加回路ＮＥＧでは、消去動作を
行なうメモリブロックに対応したワード線だけに負電圧
Ｖ　ｐｐｎが印加され、非選択ワード線には接地電圧Ｏ
ｖが印加される。上記メモリブロックを選択するのに、本実施例では第１
６図に示すようにアドレスバッファ回路ＡＤＢの行選択
用外部入力の一つであるＡ１を用いている。さらに、ア
ドレスバッファ回路ＡＤＢのうちＡＯ入力部および行デ
コーダＸＤＣＲは消去電圧印加時にもメモリブロックの
選択が行なえるようになっている。すなわち、ａＯ１ａ
Ｏ共にロウレベルとなり、Ａ１アドレス入力によって決
まる２本のワード線出力ＷＩＩとＷＩ２、あるいはＷＩ
３とＷＩ４がハイレベルとなる。このＷ１１〜ＷＩ４は
負電圧印加回路ＮＥＧに供給される。しかし、トランジスタＱ１〜Ｑ４の働きにより、消去時
にはデコーダ回路の出力はワード線Ｗ１〜Ｗ４には印加
されない。なお、非選択メモリブロック内のメモリセルは、共通ソ
ース線を介してソース領域にのみ正の電圧（ここでは外
部電源電圧であるＶｃｃ）が印加される消去半選択状態
となるが、これにともなうデイスターブ現象は、選択ワ
ード線に印加する負電圧Ｖ　ｐｐｎとゲート／層間酸化
膜厚の適切な設定によって回避することが出来る。実施例４本発明の第四の実施例を第１７図〜第１９図を用いて説
明する。第１７図は本実施例による不揮発性半導体記憶装置の内
部ブロック図であり、実施例１の第３図、実施例３の第
１４図に相当するものである。第１８図は負電圧印加回
路ＮＥＧの回路構成図であり、実施例１の第８図、実施
例３の第１５図に相当するものである。第１９図は本実
施例の不揮発性半導体記憶装置で用いるＦＡＳＴ型メモ
リセル２ビット分の断面図（第４図のＡ−Ａ’部）であ
り、実施例１の第５図、実施例２の第１３図に相当する
ものである。本実施例は、実施例１〜実施例３と本質的な動作上の差
はないが、電気的消去を行う際、Ｖｃｃ電圧がソース線
ではなくデータ線に印加されると共に、このデータ線及
び負の消去電圧を印加するワード線がそれぞれデコード
される点が異なる。これにより、一対の選択データ線と
選択ワード線の交点にあるメモリセル１ビツトが選択的
に消去される。以下、実施例１〜実施例３との違いのみ
を述べる。第１７図に示すように、本実施例では消去時に消去信号
ＥＰがハイレベルにされると、ＭＯＳトランジスタＱ７
がオン状態となり、このＱ７を介して正の電圧（ここで
は外部電源電圧であるＶｃｃ）３− 一４４＝がハ′Ｊπｊ′−”−夕線ＣＤに印加される。この時、
ＭＯＳ　＋−ランジスタＱ５１は書込み信号ｗｒがハイ
レベルにあるため、オフ状態となる。また、ＭＯＳトラ
ンジスタＱ５２も同様にオフとなり、共通ソス線Ｃ８は
開放状態となる。消去動作は制御ゲートの負電圧とドレ
インの上記正電圧との電位差で行なわれ、浮遊ゲートの
電子はソースではなくドレイン領域に引き抜かれる。上
記正電圧を印加するデータ線は列アドレスデコーダＹＤ
ＣＲによって選択される。一方、第１８図に示すように
、負電圧印加回＠ＮＥＧは行選択用外部人力ＡＯ５Ａ１
から形成された信号ＷＩＩ〜ＷＩ４を用いて任意のワー
ド線を選択するデコード機能を内蔵している。こうして
、一対のデータ線とワード線が選択され、その交点にあ
るメモリセルが選択的に消去される。ホットエレクトロン注入を用いた書込み動作は反対にソ
ース領域側から行なわれる。第１７図に示すように、書
込み時には書込み信号ｗｒがロウレベルとなるため、外
部入力信号工１０に応じてＭＯＳトランジスタＱ５１、
Ｑ５２がオン、オフされる。外部入力信号Ｉ１０がロウ
レベル（ＩＩ　ＯＩ＋状態）の時、ＭＯ８＋−ランジス
タＱ５１、Ｑ５２は共にオン状態となり、共通ソース線
Ｃ８は書込み■ｃｃ電圧に接続され、共通データ線ＣＤ
は接地電位Ｖｓｓに接続される。この時、列アドレスデ
コーダＹＤＣＲによって選択データ線は共通データ線Ｃ
Ｄ（接地電位）に接続され、一方、非選択データ線は開
放状態にされる。また、ワード線に関しては、行アドレ
スデコーダＸＤＣＲによって選択ワード線にはＶＰＰ電
圧が印加され、一方、非選択ワード線は接地電位に保た
れる。こうして、選択データ線と選択ワード線の交点に
あるメモリセルでホットエレン１〜ロン書込みが行われ
る。なお、本実施例ではスイッチＭＯＳトランジスタＱ５１
、Ｑ５２の両方のゲートに外部入力信号Ｉ１０とｗｒの
ＮＯＲ出力が入っているが、いずれか一方は単にｗｒの
反転信号が入力される構成でも良い。次に、第１９図は、本実施例で用いているＦＡＳＴ型ツ
メモリセル２ピツ１〜図において、５１はｐ型半導体基板、５２はｐ型半導体
基板の主面側に形成された薄いゲート酸化膜（＋ーンネ
ル徴化膜）、５３は浮遊ゲート電極、５４は第一の層間
酸化膜、５５は制御ゲート電極、５６はｎ中型半導体領
域（ドレイン領域の一部）、５７はｎ型半導体領域（ド
レイン領域の一部）、５８はｎ中型半導体領域（ソース
領域）、５９はｐ十型半導体領域（ソースシール１〜Ｎ
）、６０は第２の層間酸化膜、６１はコンタク１〜ホー
ル、６２はアルミニウムのデータ線である。この実施例では、書込みをソース側、消去をドレイン側
から行なうため、ソース接合がｎ＋　／　ｐ　＋の電界
集中型、ドレインがｎ　＋／　ｎ　／　ｐの電界緩和型
になっている点が前記実施例１〜実施例３の場合と異な
る点である。［発明の効果１本発明によれば、Ｖｃｃ単一電源による電気的消去が可
能であり、かつ書替信頼性と集積度に優れた不揮発性半
導体記憶装置を実現することが出来る、という優れた効
果が得られる。

【図面の簡単な説明】

第１図は本発明の詳細な説明するための回路図および動
作電圧を示す図、第２図は本発明と従来例とにおけるエ
ネルギーバンドを示す図、第３図は実施例１の不揮発性
半導体記憶装置の内部ブロック図、第４図は実施例１で
用いているＦＡＳＴ型メモ型上モリセル４ピツ１平面図
、第５図は上記平面図Ａ−Ａ’断面図（２ビット分）、
第６図は同じ＜Ｂ−Ｂ’断面図（２ビット分）、第７図
は実施例１の消去電圧印加回路ＦＤの回路構成図、第８
図は消去動作で制御ゲートに負の電圧を印加する実施例
１の負電圧印加回路ＮＥＣの回路構成図、第９図は実施
例１におけるプログラムデイスターブ耐性向上の効果を
示す特性図、第１Ｑ図はもう一つの負電圧印加回路ＸＤ
ＣＲＮの回路構成図、第１１図は上記ＸＤＣＲＮによっ
て印加された負電圧をリセッ１−するワード線リセット
回路構成図、第１２図は上記ＸＤＣＲＮを実現するため
の多重ウェル構造の断面図、第１３図は実施例２４７− ４８− で用いているＦＡＳＴ型メモツメモリセル２ピツ１断面
図（第４図のＡ−Ａ’部）、第１４図は実施例３の不揮
発性半導体記憶装置の内部ブロック図、第１５図は実施
例３の負電圧印加回路ＮＥＧの回路構成図、第１６図は
実施例３のアドレスバッファ回路ＡＤＢの回路構成図、
第１７図は実施例４の不揮発性半導体記憶装置の内部ブ
ロック図、第１８図は実施例４の負電圧印加回路ＮＥＧ
の回路構成図、第１９図は実施例４で用いているＦＡＳ
Ｔ型メモリセル２ビット分の断面図（第４図のＡ−Ａ’
部）である。〈符号の説明〉ＸＤＣＲ・・・行アドレスデコーダＹＤＣＲ　・列アドレスデコーダＭ１〜Ｍ１６・・・メモリセルＭ−ＡＲＲＡＹ・・メモリアレイＭＢＩ〜ＭＢ２・・メモリブロックＷ１〜Ｗ４・・・ワード線Ｄ１〜Ｄ４・・・データ線ＣＳ・・・共通ソース線ＣＤ・・・共通データ線ＥＤ・・消去電圧印加回路ＮＥＧ・・・負電圧印加回路ＳＡ・・センスアンプＤＯＢ・・データ出力バッファＤＩＢ・データ人カバソファＩｌｏ・・・外部入出力端子ＡＤＢ・・・アドレスバッファ２１・・・ｐ型半導体基板２２・・・ゲート酸化膜２３・・浮遊ゲート電極２４・・・第一の層間酸化膜２５・・・制御ゲート電極２Ｇ・・ｎ中型半導体領域（ドレイン領域）２７・ｐ十
型半導体領域（ドレインシールド層）２８・・・ｎ中型
半導体領域（ソース領域の一部）２９・・ｎ型半導体領
域（ソース領域の一部）３０・・第二の層間酸化膜３１・・・コンタクｌ−ホール３２・・アルミニウムのデータ線３３・・・ＬＯＣＯ８法による素子分離用のフィールド
酸化膜３３・・・ｐ十型半導体領域（チャネルストッパ）３５
・・・ＬＯＣＯ８法による素子分離領域と活性領域の境
界５１・・・Ｐ型半導体基板５２・・・ゲート酸化膜５３・・・浮遊ゲート電極５４・・・第一の層間酸化膜５５・・・制御ゲート電極５６・・・ｎ中型半導体領域（ドレイン領域の一部）５
７・・・ｎ型半導体領域（ドレイン領域の一部）５８・
・・ｎ中型半導体領域（ソース領域）５９・・・ｐ十型
半導体領域（ソースシールド層）６０・・・第二の層間
酸化膜６１・・・コンタクトホール６２・・・アルミニウムのデータ線１０１・・・Ｐ型半導体基板１０２・・・ｎ型ウェル領域１０３・・・ｎ型ウェル領域１０２内に設けられたｐ型
ウェル領域１０４・・・Ｐ生型半導体領域１０５・・・ｎ中型半導体領域１０６・・・ｐ十型半導体領域１０７．１０８・・・ＭＯＳトランジスタのソースドレ
イン領域を構成するｎ十型半導体領域

Claims

【特許請求の範囲】１、半導体基板表面に設けられた膜厚が実質的に一定の
ゲート絶縁膜と、上記ゲート絶縁膜上に設けられた浮遊
ゲート電極と、上記浮遊ゲート電極上に層間絶縁膜を介
して形成された制御ゲート電極と、半導体基板内に互い
に分離して設けられ、かつ上記ゲート絶縁膜をはさんで
上記浮遊ゲート電極と重なり部分を持つソース領域およ
びドレイン領域と、上記ソース領域とドレイン領域間の
チャネル領域とを備えたＭＩＳＦＥＴの１素子をメモリ
セルとし、該メモリ素子を複数個マトリックス状に配置
したメモリアレイを備えた不揮発性半導体記憶装置であ
って、上記浮遊ゲート電極に保持した電荷を外部に取り
去る電気的消去動作を行なう際に、少なくとも上記消去
動作の対象となるメモリセルのソース領域あるいはドレ
イン領域のいずれか一方に該領域を半導体基板に対して
逆バイアスする極性の第１の電圧を印加する手段と、上
記メモリセルの制御ゲート電極に上記第１の電圧とは極
性が異なる第２の電圧を印加する手段と、上記第２の電
圧を供給する電圧変換回路と、を備えたことを特徴とす
る不揮発性半導体記憶装置。２、半導体基板表面に設けられた膜厚が実質的に一定の
ゲート絶縁膜と、上記ゲート絶縁膜上に設けられた浮遊
ゲート電極と、上記浮遊ゲート電極上に層間絶縁膜を介
して形成された制御ゲート電極と、半導体基板内に互い
に分離して設けられ、かつ上記ゲート絶縁膜をはさんで
上記浮遊ゲート電極と重なり部分を持つソース領域およ
びドレイン領域と、上記ソース領域とドレイン領域間の
チャネル領域とを備えたＭＩＳＦＥＴの１素子をメモリ
セルとし、該メモリ素子を複数個マトリックス状に配置
したメモリアレイを備えた不揮発性半導体記憶装置であ
って、上記浮遊ゲート電極に保持した電荷を外部に取り
去る電気的消去動作を行なう際に、少なくとも上記消去
動作の対象となるメモリセルのソース領域あるいはドレ
イン領域のいずれか一方に該領域を半導体基板に対して
逆バイアスする極性の第１の電圧を印加する手段と、上
記メモリセルの制御ゲート電極に上記第１の電圧とは極
性が異なる第２の電圧を印加する手段とを備え、上記メ
モリアレイ内の、制御ゲート電極が電気的に共通に接続
されたメモリセルは、同時に電気的消去動作を行なうこ
とを特徴とする不揮発性半導体記憶装置。３、上記電気的消去動作を行なう際に、上記メモリアレ
イを分割し、その個々の分割単位内ではメモリセル群の
制御ゲート電極を共通化し、それに上記第２の電圧を印
加する手段を備えたことを特徴とする第２請求項に記載
の不揮発性半導体記憶装置。４、半導体基板表面に設けられた膜厚が実質的に一定の
ゲート絶縁膜と、上記ゲート絶縁膜上に設けられた浮遊
ゲート電極と、上記浮遊ゲート電極上に層間絶縁膜を介
して形成された制御ゲート電極と、半導体基板内に互い
に分離して設けられ、かつ上記ゲート絶縁膜をはさんで
上記浮遊ゲート電極と重なり部分を持つソース領域およ
びドレイン領域と、上記ソース領域とドレイン領域間の
チャネル領域とを備えたＭＩＳＦＥＴの１素子をメモリ
セルとし、該メモリ素子を複数個マトリックス状に配置
したメモリアレイを備えた不揮発性半導体記憶装置であ
って、上記浮遊ゲート電極に保持した電荷を外部に取り
去る電気的消去動作を行なう際に、少なくとも上記消去
動作の対象となるメモリセルのソース領域あるいはドレ
イン領域のいずれか一方に該領域を半導体基板に対して
逆バイアスする極性の第１の電圧を印加する手段と、上
記メモリセルの制御ゲート電極に上記第１の電圧とは極
性が異なる第２の電圧を印加する手段とを備え、かつ、
上記メモリアレイの同一列に配置されたメモリセル群の
ソース領域あるいはドレイン領域のいずれか一方を電気
的に共通化するデータ線群、および同一行に配置された
メモリセル群の制御ゲート電極を電気的に共通化するワ
ード線群の中から、それぞれ少なくとも１本のデータ線
およびワード線を選択し、それらに上記第１の電圧およ
び第２の電圧を印加する手段を備えたことを特徴とする
不揮発性半導体記憶装置。５、上記第２の電圧を供給する電圧変換回路を備えたこ
とを特徴とする第２請求項乃至第４請求項のいずれかに
記載の不揮発性半導体記憶装置。６、上記ソース領域とドレイン領域のうち、上記第１の
電圧を印加する領域と半導体基板間の接合耐圧が、他の
領域と半導体基板間の接合耐圧よりも高いことを特徴と
する第１請求項乃至第５請求項のいづれかに記載の不揮
発性半導体記憶装置。７、上記第１の電圧を印加する領域が１種類の不純物か
らなる拡散層によって形成されてなることを特徴とする
第１請求項乃至第５請求項のいずれかに記載の不揮発性
半導体記憶装置。８、上記１種類の不純物が砒素であることを特徴とする
第７請求項に記載の不揮発性半導体記憶装置。