JPH05304301A - 不揮発性半導体メモリセルの書き換え方式 - Google Patents

Abstract

(57)【要約】 【目的】 単一電源電圧での書き換え及び読みだしが可
能になり、かつ低電源電圧化が容易な不揮発性半導体メ
モリセルの書き換え方式を提供する。 【構成】 書き込み時において、トンネル現象を用いる
ことにより、電荷注入層からドレインへと電荷を引き抜
くのであるが、従来と異なり、選択したメモリセルの制
御ゲートには負電圧を印加し、ドレインに印加する電圧
の高低（例えば５Ｖと０Ｖ）により、トンネル現象の有
無、すなわち書き込みの有無を制御するものである。選
択したメモリセルの制御ゲートに負電圧を印加し、選択
したメモリセルとドレインが電気的に共通で非選択のメ
モリセルの制御ゲートには、負電圧より高くメモリセル
のしきい値電圧より低い電圧（例えば負電圧を−８Ｖで
メモリセルのしきい値を２Ｖとすると、非選択のメモリ
セルの制御ゲートの電圧は、例えば０Ｖ）を印加するこ
とにより、トンネル現象を防止する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、電気的書き換えが可能
な不揮発性半導体メモリ（以下ＥＥＰＲＯＭ）のメモリ
セルの書き換え方式に関するものであり、ＥＥＰＲＯＭ
及びＥＥＰＲＯＭを内蔵する半導体装置に利用可能であ
る。

【０００２】

【従来の技術】

（文献１）単一トランジスタの電気的プログラム式メモ
リ装置、その製造方法 特許出願公開 昭６１−１２７１７９ （文献２）ＣＭＯＳ超ＬＳＩの設計 管野卓雄監修 １９８９年 Ｐ１７２−１７３ （文献３）フラッシュメモリの現状と将来展望 電子情報通信学会 ＩＣＤ９１−１３４ （文献４）ワード負電圧消去方式を用いたフラッシュメ
モリ 電子情報通信学会 ＩＣＤ９１−１３５ （文献５）１６Ｍフラッシュのセル技術は収束へ 日経マイクロデバイス １９９１年７月号 （文献６）Flash EEPROM cell scaling based on t
unnel Oxide thinninglimitations. 1991 VLSI Sym
posium technology （文献７）「シリコン熱酸化膜とその界面」 pp355-371 （株）リアライズ社

【０００３】（従来の技術−１）電気的に書き換えが可
能で且つ不揮発性を有するメモリの記憶素子（以下ＥＥ
ＰＲＯＭメモリセル）は、１９８０年代初めより、多く
提案されている。そのなかでも、代表的なのはフローテ
ィングゲートを電荷保持層として有するＥＥＰＲＯＭメ
モリセルであり、文献１、２、３、４に記載してある。

【０００４】フローティングゲートを有するＥＥＰＲＯ
Ｍメモリセルは、結晶性の半導体シリコン基板と、前記
基板表面に基板不純物とは反対の不純物をドープして形
成されているソース部及びドレイン部（例えば不純物と
してボロンをドープしたＰ型基板の場合、ソース部及び
ドレイン部は砒素ないしリンをドープしたＮ型層）と、
前記ソース部とドレイン部間に少数キャリアを導通させ
るチャンネル領域と、チャンネル領域の上部に接してあ
る薄い酸化膜と、薄い酸化膜の上部に接してある多結晶
導電性のポリシリコンで形成されたフローティングゲー
トと、前記フローティングゲートの上部に接してある多
結晶ポリシリコンで形成された制御ゲートとを有してい
る。

【０００５】上記ＥＥＰＲＯＭメモリセルの記憶の原理
としては、前記フローティングゲートに電荷（電子ない
し正孔を）を注入及び蓄積させる事により、前記制御ゲ
ートよりみたメモリセルのしきい値電圧（しきい値電圧
とは、チャンネル領域に少数キャリアが誘起された時点
での制御ゲートに印加されている電圧）を変化させる事
にある。フローティングゲートに電荷を注入させる方法
としては、例えば図８及び図９に示すような従来例があ
る（この従来例については、例えば文献１の従来例及び
文献２に記載がある）。

【０００６】図８及び図９の従来例では、１ビットの情
報を選択し記憶させるのに、１個のＭＯＳ型エンハンス
メントＮチャンネルトランジスタ（図８の２０ないし２
１ないし２２ないし２３）と前記フローティングゲート
を有するメモリセル（図８の２４ないし２５ないし２６
ないし２７）１個を必要としている。図８では４ビット
分の情報を選択し記憶できることになる。図８におい
て、２００，２０１はワード線であり、２００は１８，
２０及び２１のゲートに接続されており、２０１は１
９，２２及び２３のゲートに接続されている。２０３，
２０４はビット線であり２０３は２０及び２２のドレイ
ンに接続され、２０４は２１及び２３のドレインに接続
されている。１８，１９はバイト選択用のＭＯＳ型エン
ハンスメントンチャンネルトランジスタであり、１８及
び１９のドレインはセンス線２０２に接続されている。
トランジスタ１８，１９，２０，２１，２２，２３のし
きい値電圧は例えば１Ｖ（ボルト）である。１８のソー
スは２４及び２５の制御ゲートに、１９のソースは２６
及び２７の制御ゲートに接続されている。２０のソース
と２４のドレイン、２１のソースと２５のドレイン、２
２のソースと２６のドレイン、２３のソースと２７のド
レインは各々Ｎ型の不純物拡散層で接続されている。

【０００７】図９は図８のＡ−Ｂ面での断面図で、１ビ
ット分を示したものである。２２０はＰ型シリコン基板
であり、２０５’，２０８及び２０３’はＮ型不純物拡
散層、２２３及び２２４はチャンネル上のシリコン熱酸
化膜（ゲート酸化膜ともいう）であり、２２５は２２３
や２２４に比べて十分薄いシリコン熱酸化膜（例えば２
２３及び２２４の膜厚が５０ナノメートルで２２５の膜
厚は１０ナノメートル）である。２２６は例えば多結晶
ポリシリコンで形成されたフローティングゲート、２０
６は例えば多結晶ポリシリコンで形成された制御ゲート
であり、２２７は２２６と２０６の間の層間絶縁膜（例
えば２５ナノメートル程の熱酸化膜）であり、２００は
例えば多結晶ポリシリコンで形成されたゲートである。
２２８は絶縁層であり、２０３は例えばアルミを主材料
としたビット線であり、２２９は２０３と２０３’をつ
なぐコンタクト部である。なお２００及び２０６のポリ
シリコンは他のメモリセルと電気的に接続されている
が、フローティングゲートは電気的には他のメモリセル
と絶縁されている。

【０００８】図８及び図９のメモリセルの電気的等価回
路を図１０に示す。図１０で２０６は制御ゲートで電圧
Ｖｇが印加され、２０８はドレインで電圧Ｖｄが、２０
５はソースで電圧Ｖｓが、２２０は基板で電圧Ｖｓｕｂ
が印加される。図９で酸化膜２２４，２２５及び層間絶
縁膜２２７は電気的にはキャパシタンスとして表わす事
ができ、２２６と２０６間のキャパシタンスをＣｉｐ、
２２６と２０８間のキャパシタンスをＣｄ、２２６と２
０５間のキャパシタンスをＣｓ、２２６と２２０間のキ
ャパシタンスをＣｓｕｂとする。２２６はフローティン
グゲートであり、この電圧をＶｆとするとＶｆは電荷保
存の法則により、

【０００９】 Ｃip（Ｖｇ−Ｖｆ）＝Ｃs （Ｖｆ−Ｖｓ）＋Ｃsub （Ｖｆ−Ｖsub ） + Ｃd （Ｖｆ−Ｖｄ） ─（１） （１）式でＶｓ＝Ｖsub ＝Ｖｄ＝０ｖの時は、 Ｖｆ＝Ｖｇ・Ｒｐ ここで Ｒｐ＝Ｃip／（Ｃip＋Ｃd ＋Ｃsub ＋Ｃs ） ─（２） で表される。Ｒｐをカップリンブレシオと称し、一般的
にはＲｐ＝０. ５５〜０. ７である。

【００１０】図８、図９の従来のメモリセルの書き換え
及び読みだしの方式について以下に説明する。表１に各
動作モード時の各ノード電圧例を記す。書き換えは書き
込みと消去に分けられる。図８の２４のメモリセルを選
択した場合を考える。

【００１１】

【表１】

【００１２】２４の書き込み時には、２００を例えば２
０Ｖ、２０２を０Ｖ、２０３を２０Ｖ、２０５を開放に
する事により、１８，２０，２１がオン状態になり、２
０６が０Ｖ、２０８が約１８Ｖ（２０Ｖ−トランジスタ
２０のしきい値電圧（基板効果含む））となる。これに
よりフローティングゲート２２６に約７Ｖの電圧が誘起
される。２２５の膜厚が１０ナノメートルであるので２
２６と２０８間の電位差により、２２５にはファーラー
ノードハイムトンネル電流が流れる。ファーラーノード
ハイムトンネル電流は一般的には薄い酸化膜に１０メガ
エレクトロンボルト／センチメートル（ＭｅＶ／ｃｍ）
以上の電界を印加した時に流れる。このファーラーノー
ドハイムトンネル電流により、２０８から２２６に正孔
が注入され、メモリセルのしきい値が低くなる（例えば
メモリセルの初期のしきい値が例えば２Ｖとすると、書
き込み後は−２Ｖ〜−３Ｖ）。この時、２０４が０Ｖ
で、２０１が０Ｖであるので２４以外のメモリセルには
高電圧が印加されないので、書き込まれない。

【００１３】消去時には、２００に例えば２０Ｖ、２０
２に例えば２０Ｖ、２０３に０Ｖを印加する事により、
２０６が約１８Ｖ、２０８が０Ｖになる。これにより２
２６には約１１Ｖが誘起され、ファーラーノードハイム
トンネル電流が２２５を流れ、電子が２２６に注入さ
れ、メモリセルのしきい値が高くなる（例えば６〜７
Ｖ）。この時２０１が０Ｖであるので、２０７は開放状
態となり２６，２７は消去されない。しかし、２０４が
０Ｖであるので、２５は２４と同じく消去されてしま
う。換言すれば、消去時には２０６と同じノードにつな
がるメモリセルは全て消去されしきい値が高くなってし
まう事となる。

【００１４】２４の呼び出し時には２００に例えば５
Ｖ、２０２に３Ｖ、２０３に２Ｖを印加する事により、
１８及び２０がオン状態となり、２４のドレインが２
Ｖ、制御ゲートが５Ｖとなる。この時、メモリセルのし
きい値が６〜７Ｖと高いとメモリセルはオフ状態であり
ドレイン−ソース間に電流が流れない。メモリセルのし
きい値が−２〜３Ｖと低い場合、メモリセルはオン状態
であり、ドレインーソース間に電流が流れる。この電流
の有無（あるいは大小）により記憶情報の読みだしを行
なっている。

【００１５】（従来の問題点１）上記の従来例は書き換
えに当たり、ファーラーノーダハイムトンネル電流を利
用し、電荷の注入を行なうが為、書き換え時にはメモリ
セルには比較的小さい電流（例えば１メモリセル当たり
１０ピコアンペアから１０００ピコアンペア）しか必要
としないという利点がある。しかし、欠点としてメモリ
ーアレーの中で書き込みを選択的におこなう為には、図
８の２０，２１，２２，２３の用にメモリセルを相互に
分離する為の別のトランジスタを必要としている（図８
で２０，２１，２２，２３がない場合、２４のメモリセ
ルに書き込むとき、２６のメモリセルにも書き込まれて
しまう事が理解できよう）。このため、１ビットにつき
１個の分離用トランジスタを設けたとすると、その占有
面積は例えば８０〜１５０（ミクロン）必要となる。メ
モリセルを大規模に集積化した場合、この欠点により大
規模化が妨げられることになる。

【００１６】（従来の技術−２）図１１及び図１２に第
２の従来のメモリセルを示す。第２の従来例は、第１の
従来例に対し、書き込み時にチャンネルホットエレクト
ロン注入を利用することにより、分離用トランジスタを
不用にしたものである。この従来例については、例えば
文献１、３、４、５に説明されてある。図１１において
３０，３１，３２及び３３はメモリセルであり、３００
及び３０１はワード線であり、３００は３０及び３１の
ゲートに接続され、３０１は３２及び３３のゲートに接
続される。３０２及び３０３はビット線であり、３０２
は３０及び３２のドレインに接続され、３０４はソース
線であり、３０，３１，３２，３３のソースに接続され
ている。

【００１７】図１２は図１１のＡ−Ｂ面の断面図で１ビ
ット分を示したものである。３０５はＰ型シリコン基板
であり、３０４’及び３０２’はＮ型不純物拡散層、３
０６はチャンネル上の薄いシリコン熱酸化膜（例えば１
０ナノメートル）である。３０９は例えば多結晶ポリシ
リコンで形成されたフローティングゲートであり、３０
０は例えば多結晶ポリシリコンで形成された制御ゲート
である。３０７は３００と３０９間の絶縁膜（例えば２
５ナノメートルの窒化酸化物）である。３０９は絶縁層
であり、３０２は例えばアルミを主材料としたビット線
であり、３０８は３０２と３０２’をつなぐコンタクト
部である。

【００１８】上記第２の従来例の書き換え及び読みだし
の方式について、表２に記す。

【００１９】

【表２】

【００２０】フローティングゲートに電荷が存在しない
場合のしきい値が例えば２Ｖであるとする。図１１のメ
モリセル３０を選択した場合、書き込み時は、３００を
例えば１２Ｖにし、３０１を０Ｖにし、３０２を５Ｖに
し、３０３を０Ｖにし、３０４は０Ｖにする。この時、
前記カップリングレシオＲｐを０. ６とすると、フロー
ティングゲート３０９には、約７Ｖが誘起される。これ
によりメモリセルのドレイン−ソース間には電子のチャ
ンネル層が形成され、しかも高いゲート電圧とドレイン
電圧のため、ドレイン近傍でホットエレクトロンが生
じ、このホットエレクトロンがシリコンーゲート酸化膜
間の電位障壁を越えて、フローティングゲート３０９に
注入される。

【００２１】この現象については、例えば文献７に詳し
く記載がある。このチャンネルホットエレクトロン（以
下ＣＨＥ）による注入により、メモリセル３０のしきい
値は高く（例えば６〜８Ｖ）なる。この際メモリセルの
ドレイン−ソース間には３００マイクロアンペアから１
ミリアンペアの電流が流れる。３０１が０Ｖ、３０３が
０Ｖであるので、３１，３２，３３のメモリセルには書
き込まれない。消去時は、３００を例えば−９Ｖにし、
３０１を例えば０Ｖとし、３０２及び３０３を開放に
し、３０４を例えば５Ｖとする。この時、フローティン
グゲート３０９には、約−７Ｖが誘起され、ゲート酸化
膜３０６を経由して３０９からソース３０４（＝３０
４’）にファーラーノードハイムトンネル電流により電
子が引き抜かれる。この電子の引き抜き量を制御回路に
より適度に調整することにより、メモリセルのしきい値
を２〜３Ｖと低くする。

【００２２】消去時において制御回路による調整が必要
な理由は、しきい値が０Ｖ以下になってしまうと、読み
だし時に、非選択であるにもかかわらず、メモリセルの
ドレイン−ソース間に電流が流れてしまい、読みだし不
良となってしまう為、しきい値を正に制御する為であ
る。この時３０のメモリセルと同様３１も消去されてし
まう。即ち消去時には選択されたメモリセルと同一ワー
ド線上のメモリセルも同時に消去されてしまう。３２及
び３３は３０１が０Ｖの為、消去されない。

【００２３】読みだし時には、３００を例えば５Ｖ、３
０１を０Ｖ、３０２を例えば１Ｖ、３０３を０Ｖ、３０
４を０Ｖとする事により、３０のしきい値が高い場合
（例えば６〜８Ｖ）、ドレイン−ソース間には電流が流
れないが、３０のしきい値が低い場合（例えば２〜３
Ｖ）、ドレイン−ソース間に電流が流れる事になる。読
みだし時にメモリセルのドレインに印加する電圧を１Ｖ
以上にすると、書き込み時のドレイン電圧は５Ｖである
ので、誤書き込みを起こしてしまう（文献６参照）。

【００２４】（従来の問題点２）上記の第２の従来例
は、第１の従来例のメモリセルに対し、選択的に書き込
むときに、分離用トランジスタを必要としないという利
点を有している。しかしながら、書き込み時にＣＨＥ注
入を利用する為、メモリセルのドレインに大きな電流を
必要とするという欠点がある。ファーラーノーダハイム
トンネル電流を使用する書き込みの場合、必要とする電
流量が小さいので、例えば３Ｖの電源電圧での使用時に
おいても、チャージポンプ回路等の昇圧回路を集積回路
に備えることにより、単一電源電圧での動作が可能であ
る。これに対し、ＣＨＥ注入でドレインから書き込む場
合、ホットエレクトロンを発生させる必要からドレイン
電圧の低下に限度があり、例えば最小加工寸法が０. ８
ミクロンレベルの集積回路で６〜７Ｖ必要なものが、
０. ５ミクロンレベルになっても５Ｖにしか下げられな
い。あるいは、ＣＨＥ注入を用いて書き込み時のドレイ
ン電圧を３Ｖ程度に下げることができたとしても、読み
だし時におけるドレイン電圧による誤書き込みは、より
起こりやすくなりメモリセルの信頼性を劣化させる事に
なる。即ち、従来技術によるＣＨＥ注入をもちいた書き
換えは、ファーラーノードハイムトンネル電流を用いた
書き換えよりも、単一電源電圧での動作（書き換え及び
読みだし）という制約の中では、低電圧化が困難であ
る。

【００２５】

【発明が解決しようとする課題】そこで、本発明は、単
一電源電圧での書き換え及び読みだしを可能にし、かつ
低電源電圧化が容易なＥＥＰＲＯＭメモリセルの書き換
え方式を提供すると共に、書き込み時に選択的に書き込
むために、分離用トランジスタを必要としない、最小ト
ランジスタ構成でのメモリセルを提供するものである。

【００２６】

【課題を解決するための手段】本発明は上記課題を解決
するために、マトリクス状に配置された複数のＥＥＰＲ
ＯＭメモリセルにおいて、選択したメモリセルの書き込
み時には、該メモリセルの制御ゲートに接地電位より低
い第１の電圧を印加し、該メモリセルのドレインには接
地電位に比べ高い第２の電圧を印加し、前記第１の電圧
と前記第２の電圧との電位差によって該メモリセルの電
荷注入層から電荷をドレインへとトンネル現象により引
き抜く事により、該メモリセルを書き込みレベルにし、
前記選択したメモリセルの制御ゲートと電気的に共通な
制御ゲートを有する、選択されていない少なくとも１つ
の第２のメモリセルのドレインには、前記第２の電圧よ
り低い第３の電圧を印加し、前記第３の電圧は該制御ゲ
ートの第１の電圧との電位差においても前記トンネル現
象をおこさない程度の電圧であり、前記選択したメモリ
セルのドレインと電気的に共通なドレインを有する、選
択されていない少なくても１つの第３のメモリセルの制
御ゲートには、第１の電圧よりも高く第２の電圧よりも
低い第４の電圧を印加し、前記第４の電圧は該メモリセ
ルのドレインの第２の電圧との電位差においても前記ト
ンネル現象を起こさない程度の電圧であることを特徴と
した書き込み方式であり、更にＥＥＰＲＯＭメモリセル
の消去には、トンネル現象ないしＣＨＥ注入により、該
メモリセルの電荷注入層に負電荷を注入する事により、
該メモリセルを消去レベルにすることを特徴とした、書
き換え方式を提案している。

【００２７】

【作用】本発明は、ＥＥＰＲＯＭメモリセルの書き込み
時において、トンネル現象を用いることにより、電荷注
入層からドレインへと電荷を引き抜くのであるが、従来
と異なり、選択したメモリセルの制御ゲートには負電圧
を印加し、ドレインに印加する電圧の高低（例えば５Ｖ
と０Ｖ）により、トンネル現象の有無、すなわち書き込
みの有無を制御するものである。選択したメモリセルの
制御ゲートに負電圧を印加し、選択したメモリセルとド
レインが電気的に共通で非選択のメモリセルの制御ゲー
トには、負電圧より高くメモリセルのしきい値電圧より
低い電圧（例えば負電圧を−８Ｖでメモリセルのしきい
値を２Ｖとすると、非選択のメモリセルの制御ゲートの
電圧は、例えば０Ｖ）を印加することにより、トンネル
現象を防止する。

【００２８】更に消去時においては例えば選択したメモ
リセルの制御ゲートに電源電圧より高い高電圧（例えば
１８Ｖ）を印加しそのドレイン及びソースを接地するこ
とにより、基板から電荷注入層へトンネル現象により、
電子を注入する。選択していないメモリセルの制御ゲー
トは、接地電圧とすることにより、トンネル現象はおき
ず、消去されない。

【００２９】ここでトンネル現象とは、ファーラーノー
ドハイムトンネルあるいは直接トンネルのいずれかを意
味する。また、電荷注入層とは、ポリシリコンのフロー
ティングゲートのみを意味するのではなく、窒化物によ
る絶縁層等の電荷を注入でき蓄積できる層を意味する。

【００３０】

【実施例】以下に本発明の実施例について図面を参照し
て説明する。 （本発明の第１の実施例）図１乃至図５に本発明の第１
の実施例を示す。図１では１０，１１，１２及び１３は
例えば電荷注入層として、フローティングゲートを有す
るＥＥＰＲＯＭメモリセルであり、ドレイン端子及びソ
ース端子及び制御ゲート端子及びフローティングゲート
を有している。１００及び１０１はワード線であり、列
方向のデコーダ回路により、任意のワード線が選択／非
選択にされる。１００は１０の制御ゲートと１１の制御
ゲートに接続されており、１０１は１２の制御ゲートと
１３の制御ゲートに接続されている。１０２及び１０３
はビット線であり、列方向のデコーダ回路により選択さ
れる。１０２は１０のドレイン及び１２のドレインに接
続され、１０３は１１のドレイン及び１３のドレインに
接続されている。１０４はソース線であり、１０，１
１，１２，１３のソースが接続されている。

【００３１】図２に本実施例のＥＥＰＲＯＭメモリセル
の断面図を示す。図１のＡ−Ｂ面でみたものである。１
０５は半導体シリコンＰ型基板であり、１０４’及び１
０２’はＮ型拡散層でソース及びドレインとなってい
る。１０２’と１０４’の間には、ゲート電圧値に応じ
て電子の導電層（チャンネル）を誘起させるチャンネル
領域１１０があり、その上部に薄い絶縁膜１０６（例え
ば厚さ１０ナノメートルの熱酸化膜）がある。チャンネ
ル領域の幅は例えば０．６ミクロンから１ミクロンであ
る。薄い絶縁膜の上部には導電性多結晶ポリシリコンで
形成されたフローティングゲート１０９があり、１０９
の厚さは例えば１５０ナノメートルである。１０９の上
部には薄い絶縁層（例えば酸化膜及び窒化膜で形成され
た厚さ２５ナノメートルの絶縁層）１０７があり、１０
７の上部には例えば導電性多結晶ポリシリコンで形成さ
れた制御ゲート１００がある。１００の厚さは例えば２
５０ナノメートルである。１０２はアルミを主材料とし
たビット線であり、コンタクト部１０８を介して１０
２’と接続されている。１０２と１００の間は、絶縁層
１１１がある。なおフローティングゲートに電荷が注入
されていない時のメモリセルのしきい値は例えば２Ｖと
する。

【００３２】図３に本実施例におけるメモリセルの平面
図を示す。１５０がＮ型の拡散層（メモリセルのドレイ
ン及びソース及びソース線）、１５１がワード線（＝制
御ゲート）、１５２がフローティングゲート、１５４が
ビット線、１５３がコンタクト部である。図３でのメモ
リセルの１ビット分の占有面積は例えば１０（ミクロ
ン）² である。

【００３３】本発明の書き換え方式の実施例を図１、図
２、図３及び図４を用いて説明する。図４は図１の書き
込み時における印加電圧を示したものである。まず１０
の書き込み時においては、１００の電圧をＶｗ１とし例
えばＶｗ１＝−８Ｖを印加する。１０２の電圧をＶｐｒ
ｇ１とし例えばＶｐｒｇ１＝６Ｖを印加する。さらに１
０５の電圧をＶｓｕｂとし、例えばＶｓｕｂ＝０Ｖと
し、１０４の電圧をＶａｓとし、１０４は例えば開放し
ておく。この時の電圧関係は、Ｖｐｒｇ１＞Ｖｓｕｂ≒
０Ｖ＞Ｖｗ１である。この時、制御ゲートに負電圧が印
加されているので、メモリセル１０，１１はオフ状態で
ありチャンネルは形成されない。（１）式に上記電圧を
導入し、例えばＲｐ＝０．６と設定し、Ｃｄ及びＣｓの
値がＣｉｐに比べ十分小さいとすると、フローティイン
グゲート１０９とドレイン１０２’の電位差は約１０．
５Ｖとなる。この電位差により、ファーラーノーダハイ
ムトンネル電流が流れ、１０９から１０２’へと電子が
引き抜かれる。書き込むメモリセルは、あらかじめ消去
レベルにあり、電子が引き抜かれる事により、しきい値
電圧は低くなる。しきい値電圧が過剰に低くなりすぎな
い用、書き込み時間等を適切にする事により、しきい値
を例えば２Ｖにすることが可能である。

【００３４】更に１０の書き込み時において、１０１の
電圧をＶｗ２とし例えばＶｗ２＝０Ｖ印加（Ｖｗ２＞Ｖ
ｗ１）し、１０３の電圧をＶｐｒｇ２とし例えば０Ｖを
印加すると、１１の制御ゲートとドレイン間は８Ｖの電
位差となり、これにより、１１のフローティングゲート
には約７Ｖの電圧が誘起されるが、この電位差では、フ
ァーラーノードハイム電流は起こらず、１１のしきい値
は変化しない。また１２の制御ゲートとドレイン間は６
Ｖの電位差となり、これにより、１２のフローティング
ゲートとドレイン間には約５．５Ｖの電位差が生じるが
この電位差でも無論、ファーラーノードハイムトンネル
は起こらず、１２のしきい値も変化しない。１３におい
ては、ドレイン−ソース間に電位差がないので、しきい
値の変化はない。

【００３５】次に本発明の一実施例での、消去時の方式
を述べる。図５に消去時の印加電圧を示す。１０の消去
時において、１００の電圧をＶｅｒｓ１とし例えばＶｅ
ｒｓ１＝１８Ｖを印加し、１０２，１０３及び１０４の
電圧をＶｓｅとし例えばＶｓｅ＝０Ｖを印加（Ｖｅｒｓ
１＞＞Ｖｓｅ）する。１０の制御ゲートに１８Ｖの高電
圧が印加されるので、１０及び１１はオン状態となり、
チャンネルが形成される。このため、１０２，１０３及
び１０４は同電圧となる。１０の制御ゲートとチャンネ
ル間には１８Ｖの電圧が印加される為、Ｒｐ＝０．６と
すると、１０のフローティングゲートには、約１１Ｖの
電圧が誘起される。これにより、ファーラーノードハイ
ムトンネルにより、チャンネル領域からフローティング
ゲートへと電子が注入され、１０のしきい値は高く（例
えば６〜８Ｖ）なる。１２及び１３は１０１が０Ｖであ
るので、しきい値は変化しない。１１は１０と同様な電
圧が印加されるので消去されてしまう。即ち、本実施例
においても選択したメモリセルと同一ワード線上にある
メモリセルも消去してしまう。この点については、従来
の技術も同様である。

【００３６】なお、本実施例の説明のために、電圧値を
記してあるが、この電圧値はメモリセルの構造とくに、
酸化膜や層間絶縁膜のキャパシタンス値やカップリング
レシオの値により、変更されるべきものであり、特許請
求の範囲に記載の関係を満足すればよい。

【００３７】（本発明の第１の実施例の効果）この様に
本発明の第１の実施例の書き込み方式によれば、トンネ
ル現象を用いながらも、必要とした分離用トランジスタ
を必要としない、メモリアレイが実現でき、従来技術の
１に比べて占有面積の大幅な減少を実現できる。更に本
発明によれば、読みだし時においては、メモリセルのド
レインに印加する電圧を書き込みにチャンネルホットエ
レクトロン注入を利用しないが故に従来技術の２に比べ
て高くすることができ（例えば従来技術の２では、１Ｖ
に対し、本発明の実施例では２Ｖ以上）、読みだし時の
メモリセルのオン電流を大きくとれる。この結果、本発
明の実施例によれば、読みだし時の読みだし速度が高速
になる効果がある。さらに、本発明の第１の実施例によ
れば、書き換えにファーラーノードハイムトンネル電流
を利用しているが故に、単一電源電圧での低電圧化が容
易に実現できるという利点がある。さらに、本発明の第
１の実施例によれば、消去はメモリセルしきい値電圧を
高くする動作となり、消去時における過剰消去の問題を
生じさせない。従来技術の２においては、メモリアレイ
全部を一括消去する際の、メモリセルのプロセスばらつ
きによる過剰消去が問題となり、これを防止する為、消
去作業を時分割し消去作業の途中でベリファイ動作を行
なう不便さがあり、結果として消去時間が長くなってい
た（例えば１メガビットの集積度では約９００ミリ秒必
要）。本発明の実施例によれば、一括消去の場合でも、
２０ミリ秒以内での動作が可能となる。

【００３８】（本発明の第２の実施例）本発明の第２の
実施例の書き換え方式を以下に述べる。第２の実施例は
書き込み時においては、第１の実施例と同じ動作である
が、消去時が異なる。図６に第２の実施例での消去時の
印加電圧を示す。図６においての記号は全て、図１にお
けるものと同じ意味を有する。本発明の第２の実施例に
おいては、１００の電圧をＶｅｒｓ１とし例えばＶｅｒ
ｓ１＝８Ｖ印加し、１０２，１０３，１０４の電圧をＶ
ｓｅとし例えばＶｓｅ＝−１０Ｖを印加（Ｖｅｒｓ＞０
Ｖ＞Ｖｓｅ）する。１０の制御ゲートに１０Ｖが印加さ
れるので、１０及び１１はオン状態となり、チャンネル
が形成される。この時、メモリセルの基板部はＶｓｅと
同じ電圧にされてある。１０の制御ゲートとチャンネル
間の電位差は１８Ｖ存在するので、第１の実施例と同様
に、チャンネル領域からフローティングゲートにファー
ラーノードハイムトンネル電流により、電子が注入さ
れ、１０及び１１のしきい値が高くなる。また１０１の
電圧をＶｅｒｓ２とし例えばＶｅｒｓ２＝０Ｖを印加す
ると、１２及び１３の制御ゲートとドレイン／ソース／
基板間には８Ｖの電位差が存在する。これにより、フロ
ーティングゲートとドレイン／ソース／基板間には約６
Ｖの電位差が誘起されるが、この電位差ではファーラー
ノードハイムトンネル電流は生じないので１２及び１３
のしきい値は変化しない。

【００３９】（本発明の第２の実施例による効果）第２
の実施例による効果は、第１の実施例による効果に加え
て、書き込み及び消去に使用する、高電圧（特にＶｅｒ
ｓ１）が比較的低く設定できる為、高電圧を制御するメ
モリセルの周辺回路におけるトランジスタ耐圧を低く設
計できるという利点がある。特に高電圧が印加される素
子分離部（フィールド）の幅を第１の実施例に比べて狭
くできるので、より占有面積が小さいＥＥＰＲＯＭの実
現が可能になる。

【００４０】（本発明の第３の実施例）本発明の第３の
実施例の書き換え方式を以下に述べる。第３の実施例
は、書き込み時においては、第１の実施例と同じ動作で
あるが、消去時が異なっている。図７に第３の実施例で
の消去時の印加電圧を示す。図７においての記号及び結
線は全て、図１におけるものと同じ意味を有する。１０
のメモリセルの消去においては、１００の電圧をＶｅｒ
ｓ１とし例えばＶｅｒｓ１＝１２Ｖを印加し、１０４の
電圧をＶｓｅ１とし例えばＶｓｅ１＝５Ｖを印加し、１
０２の電圧をＶｓｅ２とし例えばＶｓｅ２＝０Ｖを印加
する。この場合Ｖｅｒｓ１＞Ｖｓｅ１＞Ｖｓｅ２≧０Ｖ
の電圧関係がある。１０の制御ゲートに１２Ｖ、ソース
に５Ｖ、ドレインに０Ｖを印加するので、ソース近傍で
ホットエレクトロンが生じ、ＣＨＥ注入が起き、１０の
しきい値は高くなる。この時１０１の電圧をＶｅｒｓ２
とし例えばＶｅｒｓ２＝０Ｖを印加すると（Ｖｅｒｓ１
＞Ｖｅｒｓ２）メモリセル１２の制御ゲートは０Ｖ、ド
レインは０Ｖ、ソースは５Ｖとなり、１２はオフ状態の
ままであり、そのしきい値は変化しない。更に１０３の
電圧をＶｓｅ３とし例えばＶｓｅ３＝５Ｖを印加すると
（Ｖｓｅ３≒Ｖｓｅ１＞Ｖｓｅ２）、１１の制御ゲート
は、１２Ｖ、ドレインは５Ｖ、ソースは５Ｖとなる。制
御ゲート電圧が１２Ｖであるので、１１はオン状態とな
りチャンネルが形成されるが、ドレインーソース間に電
位差がないためチャンネル電流が流れず、ＣＨＥ注入が
起きない。ファーラーノードハイムトンネル電流も電位
差が小さいため起きないので、１１のしきい値は変化し
ない。また、１３の制御ゲートには０Ｖ、ドレインに５
Ｖ、ソースに５Ｖ印加されるが、オフ状態であり、電位
差も小さいので１３のしきい値も変化しない。

【００４１】（本発明第３の実施例の効果）本発明の第
３の実施例によれば、従来技術の１で必要とした分離用
トランジスタを必要としない、メモリアレイが実現でき
る。さらに、書き込みにドレインでのファーラノードハ
イムトンネリング、消去にソース方向からのＣＨＥ注入
を用いることにより、従来技術の２に対し以下の点で利
点を有している。一つは、従来技術においては、消去時
はバイト単位（あるいはワード単位、あるいはセクタ単
位）でしか選択消去できなかったのに対し、本発明の第
３の実施例においてはビット単位での消去を可能にして
いる。しかも、従来技術においては、バイト単位（ある
いはワード単位、あるいはセクタ単位）で消去を行なう
ためには、バイト（あるいはワード、あるいはセクタ）
選択用のトランジスタをメモリセルとは別に用意する必
要があったり、あるいはソース線をバイト単位（ワー
ド、セクタ）に分離する必要があったのに対し、本実施
例によれば、それら余分なトランジスタなしで、ビット
単位での消去を実現できる。これにより、従来技術に対
し必要でないメモリセルを書き換える事がなくなり、ま
たメモリアレイの占有面積も小さくできるという利点が
ある。

【００４２】さらに、メモリセルの記憶情報の読みだし
時においては、本発明においても、従来技術においても
選択したメモリセルのドレインに一定の電圧を印加し、
ソースを接地して読みだす訳であるが、本発明の実施例
によれば、ソース方向からＣＨＥ注入を行なえることに
より、ドレイン電圧による誤消去（従来技術２では誤書
き込み）のおそれが少なくなり、読みだし時のドレイン
電圧を従来技術２に対し高く設定でき、ひいては読みだ
し速度がより向上できるという利点がある。また読みだ
し時のドレイン電圧と消去時のソース電圧は独立してい
るため、ＣＨＥ注入の低電圧化が従来技術に比べ、容易
であるという利点もある。

【００４３】本発明の実施例の応用として、実施例１と
実施例３、あるいは実施例２と実施例３の両方を具備す
る書き換え方式がある。この場合、ビット単位での消去
は、実施例３の方式を用い、セクタ単位あるいはもっと
大きなメモリアレイ単位（ブロックないしＥＥＰＲＯＭ
チップ全部のメモリセル）での消去には、実施例２の方
式を用いることができる。複数バイト（数百バイトから
数メガバイト）を同時に消去したい用途においては、実
施例３の方式では、消去に要する消費電流の節約から、
多少の時間を要する（例えば１２８キロバイトでは、約
１．３秒）のに対し、実施例２の方式も併用することに
より、約２０ミリ秒で行なえるという利点がある。

【００４４】以上、本発明による代表的な実施例をいく
つか説明したが、本発明の主旨を損なわず、多少の応用
ないし改善でもって実施することは十分可能である。但
し、それらが本発明の範囲に含まれるのは言うまでもな
い。さらに、本発明は、メモリセルの構造を限定してい
るものではない。特許請求の範囲での書き換え方式を実
現できる構造であれば、十分である。

【００４５】

【発明の効果】以上詳述した本発明によれば、上述した
構成としたことにより、単一電源電圧での書き換え及び
読みだしが可能になり、かつ低電源電圧化が容易な不揮
発性半導体メモリセルの書き換え方式を提供することが
できると共に、書き込み時に選択的に書き込むことによ
り、分離用トランジスタを必要としない、最小トランジ
スタ構成でのメモリセルを用いることが可能となり、し
たがって集積度の向上を図ることができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例であり、はメモリセルと
その電気的結線を示す図である。

【図２】図１に示す第１の実施例のメモリセルの断面図
である。

【図３】図１に示す第１の実施例のメモリセルの平面図
である。

【図４】図１に示す第１の実施例の書き込み時における
印加電圧を説明するための図である。

【図５】図１に示す第１の実施例の消去時における印加
電圧を説明するための図である。

【図６】本発明の第２の実施例の消去時における印加電
圧を説明するための図である。

【図７】本発明の第３の実施例の消去時における印加電
圧を説明するための図である。

【図８】従来例のメモリセルとその電気的結線を示す図
である。

【図９】図８のメモリセルの断面図である。

【図１０】図８のメモリセルの電気的等価回路図であ
る。

【図１１】他の従来例のメモリセルとその電気的結線を
示す図である。

【図１２】図１１のメモリセルの断面図である。

【符号の説明】

１０，１１，１２，１３ ＥＥＰＲＯＭメモリセル １００，１０１ ワード線 １０２，１０３ ビット線 １０４ ソース線 １０５ 半導体シリコンＰ型基板 １０２’ ドレイン １０４’ ソース １１０ チャンネル領域 １０６ 絶縁膜 １０７ 絶縁層 １０８ コンタクト部 １０９ フローティングゲート １１１ 絶縁層

Claims (12)

【特許請求の範囲】
1. 【請求項１】 電気的に書き換えが可能な不揮発性の複
   数の半導体メモリセルにおいて、前記複数のメモリセル
   はマトリクス状に配置されたものであり、前記メモリセ
   ルはドレイン電極とソース電極と前記ソース電極と前記
   ドレイン電極間にチャンネル領域と、前記チャンネル領
   域の上にある薄い絶縁膜と制御ゲート電極と、前記制御
   ゲートと前記チャンネル間に電荷注入層を有したもので
   あり、 前記複数のメモリセルは、書き込みの結果による書き込
   みレベルと消去の結果による消去レベルを有し、 選択したメモリセルの書き込み時には、該メモリセルの
   制御ゲート電極に接地電位に比べ低い第１の電圧を印加
   し、該メモリセルのドレイン電極に接地電位に比べ高い
   第２の電圧を印加し、前記第１の電圧と前記第２の電圧
   との電位差によって、該メモリセルの電荷注入層からド
   レイン電極へと電荷をトンネル現象により引き抜くこと
   により、該メモリセルを書き込みレベルにし、 前記書き込み時において、前記選択したメモリセルの制
   御ゲート電極と電気的に接続されている制御ゲート電極
   を有する、選択されていない少なくとも１つの第２のメ
   モリセルのドレイン電極には、前記第２の電圧より低い
   第３の電圧を印加し、前記第３の電圧は該第２のメモリ
   セルの制御ゲート電極の前記第１の電圧との電位差にお
   いても、前記トンネル現象をおこさない程度の電圧であ
   り、 前記書き込み時において、前記選択したメモリセルのド
   レイン電極と電気的に接続されている、選択されていな
   い少なくとも１つの第３のメモリセルの制御ゲート電極
   には、前記第１の電圧よりも高くメモリセルの前記書き
   込みレベルよりも低い第４の電圧を印加し、前記第４の
   電圧は該第３のメモリセルのドレイン電極の前記第２の
   電圧との電圧差においても、前記トンネル現象をおこさ
   ない程度の電圧であり、 前記選択したメモリセルの消去には、該メモリセルの電
   荷注入層に負電荷を注入し、消去レベルにする事を特徴
   とする不揮発性半導体メモリセルの書き換え方式。
2. 【請求項２】 前記書き込みレベルとは、書き込まれた
   メモリセルが非選択時に該メモリセルの制御ゲート電極
   に印加されるロー電圧により、該メモリセルのドレイン
   電極とソース電極間に検知しうる電流が流れず、且つ該
   メモリセルの制御ゲートに選択時に印加されるハイ電圧
   により該メモリセルのドレイン電極とソース電極間に検
   知しうる電流が流れる様なしきい値電圧であり、 前記消去レベルとは、消去されたメモリセルが選択時に
   該メモリセルの制御ゲート電極に印加されるハイレベル
   電圧により、該メモリセルのドレイン電極とソース電極
   間に検知しうる電流が流れない様なしきい値レベルであ
   る事を特徴とする、請求項１記載の不揮発性半導体メモ
   リセルの書き換え方式。
3. 【請求項３】 前記選択したメモリセルの消去には、該
   メモリセルの制御ゲート電極に第５の電圧を印加し、ド
   レイン電極及びソース電極に第５の電圧より低い第６の
   電圧を印加し、前記第５の電圧と前記第６の電圧の電位
   差により該メモリセルの電荷注入層にチャンネル領域か
   らトンネル現象により負電荷を注入でき、消去レベルに
   する事を特徴とする、請求項１記載の不揮発性半導体メ
   モリセルの書き換え方式。
4. 【請求項４】 前記選択したメモリセルの消去は、該メ
   モリセルの制御ゲート電極に第５の電圧を印加し、該メ
   モリセルのソース電極に接地電位より高い第６の電圧を
   印加し、前記第５の電圧と第６の電圧により該メモリセ
   ルのチャンネル領域よりホットエレクトロン（熱励起さ
   れた電子）を該メモリセルの電荷注入層に注入させるこ
   とにより、該メモリセルを消去レベルにすることを特徴
   とする、請求項１記載の不揮発性半導体メモリセルの書
   き換え方式。
5. 【請求項５】 前記選択したメモリセルの消去方式とし
   て、請求項３記載の方式と請求項４記載の方式との両方
   を具備した、請求項１記載の不揮発性半導体メモリセル
   の書き換え方式。
6. 【請求項６】 消去時において、前記選択したメモリセ
   ルのドレイン電極には前記第６の電圧より低く接地電圧
   近傍の第７の電圧を印加する事により、前記ホットエレ
   クトロンによる注入を行うものであり、前記選択したメ
   モリセルの制御ゲート電極と電気的に接続されている制
   御ゲート電極を有する、選択されていない前記第２のメ
   モリセルのドレイン電極には、前記第６の電圧と同電圧
   ないしその近傍の電圧である第８の電圧を印加し、前記
   第８の電圧は、前記第６及び第５の電圧との関係におい
   てホットエレクトロンによる注入を起こさない程度の電
   圧であることを特徴とする請求項４記載の不揮発性半導
   体メモリセルの書き換え方式。
7. 【請求項７】 請求項３記載の書き換え方式において、
   第６の電圧は接地電圧であり、第５の電圧は、前記消去
   レベルより高い電圧であり、消去時において選択してい
   ないメモリセルの制御ゲート電極には、前記書き込みレ
   ベル電圧より低く接地電圧近傍の電圧を印加する事を特
   徴とする不揮発性半導体メモリセルの書き換え方式。
8. 【請求項８】 請求項３記載の書き換え方式において、
   第６の電圧は接地電圧より低い電圧であることを特徴と
   する不揮発性半導体メモリセルの書き換え方式。
9. 【請求項９】 請求項１記載の書き換え方式において、
   第１の電圧は−４Ｖ（ボルト）から−１５Ｖであり、第
   ２の電圧は、前記薄い絶縁膜に印加される電界が１０メ
   ガエレクトロンボルト／センチメートル（ＭｅＶ／ｃ
   ｍ）以上になるような電圧であり、第３の電圧は第２の
   電圧より少なくとも２Ｖ低く接地電位近傍の電圧であ
   り、前記第４の電圧は３Ｖよりも低く接地電位近傍の電
   圧であることを特徴とする不揮発性半導体メモリセルの
   書き換え方式。
10. 【請求項１０】 請求項６記載の書き換え方式におい
    て、第５の電圧が７Ｖから１８Ｖであり、第６の電圧が
    ２Ｖから９Ｖであり、第７の電圧が０Ｖから２Ｖであ
    り、第８の電圧が２Ｖから９Ｖであることを特徴とする
    不揮発性半導体メモリセルの書き換え方式。
11. 【請求項１１】 請求項７記載の書き換え方式におい
    て、第５の電圧が９Ｖから２２Ｖであることを特徴とす
    る不揮発性半導体メモリセルの書き込み方式。
12. 【請求項１２】 請求項８記載の書き換え方式におい
    て、第６の電圧が−４Ｖから−２２Ｖであることを特徴
    とする不揮発性半導体メモリセルの書き込み方式。