JP3424898B2 - 不揮発性半導体記憶装置の書き換え方法 - Google Patents

不揮発性半導体記憶装置の書き換え方法

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Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、不揮発性半導体記
憶装置、特に浮遊ゲート電極及び制御ゲート電極の二層
ゲート電極を有する浮遊ゲート電極型の不揮発性半導体
記憶装置の書き換え方法に関するものである。
【0002】
【従来の技術】近年、安価で大容量の不揮発性半導体記
憶装置が利用されるようになってきている。このような
不揮発性半導体記憶装置を広く提供するために、前記記
憶装置の微細化と信頼性向上が可能となるような書き換
え方法が求められている。
【0003】以下、従来の不揮発性半導体記憶装置の書
き換え方法の一例について、図2と図3を用いて説明す
る。
【0004】図2は、浮遊ゲート電極型不揮発性半導体
記憶装置の断面図である。図2において、1は素子分離
絶縁膜、2はP型半導体基板、3はN型ウェル、4は第
一のP型ウェル、5は第二のP型ウェル、6は第一のP
型拡散層、7はN型拡散層、8は第二のP型拡散層、9
はソース、10はドレイン、11はゲート絶縁膜、12
は浮遊ゲート電極、13は層間絶縁膜、14は制御ゲー
ト電極である。
【0005】図に示すように、メモリセルは、ゲート絶
縁膜11と層間絶縁膜13によって電気的に絶縁された
浮遊ゲート電極12を有している。ここで、ゲート絶縁
膜11は、少なくとも、ソース9あるいはドレイン10
の領域上にある部分ではトンネル電流を流せる程度の膜
厚を有している。また、メモリセルが配置されている第
二のP型ウェル5の電位は第二のP型拡散層8に印加す
る電圧により制御され、N型ウェル3の電位はN型拡散
層7に印加する電圧により制御され、P型半導体基板2
及び第一のP型ウェル4の電位は、第一のP型拡散層6
に印加される電圧により、通常は接地電位に設定されて
いる。ここで、メモリセルが配置されている第二のP型
ウェル5は、N型ウェル3に覆われており、P型半導体
基板2及び第一のP型ウェル4とは電気的に分離されて
いるために、接地電位以外の電位に制御可能である。
【0006】図3は、従来の書き換え方法を示した図で
ある。図では、メモリセルの各動作、すなわち、書き込
み、消去、読み出しの各動作において、各部の電圧条
件、すなわち、第一のP型ウェル4、N型ウェル3、第
二のP型ウェル5、制御ゲート電極14、ドレイン1
0,ソース9の電圧条件を示している。
【0007】まず、書き込み動作について説明する。こ
こでは、ドレイン10から浮遊ゲート電極12中の電子
をトンネル電流により引き抜くことにより、メモリセル
のしきい値電圧を低くする動作を、書き込みと定義して
いる。
【0008】図のように、第一のP型ウェル4とN型ウ
ェル3及び第二のP型ウェル5の電圧を0V(接地電
位)とし、制御ゲート電極14の電圧を-8.5V、ドレイ
ン10の電圧を4.5V、ソース9の電圧を0Vあるいはオー
プン状態にする。以上の電圧条件により、制御ゲート電
極14とドレイン10の間の電位差が13Vとなり、ドレ
イン10と浮遊ゲート電極12の間のトンネル電流が所
定の電流量となる。
【0009】次に、消去動作について説明する。ここで
は、第二のP型ウェル5から浮遊ゲート電極12へ、電
子をトンネル電流により注入することにより、メモリセ
ルのしきい値電圧を高くする動作を、消去と定義してい
る。
【0010】図のように、第一のP型ウェル4とN型ウ
ェル3の電圧を0V(接地電位)とし、第二のP型ウェ
ル5の電圧を-6.5V、制御ゲート電極14の電圧を6.5
V、ドレイン10の電圧をオープン状態、ソース9の電
圧を-6.5Vにする。以上の電圧条件により、制御ゲート
電極14と第二のP型ウェル5の間の電位差が13Vとな
り、第二のP型ウェル5と浮遊ゲート電極12の間のト
ンネル電流が所定の電流量となる。
【0011】次に、読み出し動作について説明する。読
み出しは、メモリセルのドレイン電流量により判定され
る。
【0012】図3のように、第一のP型ウェル4とN型
ウェル3及び第二のP型ウェル5の電圧を0V(外部か
ら供給される接地電位)とし、制御ゲート電極14の電
圧を3.3V、ドレイン10の電圧を1.0V、ソース9の電圧
を0Vにする。以上の電圧条件において、メモリセルのド
レイン電流量により、書き込み状態と消去状態を判定す
る。すなわち、メモリセルのしきい値電圧が低い状態を
書き込み状態、高い状態を消去状態と判定するため、メ
モリセルが書き込み状態にある時のドレイン電流量は、
消去状態にある時よりも多くなる。
【0013】
【発明が解決しようとする課題】しかしながら、上記従
来の書き換え方法では、第一に、書き込み時に制御ゲー
トに印加する負電圧の絶対値が大きく、それを駆動する
高耐圧トランジスタを縮小できないために、半導体記憶
装置の微細化が困難であるという問題点を有していた。
【0014】また、第二に、メモリセルの信頼性を向上
するためには、メモリセルのゲート絶縁膜を厚くする
か、書き込み時のドレイン電圧を低くする必要がある。
しかし、これらの方法ではトンネル電流量が低下するの
で、この電流量低下を補うために、書き込み時に制御ゲ
ートに印加する負電圧の絶対値をさらに大きく設定する
必要があり、再び、それを駆動する高耐圧トランジスタ
の縮小が困難となり、信頼性の向上も難しいという課題
を有していた。
【0015】第三に、メモリセルの寸法を縮小する場
合、あるいは、メモリセルのしきい値電圧を下げて低電
圧動作を実現する場合、書き込み時のドレイン電圧とメ
モリセルの配置されたP型ウェル間の電位差を小さくす
ることが必要である。しかし、この方法ではトンネル電
流量が低下するために、書き込み時に制御ゲートに印加
する負電圧の絶対値をさらに大きく設定して低下した電
流量を補う必要があり、半導体記憶装置の微細化と低電
圧動作性能の向上に課題を有していた。
【0016】本発明は、上記従来の課題を解決するもの
で、書き換えに使用する負電圧の絶対値を従来に比べて
小さくでき、書き込み時にドレインとP型ウェル間の電
位差を従来に比べて小さくできる不揮発性半導体記憶装
置の書き換え方法を提供することを目的とする。
【0017】
【課題を解決するための手段】請求項1に記載の本発明
は、半導体基板上に形成された制御ゲート電極と、浮遊
ゲート電極と、ゲート絶縁膜と、ドレイン領域及びソー
ス領域とを備えた、N型ウェル若しくはN型基板又は絶
縁膜により電気的に分離されP型ウェル内に配置された
不揮発性半導体記憶装置のメモリ内容の書き換え方法で
あって、前記浮遊ゲート電極と、前記ドレイン領域の拡
散層又は前記ソース領域の拡散層との間にトンネル電流
を流すことにより前記書き換え動作を行う場合、前記P
型ウェルには、外部から供給される接地電位を基準とし
て第一の正電圧を印加し、又、前記制御ゲート電極に
は、前記第一の正電圧より低い電圧を印加し、又、前記
トンネル電流を流す拡散層には、前記第一の正電圧より
高い第二の正電圧を印加し、上記ドレイン領域に前記第
二の正電圧を印加する場合は、前記ソース領域の電圧
を、又、前記ソース領域に前記第二の正電圧を印加する
場合は、前記ドレイン領域の電圧を、前記第一の正電圧
と前記第二の正電圧との間に設定する
【0018】これにより、例えば、書き込み時に制御ゲ
ート電極に印加する負電圧の絶対値を従来方法よりも小
さく設定でき、かつ、ドレインとメモリセルの配置され
たP型ウェルとの間の電位差を従来方法よりも小さく設
定することが可能となる。さらに、例えば、書き込み時
に発生するリーク電流を減らすことができることにより
昇圧回路を小さくできるため、従来に比べてサイズの小
さな不揮発性半導体記憶装置を提供できる。
【0019】請求項2記載の本発明は、上記第一の正電
圧が外部から供給される電源電圧である不揮発性半導体
記憶装置の書き換え方法である。
【0020】これにより、例えば、不揮発性半導体記憶
装置に用いる内部の昇圧回路及び定電圧回路が不要とな
るため、従来に比べてサイズの小さな不揮発性半導体記
憶装置を提供できる。
【0021】
【0022】
【0023】
【発明の実施の形態】以下、本発明の実施形態につい
て、図面を参照しながら説明する。
【0024】図1は、本発明の不揮発性半導体記憶装置
の書き換え方法の一実施の形態で使用する各部の電圧条
件を示した図である。即ち、図1では、メモリセルの各
動作、すなわち、書き込み、消去、読み出しの各動作に
おいて、図2に示した各部の電圧条件、すなわち、第一
のP型ウェル4、N型ウェル3、第二のP型ウェル5、
制御ゲート電極14、ドレイン10,ソース9の電圧条
件を示している。
【0025】尚、本実施の形態の不揮発性半導体記憶装
置の構成は、従来の技術の欄で説明した図2に示す構成
と基本的に同じであるので、構成の説明は省略する。
【0026】以下、本実施の形態の動作を述べる。
【0027】まず、書き込み動作について説明する。こ
こでは、ドレイン10から浮遊ゲート電極12中の電子
をトンネル電流により引き抜くことにより、メモリセル
のしきい値電圧を低くする動作を、書き込みと定義して
いる。
【0028】図のように、第一のP型ウェル4の電圧を
0V(外部から供給される接地電位)とし、N型ウェル
3及び第二のP型ウェル5の電圧を3.3Vとし、制御
ゲート電極14の電圧を−6.5V、ドレイン10の電
圧を6.5V、ソース9の電圧を3.3Vあるいはオー
プン状態にする。以上の電圧条件により、制御ゲート電
極14とドレイン10の間の電位差が13Vとなり、ド
レイン10と浮遊ゲート電極12の間のトンネル電流
が、従来方法と変わらない所定の電流量となる。
【0029】消去動作及び読み出し動作は、従来例と同
様であるので説明を省略する。
【0030】このように、各動作に必要な最大電圧は、
正電位で+6.5V、負電位で−6.5Vとなり、従来
例の正電位で+6.5V、負電位で−8.5Vと比較し
て、負電圧の絶対値を2.0V小さく設定できた。ま
た、メモリセルのドレイン10と第二のP型ウェル5の
間の電位差は、本発明で3.2V、従来例で4.5V
と、1.3V低電圧化できた。
【0031】ここで、書き込み時に使用する負電圧の絶
対値を小さくできたことの効果について説明する。イン
バータなどの通常の構造を有するN型MOSトランジス
タとP型MOSトランジスタを組み合わせた回路考える
と、実際にMOSトランジスタのゲート・ソース間ある
いはドレイン・基板間に印加される電圧は、負電圧と電
源電圧の電位差となる。すなわち、電源電圧が3.3V
の場合、従来例では、
【0032】
【数1】3.3−(−8.5)=11.8[V] となり、本発明では、
【0033】
【数2】3.3−(−6.5)=9.8 [V] となる。つまり、従来例では11.8V以上、本発明で
は9.8V以上の耐圧を有する高耐圧MOSトランジス
タを作成する必要がある。高耐圧化するためには、ゲー
ト電極長を長くする、オフセット領域を設ける、ゲート
絶縁膜を厚くするなどの方法が採られるが、これらの方
法は微細化に逆行する方法である。これに対して本発明
のように、書き込み時に制御ゲート電極に印加する負電
圧の絶対値を小さくできる方法では、高耐圧MOSトラ
ンジスタのゲート電極長を従来方法に比べて小さくでき
るのである。
【0034】次に、書き込み時にドレイン10と第二の
P型ウェル5との間の電位差を小さくすることには3つ
の効果がある。
【0035】まず、第1点目はメモリセルの信頼性であ
る。メモリセルのドレイン10と第二のP型ウェル5と
の間の電位差を大きくしていくと、ドレイン10近傍の
バンド・バンド間トンネル電流に起因するホットホール
電流が多く発生するようになり、メモリセルのゲート絶
縁膜11にホットホールが注入される。このホットホー
ルは、メモリセルの電荷保持特性などの信頼性を劣化さ
せるものである。ここで、メモリセルのドレイン10と
第二のP型ウェル5との間の電位差を小さく設定できれ
ば、バンド・バンド間トンネル電流に起因するホットホ
ールのゲート絶縁膜11への注入を抑えられ、メモリセ
ルの信頼性が向上する。
【0036】第2点目は、低電圧動作特性である。半導
体記憶装置の低電圧動作特性を改善するためには、メモ
リセルのしきい値電圧を下げる必要がある。メモリセル
のしきい値電圧VTMは、
【0037】
【数3】VTM=VTM(VD=0)−α×VD で表される。ここで、VTM(VD=0)は、ドレイン
電圧が0Vの場合のしきい値電圧であり、VDはドレイ
ン電圧、αは正の定数である。このように、ドレイン電
圧を上げるとしきい値電圧は下がる。書き込み時に印加
されるドレイン電圧は、非選択のメモリセルにも印加さ
れるために、非選択のメモリセルは、書き込み時のドレ
イン電圧が印加されても電流を流さない、すなわち、し
きい値電圧が正である必要がある。つまり、
【0038】
【数4】 VTM=VTM(VD=0)−α×VD≧0 VTM(VD=0)≧α×VD となるVTM(VD=0)に設定することが必要とな
る。
【0039】例えば、メモリセルのドレイン10と第二
のP型ウェル5の間の電位差は、本発明の第一の実施の
形態では3.2V、従来例で4.5Vであるから、上式
において、α=0.2とすると、メモリセルしきい値電
圧の下限は、本発明では、
【0040】
【数5】VTM(VD=0)=3.2×0.2=0.6
4[V] であるのに対し従来例では、
【0041】
【数6】VTM(VD=0)=4.5×0.2=0.9
0[V] となる。つまり、本発明は、従来例に比べて約0.25
Vメモリセルのしきい値電圧を低下できたので、半導体
記憶装置の低電圧動作特性も、約0.25V改善でき
た。
【0042】第3点目は、メモリセルの微細化である。
本発明では、メモリセルのドレイン10と第二のP型ウ
ェル5の間の電位差が小さくなるため、メモリセルに必
要なドレイン耐圧を下げることができる。メモリセルの
ドレイン耐圧を下げられると、メモリセルのゲート長を
小さくでき、また、メモリセルのドレイン拡散層幅も狭
くできる。よって、メモリセルの微細化が可能となる。
【0043】なお、本実施の形態の電圧値は一例であ
り、メモリセルを形成すべきP型ウェルを正電圧に設定
できれば、他の値でも良い。また、本実施の形態では、
ドレイン10からの浮遊ゲート電極12中の電子引き抜
き動作に本発明を適用したが、ソース9からの上記動作
に適用しても良い。また、この例では、浮遊ゲート電極
12への電子注入として第二のP型ウェル5と浮遊ゲー
ト電極12の間のトンネル電流を用いたが、ドレイン1
0、あるいはソース9からのホットエレクトロン注入を
用いても良い。また、メモリセル構造の例として、スタ
ック・ゲート型構造を用いたが、スプリット・ゲート型
構造や3層ポリシリコン型構造を用いたメモリセルに適
用しても良い。また、第二のP型ウェル5とP型半導体
基板2との電気的分離にN型ウェル3を用いたが、P型
半導体基板2上にN型エピタキシャル成長層を備えたも
のを用いても良いし、絶縁膜を用いても良い。また、絶
縁膜の配置は、トレンチ分離による横側の分離あるいは
SOI構造を用いた下側の分離などを適用しても良い。
【0044】また、第二のP型ウェル5へ印加する正電
圧として電源電圧を使用すれば、昇圧回路や定電圧回路
などが不要となり、回路規模を小さくでき、小さな不揮
発性半導体記憶装置を実現できる。
【0045】また、書き込み時に、ソース9の電圧を、
第二のP型ウェル5に印加する第一の正電圧とドレイン
10に印加する第二の正電圧の間に設定することによ
り、バックバイアス効果によりメモリセルのしきい値電
圧が上昇し、リーク電流を低減できる。リーク電流が低
減できると、昇圧回路を小さくできるため回路を小さく
構成でき、小さな不揮発性半導体記憶装置を実現でき
る。
【0046】以上のように、本実施形態によれば、メモ
リセルの配置されている第二のP型ウェル5の電位を外
部から供給される接地電位よりも高い正電圧に設定する
ことにより、メモリセルの書き換え動作に必要な、制御
ゲート電極14に印加する負電圧の絶対値を小さくで
き、かつ、ドレイン10と第二のP型ウェル5との間の
電位差を小さくできる。
【0047】以上のことから、本発明の不揮発性半導体
記憶装置の書き換え方法は、メモリセルの配置されてい
るP型ウェルの電位を外部から供給される接地電位より
も高い正電圧に設定する方法であり、メモリセルの書き
換え動作に必要な、制御ゲート電極に印加する負電圧の
絶対値を小さくでき、かつ、ドレインとメモリセルの配
置されたP型ウェルとの間の電位差を小さくできるた
め、微細で、信頼性が高く、かつ低電圧動作が可能な不
揮発性半導体記憶装置を実現できる。
【0048】
【発明の効果】以上述べたところから明らかなように本
発明は、従来に比べてより微細化が可能であるという長
所を有する。
【図面の簡単な説明】
【図1】本発明の一実施の形態の不揮発性半導体記憶装
置の書き換え方法に使用する各部の電圧条件を示す図
【図2】従来技術の説明及び本実施の形態の説明で使用
する浮遊ゲート電極型不揮発性半導体記憶装置の断面図
【図3】従来の不揮発性半導体記憶装置の書き換え方法
に使用する各部の電圧条件を示す図
【符号の説明】
1 素子分離絶縁膜 2 P型半導体基板 3 N型ウェル 4 第一のP型ウェル 5 第二のP型ウェル 6 第一のP型拡散層 7 N型拡散層 8 第二のP型拡散層 9 ソース 10 ドレイン 11 ゲート絶縁膜 12 浮遊ゲート電極 13 層間絶縁膜 14 制御ゲート電極
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 FI H01L 29/792 (58)調査した分野(Int.Cl.7,DB名) H01L 21/8247 G11C 16/02 G11C 17/00 H01L 27/115 H01L 29/788 H01L 29/792

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項1】 半導体基板上に形成された制御ゲート電
    極と、浮遊ゲート電極と、ゲート絶縁膜と、ドレイン領
    域及びソース領域とを備えた、N型ウェル若しくはN型
    基板又は絶縁膜により電気的に分離されP型ウェル内に
    配置された不揮発性半導体記憶装置のメモリ内容の書き
    換え方法であって、 前記浮遊ゲート電極と、前記ドレイン領域の拡散層又は
    前記ソース領域の拡散層との間にトンネル電流を流すこ
    とにより前記書き換え動作を行う場合、前記P型ウェル
    には、外部から供給される接地電位を基準として第一の
    正電圧を印加し、又、前記制御ゲート電極には、前記第
    一の正電圧より低い電圧を印加し、又、前記トンネル電
    流を流す拡散層には、前記第一の正電圧より高い第二の
    正電圧を印加し、 前記ドレイン領域に前記第二の正電圧を印加する場合
    は、前記ソース領域の電圧を、又、前記ソース領域に前
    記第二の正電圧を印加する場合は、前記ドレイン領域の
    電圧を、前記第一の正電圧と前記第二の正電圧との間に
    設定する ことを特徴とする不揮発性半導体記憶装置の書
    き換え方法。
  2. 【請求項2】 前記第一の正電圧が外部から供給される
    電源電圧であることを特徴とする請求項1記載の不揮発
    性半導体記憶装置の書き換え方法。
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