JP2830447B2 - 半導体不揮発性記憶装置 - Google Patents
半導体不揮発性記憶装置Info
- Publication number
- JP2830447B2 JP2830447B2 JP2275942A JP27594290A JP2830447B2 JP 2830447 B2 JP2830447 B2 JP 2830447B2 JP 2275942 A JP2275942 A JP 2275942A JP 27594290 A JP27594290 A JP 27594290A JP 2830447 B2 JP2830447 B2 JP 2830447B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- memory
- gate
- diffusion layer
- memory transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体不揮発性記憶装置に利用する。
本発明は、特に、記憶情報の電気的な消去が可能な半
導体不揮発性記憶装置に利用する。
導体不揮発性記憶装置に利用する。
〔概要〕 本発明は、半導体基板上に形成されたメモリトランジ
スタを備えた半導体不揮発性記憶装置において、 メモリトランジスタの上面に設けられ、メモリトラン
ジスタと直列に接続された薄膜トランジスタからなる選
択トランジスタを設けることにより、 メモリセルの微細化を図ったものである。
スタを備えた半導体不揮発性記憶装置において、 メモリトランジスタの上面に設けられ、メモリトラン
ジスタと直列に接続された薄膜トランジスタからなる選
択トランジスタを設けることにより、 メモリセルの微細化を図ったものである。
記憶情報の電気的な消去可能な半導体不揮発性記憶装
置の代表的なものに、Flotox（Floating−gate tunnel
oxide）型メモリセルがある。このFl−otox型メモリセ
ルは第３図に示す構造を有している。
置の代表的なものに、Flotox（Floating−gate tunnel
oxide）型メモリセルがある。このFl−otox型メモリセ
ルは第３図に示す構造を有している。
半導体基板１上に浮遊ゲート10を有するメモリトラン
ジスタ17と、選択トランジスタ19とが形成され、ノード
領域18でメモリトランジスタ17のドレイン拡散層４と選
択トランジスタ19のソース拡散層20とが接続されてい
る。
ジスタ17と、選択トランジスタ19とが形成され、ノード
領域18でメモリトランジスタ17のドレイン拡散層４と選
択トランジスタ19のソース拡散層20とが接続されてい
る。
メモリセルの消去動作は以下のようにして行う。選択
トランジスタ19の選択ゲート12を高電位例えば20Vに
し、メモリトランジスタ17の制御ゲート11を高電位例え
ば20Vにし、メモリトランジスタ17のソース拡散層３、
選択トランジスタ19のドレイン拡散層21、および半導体
基板１を接地することで、メモリトランジスタ17のドレ
イン拡散層４よりトンネル領域５のトンネル絶縁膜７を
介して浮遊ゲート10に電子をファウエル−ノルドハイム
（Fowler−Nordheim）トンネリングにより注入する。
トランジスタ19の選択ゲート12を高電位例えば20Vに
し、メモリトランジスタ17の制御ゲート11を高電位例え
ば20Vにし、メモリトランジスタ17のソース拡散層３、
選択トランジスタ19のドレイン拡散層21、および半導体
基板１を接地することで、メモリトランジスタ17のドレ
イン拡散層４よりトンネル領域５のトンネル絶縁膜７を
介して浮遊ゲート10に電子をファウエル−ノルドハイム
（Fowler−Nordheim）トンネリングにより注入する。
また、メモリセルの書き込み動作は次のように行う。
選択トランジスタ19のドレイン拡散層21を高電位例えば
20Vにし、選択ゲート12に例えば5Vを印加し、選択トラ
ンジスタ19をオン状態とする。次に、メモリトランジス
タ17の制御ゲート11を接地し、ソース拡散層３は浮遊電
位状態にすることで、メモリトランジスタ17のドレイン
拡散層４に20V近い高電位が印加され、浮遊ゲート10よ
りトンネル領域５のトンネル絶縁膜７を対してファウエ
ル−ノルドハイムトンネリングにより電子が放出され
る。
選択トランジスタ19のドレイン拡散層21を高電位例えば
20Vにし、選択ゲート12に例えば5Vを印加し、選択トラ
ンジスタ19をオン状態とする。次に、メモリトランジス
タ17の制御ゲート11を接地し、ソース拡散層３は浮遊電
位状態にすることで、メモリトランジスタ17のドレイン
拡散層４に20V近い高電位が印加され、浮遊ゲート10よ
りトンネル領域５のトンネル絶縁膜７を対してファウエ
ル−ノルドハイムトンネリングにより電子が放出され
る。
ここで、従来のFlotox型メモリセルの選択トランジス
タ19のドレイン拡散層21には書き込み動作時に、高電圧
が印加されるためドレイン拡散層21を深く形成する等の
高耐圧構造にする必要がある。このため、選択ゲート12
を短チャネル化することは非常に困難であり、メモリセ
ルの微細化にとって大きな課題となっている。
タ19のドレイン拡散層21には書き込み動作時に、高電圧
が印加されるためドレイン拡散層21を深く形成する等の
高耐圧構造にする必要がある。このため、選択ゲート12
を短チャネル化することは非常に困難であり、メモリセ
ルの微細化にとって大きな課題となっている。
本発明の目的は、前記の課題を解消することにより、
選択ゲートの短チャネル化を図り、より微細化された半
導体不揮発性記憶装置を提供することにある。
選択ゲートの短チャネル化を図り、より微細化された半
導体不揮発性記憶装置を提供することにある。
本発明は、半導体基板上に形成されたメモリトランジ
スタを備えた半導体不揮発性記憶装置において、前記メ
モリトランジスタの上部に設けられ、前記メモリトラン
ジスタと直列に接続された薄膜トランジスタから構成さ
れた選択トランジスタを備え、前記メモリトランジスタ
の制御ゲートと前記選択トランジスタの選択ゲートとが
共用の構成であることを特徴とする。
スタを備えた半導体不揮発性記憶装置において、前記メ
モリトランジスタの上部に設けられ、前記メモリトラン
ジスタと直列に接続された薄膜トランジスタから構成さ
れた選択トランジスタを備え、前記メモリトランジスタ
の制御ゲートと前記選択トランジスタの選択ゲートとが
共用の構成であることを特徴とする。
選択トランジスタを、メモリトランジスタ上面に絶縁
膜を介して形成された、例えば多結晶シリコン薄膜を用
いて形成した薄膜トランジスタとする。そして、選択ト
ランジスタのソース拡散層はメモリトランジスタのドレ
イン拡散層に接して設けられ両トランジスタは直列に接
続される。
膜を介して形成された、例えば多結晶シリコン薄膜を用
いて形成した薄膜トランジスタとする。そして、選択ト
ランジスタのソース拡散層はメモリトランジスタのドレ
イン拡散層に接して設けられ両トランジスタは直列に接
続される。
従って、メモリセルの大きさは、メモリトランジスタ
の大きさだけとなり、メモリセルの微細化を図ることが
できる。
の大きさだけとなり、メモリセルの微細化を図ることが
できる。
なお、メモリトランジスタとしては、電気的に書き込
み消去が可能な型であればよく、例えば、浮遊ゲート
型、または多層ゲート絶縁膜型を用いることができる。
また、選択トランジスタの選択ゲートは別に設けずにメ
モリトランジスタの制御ゲートと共用してもよい。さら
に薄膜トランジスタは、例えば、多結晶シリコン薄膜を
用いて形成される。
み消去が可能な型であればよく、例えば、浮遊ゲート
型、または多層ゲート絶縁膜型を用いることができる。
また、選択トランジスタの選択ゲートは別に設けずにメ
モリトランジスタの制御ゲートと共用してもよい。さら
に薄膜トランジスタは、例えば、多結晶シリコン薄膜を
用いて形成される。
以下、本発明の実施例について図面を参照して説明す
る。
る。
第１図は、本発明の第一実施例を示す模式的断面図で
ある。
ある。
本第一実施例は、半導体基板１上に浮遊ゲート10を有
するメモリトランジスタ17が形成され、このメモリトラ
ンジスタ17上部の層間絶縁膜16を介して、多結晶シリコ
ン薄膜13に選択トランジスタ19が形成され、メモリトラ
ンジスタ17のドレイン拡散層４と選択トランジスタ19の
ソース拡散層14とがノード領域18で接続されている。
するメモリトランジスタ17が形成され、このメモリトラ
ンジスタ17上部の層間絶縁膜16を介して、多結晶シリコ
ン薄膜13に選択トランジスタ19が形成され、メモリトラ
ンジスタ17のドレイン拡散層４と選択トランジスタ19の
ソース拡散層14とがノード領域18で接続されている。
ここで、選択トランジスタ19を構成する多結晶シリコ
ン薄膜13の膜厚は、約1000Åとし、また、選択トランジ
スタ19のドレイ拡散層15の不純物濃度を約1018〜1019cm
-3程度にすることで、ドレイン拡散層15の耐圧を20V以
上にすることが可能である。
ン薄膜13の膜厚は、約1000Åとし、また、選択トランジ
スタ19のドレイ拡散層15の不純物濃度を約1018〜1019cm
-3程度にすることで、ドレイン拡散層15の耐圧を20V以
上にすることが可能である。
なお、第１図において、２は素子分離絶縁膜、３はメ
モリトランジスタ17のソース拡散層、５はトンネル領
域、６は第一ゲート絶縁膜、７はトンネル絶縁膜、８は
第二ゲート絶縁膜、９は第三ゲート絶縁膜、11は制御ゲ
ート、12は選択ゲート、および15は選択トランジスタ19
のドレイン拡散層である。
モリトランジスタ17のソース拡散層、５はトンネル領
域、６は第一ゲート絶縁膜、７はトンネル絶縁膜、８は
第二ゲート絶縁膜、９は第三ゲート絶縁膜、11は制御ゲ
ート、12は選択ゲート、および15は選択トランジスタ19
のドレイン拡散層である。
本発明の特徴は、第１図において、選択トランジスタ
19を、メモリトランジスタ17上に、薄膜トランジスタの
形で形成したことにある。
19を、メモリトランジスタ17上に、薄膜トランジスタの
形で形成したことにある。
次に、本第一実施例の動作について説明する。
メモリセルの消去・書き込み動作は、前述のFlotox型
メモリセルと同様にして行う。
メモリセルと同様にして行う。
すなわち、メモリトランジスタ17が、トンネル領域５
を通じて、ファウエル−ノルドハイムトンネリングによ
り電子を浮遊ゲート10に注入して消去して行い、ファウ
エル−ノルドハイムトンネリングにより電子を浮遊ゲー
ト10から放出して書き込むを行う。
を通じて、ファウエル−ノルドハイムトンネリングによ
り電子を浮遊ゲート10に注入して消去して行い、ファウ
エル−ノルドハイムトンネリングにより電子を浮遊ゲー
ト10から放出して書き込むを行う。
これまでは、Flotox型のメモリセルを例に上げて説明
してきたが、本発明はメモリトランジスタが他の型のメ
モリセルに関しても適応できる。
してきたが、本発明はメモリトランジスタが他の型のメ
モリセルに関しても適応できる。
次に、異なる型のメモリトランジスタとして、浮遊ゲ
ートを有するが、書き込み動作は浮遊ゲートに電子をチ
ャネルホットエレクトロン注入することで行い、消去動
作はメモリトランジスタのソース拡散層に高電圧を印加
して、浮遊ゲートから電子をソース拡散層にゲート酸化
膜を介してファウエル−ノルドハイムトンネリングによ
り放出して行う型のものを例に上げ、本発明の第二実施
例として説明する。
ートを有するが、書き込み動作は浮遊ゲートに電子をチ
ャネルホットエレクトロン注入することで行い、消去動
作はメモリトランジスタのソース拡散層に高電圧を印加
して、浮遊ゲートから電子をソース拡散層にゲート酸化
膜を介してファウエル−ノルドハイムトンネリングによ
り放出して行う型のものを例に上げ、本発明の第二実施
例として説明する。
第２図は本発明の第二実施例を示す模式的断面図であ
る。
る。
本第二実施例において、メモリトランジスタ17は、半
導体基板１上に、第一ゲート絶縁膜６、浮遊ゲート10、
第二ゲート絶縁膜８、および制御ゲート11が順次積層し
て形成され、前記浮遊ゲート10を間にはさんで半導体基
板１表面にソース拡散層３およびドレイン拡散層４が形
成されてメモリトランジスタ17が構成される。
導体基板１上に、第一ゲート絶縁膜６、浮遊ゲート10、
第二ゲート絶縁膜８、および制御ゲート11が順次積層し
て形成され、前記浮遊ゲート10を間にはさんで半導体基
板１表面にソース拡散層３およびドレイン拡散層４が形
成されてメモリトランジスタ17が構成される。
また、メモリトランジスタ17の制御ゲート11の上面が
露出するように層間絶縁膜16が形成され、制御ゲート11
の上表面を含んで覆うように形成された第三ゲート絶縁
膜９を介して多結晶シリコン薄膜13が形成され、多結晶
シリコン薄膜13に、制御ゲート11を間にはさんでソース
拡散層14およびドレイン拡散層15が形成されて選択トラ
ンジスタ19が構成される。
露出するように層間絶縁膜16が形成され、制御ゲート11
の上表面を含んで覆うように形成された第三ゲート絶縁
膜９を介して多結晶シリコン薄膜13が形成され、多結晶
シリコン薄膜13に、制御ゲート11を間にはさんでソース
拡散層14およびドレイン拡散層15が形成されて選択トラ
ンジスタ19が構成される。
この構造では、メモリトランジスタ17の制御ゲート11
が選択トランジスタ19の選択ゲートの役割も兼ねてい
る。
が選択トランジスタ19の選択ゲートの役割も兼ねてい
る。
本発明の特徴は、第１図において、メモリトランジス
タ17上に、メモリトランジスタの制御ゲートと選択ゲー
トを兼ねるように、薄膜トランジスタからなる選択トラ
ンジスタ19を設けたことにある。
タ17上に、メモリトランジスタの制御ゲートと選択ゲー
トを兼ねるように、薄膜トランジスタからなる選択トラ
ンジスタ19を設けたことにある。
次に、本第二実施例の動作について説明する。
メモリセルの書き込み動作は次のようにして行う。メ
モリトランジスタ17の制御ゲート11をメモリトランジス
タ17および選択トランジスタ19が「オン」するように高
電位例えば15Vにし、メモリトランジスタ17のソース拡
散層３を接地し、選択トランジスタ19のドレイン拡散層
15は高電位例えば10Vにすることで、メモリトランジス
タ17に飽和領域の動作をさせ、この際に生じるチャネル
ホットエレクトロンを浮遊ゲート10に注入する。この書
き込み動作によりメモリトランジスタ17のしいき値電圧
は高く例えば8Vになるように設定する。
モリトランジスタ17の制御ゲート11をメモリトランジス
タ17および選択トランジスタ19が「オン」するように高
電位例えば15Vにし、メモリトランジスタ17のソース拡
散層３を接地し、選択トランジスタ19のドレイン拡散層
15は高電位例えば10Vにすることで、メモリトランジス
タ17に飽和領域の動作をさせ、この際に生じるチャネル
ホットエレクトロンを浮遊ゲート10に注入する。この書
き込み動作によりメモリトランジスタ17のしいき値電圧
は高く例えば8Vになるように設定する。
メモリセルの消去動作は次のようにして行う。メモリ
トランジスタ17の制御ゲート11を接地し、メモリトラン
ジスタ17のドレイン拡散層４を浮遊電位状態にして、メ
モリトランジスタ17のソース拡散層３に高電圧、例えば
15V程度を印加して、メモリトランジスタの浮遊ゲート1
0から電子をファウエル−ノルドハイムトンネリングに
より第一ゲート絶縁膜６を介して放出する。この消去動
作によりメモリトランジスタ17のしきい値電圧は低く例
えば3V以下になるように設定する。
トランジスタ17の制御ゲート11を接地し、メモリトラン
ジスタ17のドレイン拡散層４を浮遊電位状態にして、メ
モリトランジスタ17のソース拡散層３に高電圧、例えば
15V程度を印加して、メモリトランジスタの浮遊ゲート1
0から電子をファウエル−ノルドハイムトンネリングに
より第一ゲート絶縁膜６を介して放出する。この消去動
作によりメモリトランジスタ17のしきい値電圧は低く例
えば3V以下になるように設定する。
また、記憶されたデータの読み出し動作は以下のよう
になる。メモリトランジスタ17の制御ゲート11に例えば
5V印加し、メモリトランジスタ17のソース拡散層３を接
地し、選択トランジスタ19のドレイン拡散層15に1V程度
の電圧を印加して電流が流れるか否かにより、メモリト
ランジスタ17の書き込み状態を判定する。
になる。メモリトランジスタ17の制御ゲート11に例えば
5V印加し、メモリトランジスタ17のソース拡散層３を接
地し、選択トランジスタ19のドレイン拡散層15に1V程度
の電圧を印加して電流が流れるか否かにより、メモリト
ランジスタ17の書き込み状態を判定する。
ところで、本第二実施例で記したような浮遊ゲートに
チャネルホットエレクトロン注入することで書き込み、
浮遊ゲートからファウエル−ノルドハイムトンネリング
により電子を放出して消去するタイプのメモリトランジ
スタは、次の条件を満たすならば、選択トランジスタが
なくても動作できる。
チャネルホットエレクトロン注入することで書き込み、
浮遊ゲートからファウエル−ノルドハイムトンネリング
により電子を放出して消去するタイプのメモリトランジ
スタは、次の条件を満たすならば、選択トランジスタが
なくても動作できる。
その条件とは、消去後のメモリトランジスタのしきい
値電圧が絶対値の低いエンハンスメント型に設定できる
ことである。
値電圧が絶対値の低いエンハンスメント型に設定できる
ことである。
しかし現実には、ファウエル−ノルドハイムトンネリ
ングにより浮遊ゲートより電子を放出する際には、同時
に正孔が浮遊ゲートに注入され、消去動作後には、メモ
リトランジスタはディプリーション型になってしまう。
そのため、読み出し動作の際にメモリセルが選択できな
いという問題が生じる。
ングにより浮遊ゲートより電子を放出する際には、同時
に正孔が浮遊ゲートに注入され、消去動作後には、メモ
リトランジスタはディプリーション型になってしまう。
そのため、読み出し動作の際にメモリセルが選択できな
いという問題が生じる。
このため、このタイプのメモリトランジスタにも選択
トランジスタを直列に接続するのが現実的である。ここ
で、本発明の第二実施例で記したように、選択トランジ
スタをメモリトランジスタの上部に形成することで、選
択トランジスタがない場合と同等のメモリセル寸法を実
現できる。
トランジスタを直列に接続するのが現実的である。ここ
で、本発明の第二実施例で記したように、選択トランジ
スタをメモリトランジスタの上部に形成することで、選
択トランジスタがない場合と同等のメモリセル寸法を実
現できる。
以上、本発明の第一実施例および第二実施例について
の説明においては、選択トランジスタは、多結晶シリコ
ン薄膜に形成された薄膜トランジスタであるとしてきた
が、無論、単結品化されたシリコン薄膜トランジスタで
あっても、また、他のタイプの半導体薄膜トランジスタ
であってもよいことはいうまでもない。
の説明においては、選択トランジスタは、多結晶シリコ
ン薄膜に形成された薄膜トランジスタであるとしてきた
が、無論、単結品化されたシリコン薄膜トランジスタで
あっても、また、他のタイプの半導体薄膜トランジスタ
であってもよいことはいうまでもない。
以上説明したように、本発明は、メモリトランジスタ
に直列に接続される選択トランジスタを、多結晶シリコ
ンと薄膜による薄膜トランジスタで前記メモリトランジ
スタの上部に形成することで、メモリセルが１トランジ
スタ分の面積で実現でき、メモリセルの微細化を図るこ
とができる効果がある。
に直列に接続される選択トランジスタを、多結晶シリコ
ンと薄膜による薄膜トランジスタで前記メモリトランジ
スタの上部に形成することで、メモリセルが１トランジ
スタ分の面積で実現でき、メモリセルの微細化を図るこ
とができる効果がある。
第１図は本発明の第一実施例を示す模式的断面図。 第２図は本発明の第二実施例を示す模式的断面図。 第３図は従来例を示す模式的断面図。 １……半導体基板、２……素子分離絶縁膜、３、14、20
……ソース拡散層、４、15、21……ドレイン拡散層、５
……トンネル領域、６……第一ゲート絶縁膜、７……ト
ンネル絶縁膜、８……第二ゲート絶縁膜、９……第三ゲ
ート絶縁膜、10……浮遊ゲート、11……制御ゲート、12
……選択ゲート、13……多結晶シリコン薄膜、16……層
間絶縁膜、17……メモリトランジスタ、18……ノード領
域、19……選択トランジスタ。
……ソース拡散層、４、15、21……ドレイン拡散層、５
……トンネル領域、６……第一ゲート絶縁膜、７……ト
ンネル絶縁膜、８……第二ゲート絶縁膜、９……第三ゲ
ート絶縁膜、10……浮遊ゲート、11……制御ゲート、12
……選択ゲート、13……多結晶シリコン薄膜、16……層
間絶縁膜、17……メモリトランジスタ、18……ノード領
域、19……選択トランジスタ。
フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 29/788 H01L 29/792 H01L 27/115 H01L 21/8247 H01L 29/786
Claims (1)
- 【請求項１】半導体基板上に形成されたメモリトランジ
スタを備えた半導体不揮発性記憶装置において、 前記メモリトランジスタの上部に設けられ、前記メモリ
トランジスタと直列に接続された薄膜トランジスタから
構成された選択トランジスタを備え、 前記メモリトランジスタの制御ゲートと前記選択トラン
ジスタの選択ゲートとが共用の構成である ことを特徴とする半導体不揮発性記憶装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2275942A JP2830447B2 (ja) | 1990-10-15 | 1990-10-15 | 半導体不揮発性記憶装置 |
| EP91117461A EP0481392B1 (en) | 1990-10-15 | 1991-10-14 | Semiconductor non-volatile memory device |
| DE69123814T DE69123814T2 (de) | 1990-10-15 | 1991-10-14 | Nichtflüchtige Halbleiterspeicheranordnung |
| KR1019910018086A KR960016835B1 (ko) | 1990-10-15 | 1991-10-15 | 반도체 비휘발성 메모리 디바이스 |
| US07/775,463 US5267195A (en) | 1990-10-15 | 1991-10-15 | Semiconductor non-volatile memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2275942A JP2830447B2 (ja) | 1990-10-15 | 1990-10-15 | 半導体不揮発性記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04151877A JPH04151877A (ja) | 1992-05-25 |
| JP2830447B2 true JP2830447B2 (ja) | 1998-12-02 |
Family
ID=17562580
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2275942A Expired - Fee Related JP2830447B2 (ja) | 1990-10-15 | 1990-10-15 | 半導体不揮発性記憶装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5267195A (ja) |
| EP (1) | EP0481392B1 (ja) |
| JP (1) | JP2830447B2 (ja) |
| KR (1) | KR960016835B1 (ja) |
| DE (1) | DE69123814T2 (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7071060B1 (en) * | 1996-02-28 | 2006-07-04 | Sandisk Corporation | EEPROM with split gate source side infection with sidewall spacers |
| US5471422A (en) * | 1994-04-11 | 1995-11-28 | Motorola, Inc. | EEPROM cell with isolation transistor and methods for making and operating the same |
| US5498560A (en) * | 1994-09-16 | 1996-03-12 | Motorola, Inc. | Process for forming an electrically programmable read-only memory cell |
| JP2689921B2 (ja) * | 1994-09-29 | 1997-12-10 | 日本電気株式会社 | 半導体不揮発性記憶装置及びその製造方法 |
| US5554551A (en) * | 1994-11-23 | 1996-09-10 | United Microelectronics Corporation | Method of manufacture of an EEPROM cell with self-aligned thin dielectric area |
| KR0142603B1 (ko) * | 1995-03-14 | 1998-07-01 | 김주용 | 플래쉬 이이피롬 셀 및 그 제조방법 |
| JPH11143379A (ja) | 1997-09-03 | 1999-05-28 | Semiconductor Energy Lab Co Ltd | 半導体表示装置補正システムおよび半導体表示装置の補正方法 |
| US6274900B1 (en) | 1998-01-05 | 2001-08-14 | Texas Instruments Incorporated | Semiconductor device architectures including UV transmissive nitride layers |
| US6022770A (en) * | 1998-03-24 | 2000-02-08 | International Business Machines Corporation | NVRAM utilizing high voltage TFT device and method for making the same |
| KR100298586B1 (ko) * | 1999-07-13 | 2001-11-01 | 윤종용 | 비휘발성 메모리 소자 |
| US6087695A (en) * | 1999-08-20 | 2000-07-11 | Worldwide Semiconductor Mfg | Source side injection flash EEPROM memory cell with dielectric pillar and operation |
| TW523881B (en) * | 2001-02-08 | 2003-03-11 | Samsung Electronics Co Ltd | Non-volatile memory device and method of manufacturing the same |
| KR100399415B1 (ko) * | 2001-02-08 | 2003-09-26 | 삼성전자주식회사 | 비휘발성 메모리소자 및 그의 제조방법 |
| CN105633101A (zh) * | 2016-04-01 | 2016-06-01 | 京东方科技集团股份有限公司 | Tft阵列基板及其制造方法、显示装置 |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57132365A (en) * | 1981-02-10 | 1982-08-16 | Toshiba Corp | Nonvolatile semiconductor memory storage |
| JPS59121880A (ja) * | 1982-12-28 | 1984-07-14 | Toshiba Corp | 不揮発性半導体記憶装置 |
| JPS60182162A (ja) * | 1984-02-28 | 1985-09-17 | Nec Corp | 不揮発性半導体メモリ |
| JPS6177359A (ja) * | 1984-09-21 | 1986-04-19 | Fujitsu Ltd | 半導体記憶装置 |
| JPS6178169A (ja) * | 1984-09-26 | 1986-04-21 | Hitachi Ltd | 半導体記憶装置 |
| JPS61134059A (ja) * | 1984-12-05 | 1986-06-21 | Toshiba Corp | 半導体記憶装置 |
| JPS61194877A (ja) * | 1985-02-25 | 1986-08-29 | Nec Corp | 絶縁ゲ−ト型不揮発性半導体メモリ |
| JPS6271263A (ja) * | 1985-09-25 | 1987-04-01 | Hitachi Ltd | 半導体装置 |
| JPS62265768A (ja) * | 1986-05-13 | 1987-11-18 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置 |
| JPS6370557A (ja) * | 1986-09-12 | 1988-03-30 | Nec Corp | 半導体メモリセル |
| JPH01255269A (ja) * | 1988-04-05 | 1989-10-12 | Oki Electric Ind Co Ltd | 半導体記憶装置 |
| US5057885A (en) * | 1989-07-28 | 1991-10-15 | Casio Computer Co., Ltd. | Memory cell system with first and second gates |
| US4964080A (en) * | 1990-03-09 | 1990-10-16 | Intel Corporation | Three-dimensional memory cell with integral select transistor |
| JPH03278580A (ja) * | 1990-03-28 | 1991-12-10 | Casio Comput Co Ltd | 薄膜トランジスタメモリ |
-
1990
- 1990-10-15 JP JP2275942A patent/JP2830447B2/ja not_active Expired - Fee Related
-
1991
- 1991-10-14 DE DE69123814T patent/DE69123814T2/de not_active Expired - Fee Related
- 1991-10-14 EP EP91117461A patent/EP0481392B1/en not_active Expired - Lifetime
- 1991-10-15 US US07/775,463 patent/US5267195A/en not_active Expired - Fee Related
- 1991-10-15 KR KR1019910018086A patent/KR960016835B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR920008927A (ko) | 1992-05-28 |
| DE69123814T2 (de) | 1997-07-10 |
| EP0481392A2 (en) | 1992-04-22 |
| JPH04151877A (ja) | 1992-05-25 |
| DE69123814D1 (de) | 1997-02-06 |
| KR960016835B1 (ko) | 1996-12-21 |
| EP0481392B1 (en) | 1996-12-27 |
| US5267195A (en) | 1993-11-30 |
| EP0481392A3 (en) | 1993-01-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3068291B2 (ja) | 半導体記憶装置 | |
| US7092296B2 (en) | Nonvolatile semiconductor memory | |
| JP3238461B2 (ja) | Ｅｐｒｏｍセルアレイ | |
| JP3073645B2 (ja) | 不揮発性半導体記憶装置およびその動作方法 | |
| JP2830447B2 (ja) | 半導体不揮発性記憶装置 | |
| JP3162264B2 (ja) | フラッシュメモリの書換え方法 | |
| JP2989760B2 (ja) | フラッシュメモリセルおよびその製造方法 | |
| JPH11126494A (ja) | 不揮発性半導体記憶装置のデータ消去方法 | |
| JPH07120721B2 (ja) | 不揮発性半導体記憶装置 | |
| JP3073725B2 (ja) | 半導体集積回路装置 | |
| JP3069358B2 (ja) | 半導体集積回路装置 | |
| JP3104978B2 (ja) | 不揮発性半導体記憶装置の制御方法 | |
| JP2667444B2 (ja) | 不揮発性半導体記憶装置 | |
| JP2723247B2 (ja) | 不揮発性半導体メモリ装置 | |
| JPH04336469A (ja) | 不揮発性半導体記憶装置 | |
| JPS58112370A (ja) | 半導体不揮発性記憶装置 | |
| JP3067420B2 (ja) | 不揮発性記憶装置およびその駆動方法 | |
| JP3424898B2 (ja) | 不揮発性半導体記憶装置の書き換え方法 | |
| JP2001223278A (ja) | 不揮発性半導体メモリ | |
| JPH0817209B2 (ja) | 半導体装置 | |
| JP3253351B2 (ja) | 不揮発性半導体メモリ及びその書き込み方法 | |
| JPH02112286A (ja) | 不揮発性半導体メモリ | |
| JPS6146979B2 (ja) | ||
| JPH05129624A (ja) | 半導体記憶装置 | |
| JPS6322398B2 (ja) |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |