JP2689921B2 - 半導体不揮発性記憶装置及びその製造方法 - Google Patents
半導体不揮発性記憶装置及びその製造方法Info
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Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体装置に関し、特に
ＥＥＰＲＯＭ型の記憶素子をメモリセルとする半導体不
揮発性記憶装置に関する。
ＥＥＰＲＯＭ型の記憶素子をメモリセルとする半導体不
揮発性記憶装置に関する。
【０００２】
【従来の技術】半導体記憶装置として種々のタイプのも
のが開発され製造されているが、その中で現在フラッシ
ュＥＥＰＲＯＭが注目されている。これは、この不揮発
性記憶装置のメモリセルが１個の浮遊ゲート型トランジ
スタで構成できるため、半導体素子の高密度化が容易に
なり記憶装置の高集積化が行われ易いためである。しか
し、この不揮発性記憶装置はその他の記憶装置たとえば
ＤＲＡＭあるいはＳＲＡＭ等の揮発性記憶装置に比し、
動作電圧が高くなる。これは浮遊ゲート型トランジスタ
の特性から避けられないことである。
のが開発され製造されているが、その中で現在フラッシ
ュＥＥＰＲＯＭが注目されている。これは、この不揮発
性記憶装置のメモリセルが１個の浮遊ゲート型トランジ
スタで構成できるため、半導体素子の高密度化が容易に
なり記憶装置の高集積化が行われ易いためである。しか
し、この不揮発性記憶装置はその他の記憶装置たとえば
ＤＲＡＭあるいはＳＲＡＭ等の揮発性記憶装置に比し、
動作電圧が高くなる。これは浮遊ゲート型トランジスタ
の特性から避けられないことである。
【０００３】この浮遊ゲート型トランジスタは２層のゲ
ート電極の構造をしており、第１層ゲート電極が半導体
基板主面のシリコン酸化膜上に形成され、この第１層ゲ
ート電極の上部にシリコン酸化膜とシリコン窒化膜の複
合した層間絶縁膜が設けられ、更にこの層間絶縁膜の上
部に第２ゲート電極である制御ゲート電極が形成され
る。このような構造において、不揮発性の記憶情報電荷
は第１層ゲート電極である浮遊ゲート電極に蓄積され
る。そこで、この情報電荷の書込み及び消去は、半導体
基板から浮遊ゲート電極への電子の注入及び浮遊ゲート
電極から半導体基板への電子の放出でそれぞれ行われ
る。このためには前述のシリコン酸化膜に高電界を加え
る必要が生じる。このような理由から先述の高い動作電
圧が必要になってくる。
ート電極の構造をしており、第１層ゲート電極が半導体
基板主面のシリコン酸化膜上に形成され、この第１層ゲ
ート電極の上部にシリコン酸化膜とシリコン窒化膜の複
合した層間絶縁膜が設けられ、更にこの層間絶縁膜の上
部に第２ゲート電極である制御ゲート電極が形成され
る。このような構造において、不揮発性の記憶情報電荷
は第１層ゲート電極である浮遊ゲート電極に蓄積され
る。そこで、この情報電荷の書込み及び消去は、半導体
基板から浮遊ゲート電極への電子の注入及び浮遊ゲート
電極から半導体基板への電子の放出でそれぞれ行われ
る。このためには前述のシリコン酸化膜に高電界を加え
る必要が生じる。このような理由から先述の高い動作電
圧が必要になってくる。
【０００４】このフラッシュＥＥＰＲＯＭは現在、低消
費電力化あるいは低電圧電源化の方向にある。このため
に、前述のシリコン酸化膜を電子のトンネル効果で流れ
るＦＮ（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）電流で、先
述した電子の注入および放出を行う方法がとられるとと
もに、内部昇圧回路で内部電圧を高くする方法がとられ
る。ここで、内部昇圧回路を効果的に使用するために
は、図４に示すようにメモリセル・アレイを適当に分割
することが必要になる。
費電力化あるいは低電圧電源化の方向にある。このため
に、前述のシリコン酸化膜を電子のトンネル効果で流れ
るＦＮ（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）電流で、先
述した電子の注入および放出を行う方法がとられるとと
もに、内部昇圧回路で内部電圧を高くする方法がとられ
る。ここで、内部昇圧回路を効果的に使用するために
は、図４に示すようにメモリセル・アレイを適当に分割
することが必要になる。
【０００５】以下に、図４を用いて上述のメモリセル・
アレイの分割について説明する。更に、このようにメモ
リセル・アレイの分割をする場合のトランジスタの構造
及びその配列について図５を用いて説明する。ここで、
図４はフラッシュＥＥＰＲＯＭのメモリセル部の回路図
であり、図５（ａ）及び図５（ｂ）はそれぞれ、このメ
モリセル部の断面図とその配列の平面図である。なお、
図５（ａ）は図５（ｂ）に示すＡ−Ｂで切断した断面図
になっている。また、図５（ｂ）の平面図は図面を簡明
にするためにメモリセル部のトランジスタの拡散層とゲ
ート電極について示されている。
アレイの分割について説明する。更に、このようにメモ
リセル・アレイの分割をする場合のトランジスタの構造
及びその配列について図５を用いて説明する。ここで、
図４はフラッシュＥＥＰＲＯＭのメモリセル部の回路図
であり、図５（ａ）及び図５（ｂ）はそれぞれ、このメ
モリセル部の断面図とその配列の平面図である。なお、
図５（ａ）は図５（ｂ）に示すＡ−Ｂで切断した断面図
になっている。また、図５（ｂ）の平面図は図面を簡明
にするためにメモリセル部のトランジスタの拡散層とゲ
ート電極について示されている。
【０００６】図４に示すように、不揮発性記憶素子の浮
遊ゲート型トランジスタで形成されたメモリセルトラン
ジスタＭ11，Ｍ21，Ｍn1，Ｍ12，Ｍ22，Ｍn2が配列され
る。これらのトランジスタのドレイン領域は副ビットＳ
１，Ｓ２に接続され選択トランジスタＷ11，Ｗ12を通し
ノードＮ１，Ｎ２で主ビット線Ｍ１，Ｍ２に結線され
る。なお、選択トランジスタＷ21，Ｗ22は他のブロック
のメモリセルに用いられるものである。更に、メモリセ
ルトランジスタのソース領域は消去ビット線Ｋ１に結線
されセクター消去トランジスタＳ11に接続される。
遊ゲート型トランジスタで形成されたメモリセルトラン
ジスタＭ11，Ｍ21，Ｍn1，Ｍ12，Ｍ22，Ｍn2が配列され
る。これらのトランジスタのドレイン領域は副ビットＳ
１，Ｓ２に接続され選択トランジスタＷ11，Ｗ12を通し
ノードＮ１，Ｎ２で主ビット線Ｍ１，Ｍ２に結線され
る。なお、選択トランジスタＷ21，Ｗ22は他のブロック
のメモリセルに用いられるものである。更に、メモリセ
ルトランジスタのソース領域は消去ビット線Ｋ１に結線
されセクター消去トランジスタＳ11に接続される。
【０００７】上述した各トラジスタのゲート電極はそれ
ぞれ次のような配線に接続される。すなわち、メモリセ
ルトランジスタの制御ゲート電極はワード線Ｗ1 ，
Ｗ2 ，Ｗn に、選択トランジスタのゲート電極は選択ワ
ード線ＷＳ1 ，ＷＳ2 に、セクター消去トランジスタＳ
11のゲート電極は消去ワード線ＷＳＳにそれぞれ結線さ
れる。以上のようにして、半導体不揮発性記憶装置のメ
モリセル・アレイの分割が行われる。
ぞれ次のような配線に接続される。すなわち、メモリセ
ルトランジスタの制御ゲート電極はワード線Ｗ1 ，
Ｗ2 ，Ｗn に、選択トランジスタのゲート電極は選択ワ
ード線ＷＳ1 ，ＷＳ2 に、セクター消去トランジスタＳ
11のゲート電極は消去ワード線ＷＳＳにそれぞれ結線さ
れる。以上のようにして、半導体不揮発性記憶装置のメ
モリセル・アレイの分割が行われる。
【０００８】次に、このようなメモリセル部の選択トラ
ンジスタとメモリセルトランジスタの構造について説明
する。図５（ａ）に示すように、シリコン基板１０１表
面に選択トランジスタのソース・ドレイン領域となる選
択トランジスタ用拡散層１０２，１０２ａが形成され
る。そして、選択トランジスタ用ゲート絶縁膜１０３が
半導体基板１０１の主面に形成され、その上部に選択ト
ランジスタ用ゲート電極１０４が形成される。そして、
前述の選択トランジスタ用拡散層１０２は第１層間絶縁
膜１０５と第２層間絶縁膜１０６に形成されたコンタク
ト孔を通して主ビット線１０７に接続される。
ンジスタとメモリセルトランジスタの構造について説明
する。図５（ａ）に示すように、シリコン基板１０１表
面に選択トランジスタのソース・ドレイン領域となる選
択トランジスタ用拡散層１０２，１０２ａが形成され
る。そして、選択トランジスタ用ゲート絶縁膜１０３が
半導体基板１０１の主面に形成され、その上部に選択ト
ランジスタ用ゲート電極１０４が形成される。そして、
前述の選択トランジスタ用拡散層１０２は第１層間絶縁
膜１０５と第２層間絶縁膜１０６に形成されたコンタク
ト孔を通して主ビット線１０７に接続される。
【０００９】又、メモリセル部にはメモリセルトランジ
スタ用拡散層１０８，１０８ａが形成され、これがこの
トランジスタのソース・ドレイン領域になる。そして、
メモリセルトランジスタの第１ゲート絶縁膜１０９と、
浮遊ゲート電極１１０と、第２ゲート絶縁膜１１１と、
制御ゲート電極１１２とが形成されて不揮発性記憶素子
であるメモリセルトランジスタができあがる。このよう
にした後、メモリセルトランジスタ用拡散層１０８は第
１層間絶縁膜１０５に形成されたコンタクト孔を通して
副ビット線１１３に接続される。ここで、メモリセルト
ランジスタ用拡散層１０８は選択トランジスタ用拡散層
１０２ａと電気的に接続されている。
スタ用拡散層１０８，１０８ａが形成され、これがこの
トランジスタのソース・ドレイン領域になる。そして、
メモリセルトランジスタの第１ゲート絶縁膜１０９と、
浮遊ゲート電極１１０と、第２ゲート絶縁膜１１１と、
制御ゲート電極１１２とが形成されて不揮発性記憶素子
であるメモリセルトランジスタができあがる。このよう
にした後、メモリセルトランジスタ用拡散層１０８は第
１層間絶縁膜１０５に形成されたコンタクト孔を通して
副ビット線１１３に接続される。ここで、メモリセルト
ランジスタ用拡散層１０８は選択トランジスタ用拡散層
１０２ａと電気的に接続されている。
【００１０】先述したように、この選択トランジスタあ
るいはメモリセルトランジスタのソース・ドレイン領域
及び選択トランジスタのゲート電極には高い電圧が印加
される。このために、選択トランジスタ用拡散層１０
２，１０２ａ及びメモリセルトランジスタ用拡散層１０
８，１０８ａは不純物濃度勾配を有するように深めに形
成され、更に選択トランジスタ用ゲート絶縁膜１０３は
厚く形成される。
るいはメモリセルトランジスタのソース・ドレイン領域
及び選択トランジスタのゲート電極には高い電圧が印加
される。このために、選択トランジスタ用拡散層１０
２，１０２ａ及びメモリセルトランジスタ用拡散層１０
８，１０８ａは不純物濃度勾配を有するように深めに形
成され、更に選択トランジスタ用ゲート絶縁膜１０３は
厚く形成される。
【００１１】以上のように形成される選択トランジスタ
の選択トランジスタ用ゲート電極１０４は、図４で示し
た選択ワード線ＷＳ1 ，ＷＳ2 等に対応するように接続
され、またメモリセルトランジスタの制御ゲート電極１
１２はワード線Ｗ1 ，Ｗ2 ，Ｗn 等に対応するように接
続される。また、主ビット線１０７、副ビット線１１３
はそれぞれ、図４に示した主ビット線Ｍ１，Ｍ２及び副
ビット線Ｓ１，Ｓ２に対応する。
の選択トランジスタ用ゲート電極１０４は、図４で示し
た選択ワード線ＷＳ1 ，ＷＳ2 等に対応するように接続
され、またメモリセルトランジスタの制御ゲート電極１
１２はワード線Ｗ1 ，Ｗ2 ，Ｗn 等に対応するように接
続される。また、主ビット線１０７、副ビット線１１３
はそれぞれ、図４に示した主ビット線Ｍ１，Ｍ２及び副
ビット線Ｓ１，Ｓ２に対応する。
【００１２】
【発明が解決しようとする課題】このように選択トラン
ジスタが半導体基板上に設けたＭＩＳ型ＦＥＴで形成さ
れると、メモリセルのワード線方向での配列ピッチはこ
の選択トランジススタの配列ピッチで制限されるように
なる。これは、メモリセルへの情報書込み動作におい
て、メモリセルトランジスタ用拡散層１０８に高電圧を
印加する場合に、選択トランジスタ用拡散層１０２及び
選択トランジスタ用ゲート電極１０４に高電圧が印加さ
れる。そして、図５（ｂ）に示すように隣接する選択ト
ランジスタ間に形成される寄生ＭＯＳトランジスタを完
全に遮断することが必要になる。すなわち、図５（ｂ）
に示した選択トランジスタ用拡散層１０２と隣接した選
択トランジスタ用拡散層１０２ｂ間の間隔Ｌ0 を、高電
圧で寄生ＭＯＳトランジスタが動作しないように、大き
くする必要が生じる。
ジスタが半導体基板上に設けたＭＩＳ型ＦＥＴで形成さ
れると、メモリセルのワード線方向での配列ピッチはこ
の選択トランジススタの配列ピッチで制限されるように
なる。これは、メモリセルへの情報書込み動作におい
て、メモリセルトランジスタ用拡散層１０８に高電圧を
印加する場合に、選択トランジスタ用拡散層１０２及び
選択トランジスタ用ゲート電極１０４に高電圧が印加さ
れる。そして、図５（ｂ）に示すように隣接する選択ト
ランジスタ間に形成される寄生ＭＯＳトランジスタを完
全に遮断することが必要になる。すなわち、図５（ｂ）
に示した選択トランジスタ用拡散層１０２と隣接した選
択トランジスタ用拡散層１０２ｂ間の間隔Ｌ0 を、高電
圧で寄生ＭＯＳトランジスタが動作しないように、大き
くする必要が生じる。
【００１３】このように従来の選択トランジスタの形成
では、メモリセルのワード線方向の配列ピッチが、この
隣接した選択トランジスタ間の高電圧動作に対応できる
許容間隔で制限されるため、不揮発性記憶装置の高集積
化が困難になるという問題を有している。
では、メモリセルのワード線方向の配列ピッチが、この
隣接した選択トランジスタ間の高電圧動作に対応できる
許容間隔で制限されるため、不揮発性記憶装置の高集積
化が困難になるという問題を有している。
【００１４】本発明の目的は、この選択トランジスタに
よるメモリセルの微細化の制限あるいは高集積化の制限
を除去し、低消費電力で高集積化した半導体不揮発性記
憶装置の実現を容易にすることである。
よるメモリセルの微細化の制限あるいは高集積化の制限
を除去し、低消費電力で高集積化した半導体不揮発性記
憶装置の実現を容易にすることである。
【００１５】
【課題を解決するための手段】このために本発明の半導
体不揮発性記憶装置では、半導体基板の主面上に第１の
ゲート絶縁膜を介して設けられた浮遊ゲート電極と、前
記浮遊ゲート電極上に第２のゲート絶縁膜を介して設け
られた制御ゲート電極とを有する浮遊ゲート型トランジ
スタでもってメモりセルが構成され、前記半導体基板の
表面に設けられた素子分離絶縁膜上に薄膜トランジスタ
が形成され、前記メモリセルは所定の数だけ第１のビッ
ト線に並列接続され、この第１のビット線は薄膜トラン
ジスタのソース・ドレイン領域のうちの一方の領域に接
続され、このソース・ドレイン領域のうちの他方の領域
は第２のビット線に接続されてようにする。
体不揮発性記憶装置では、半導体基板の主面上に第１の
ゲート絶縁膜を介して設けられた浮遊ゲート電極と、前
記浮遊ゲート電極上に第２のゲート絶縁膜を介して設け
られた制御ゲート電極とを有する浮遊ゲート型トランジ
スタでもってメモりセルが構成され、前記半導体基板の
表面に設けられた素子分離絶縁膜上に薄膜トランジスタ
が形成され、前記メモリセルは所定の数だけ第１のビッ
ト線に並列接続され、この第１のビット線は薄膜トラン
ジスタのソース・ドレイン領域のうちの一方の領域に接
続され、このソース・ドレイン領域のうちの他方の領域
は第２のビット線に接続されてようにする。
【００１６】ここで、前記素子分離絶縁膜上の薄膜トラ
ンジスタのゲート絶縁膜は前記第２のゲート絶縁膜で構
成されている。
ンジスタのゲート絶縁膜は前記第２のゲート絶縁膜で構
成されている。
【００１７】また、本発明の半導体不揮発性記憶装置の
製造方法は、選択的に素子分離絶縁膜の設けられた半導
体基板の主面に第１のゲート絶縁膜を形成する工程と、
前記素子分離絶縁膜と前記第１のゲート絶縁膜とを被覆
するシリコン薄膜を形成する工程と、前記シリコン薄膜
上に前記第２のゲート絶縁膜を形成する工程と、前記第
２のゲート絶縁膜を被覆するように金属薄膜を形成する
工程とを含み、前記薄膜トランジスタのソース・ドレイ
ン領域とチャネル領域及び前記浮遊ゲート電極を前記シ
リコン薄膜の層にそれぞれ形成し、前記薄膜トランジス
タのゲート電極と前記制御ゲート電極とを前記金属薄膜
の層にそれぞれ形成する。
製造方法は、選択的に素子分離絶縁膜の設けられた半導
体基板の主面に第１のゲート絶縁膜を形成する工程と、
前記素子分離絶縁膜と前記第１のゲート絶縁膜とを被覆
するシリコン薄膜を形成する工程と、前記シリコン薄膜
上に前記第２のゲート絶縁膜を形成する工程と、前記第
２のゲート絶縁膜を被覆するように金属薄膜を形成する
工程とを含み、前記薄膜トランジスタのソース・ドレイ
ン領域とチャネル領域及び前記浮遊ゲート電極を前記シ
リコン薄膜の層にそれぞれ形成し、前記薄膜トランジス
タのゲート電極と前記制御ゲート電極とを前記金属薄膜
の層にそれぞれ形成する。
【００１８】
【実施例】次に、本発明について図面を参照して説明す
る。図１（ａ）及び図１（ｂ）は、それぞれ本発明の実
施例の半導体不揮発性記憶装置を説明するための断面図
とその平面図である。ここで、図１（ａ）は図１（ｂ）
に示すＡ−Ｂで切断した断面図になっている。なお、図
１（ｂ）の平面図は図面を簡明にするために先述した選
択トランジスタとメモリセルトランジスタの拡散層とゲ
ート電極について示される。
る。図１（ａ）及び図１（ｂ）は、それぞれ本発明の実
施例の半導体不揮発性記憶装置を説明するための断面図
とその平面図である。ここで、図１（ａ）は図１（ｂ）
に示すＡ−Ｂで切断した断面図になっている。なお、図
１（ｂ）の平面図は図面を簡明にするために先述した選
択トランジスタとメモリセルトランジスタの拡散層とゲ
ート電極について示される。
【００１９】図１（ａ）に示すように、シリコン基板１
表面に形成された素子分離絶縁膜２上に選択トランジス
タが、そしてメモリセルトランジスタはシリコン基板１
の主面に形成される。なおここで、素子分離絶縁膜２は
厚いシリコン酸化膜で形成されている。素子分離絶縁膜
２上にシリコン薄膜３が形成され、このシリコン薄膜３
に選択トランジスタのソース・ドレイン領域となる選択
トランジスタ用拡散層４，４ａが形成される。そして、
選択トランジスタ用ゲート絶縁膜５が前述のシリコン薄
膜３の表面に形成され、この選択トランジスタ用ゲート
絶縁膜５上に選択トランジスタ用ゲート電極６が形成さ
れる。このように選択トランジスタは薄膜トランジスタ
で構成される。
表面に形成された素子分離絶縁膜２上に選択トランジス
タが、そしてメモリセルトランジスタはシリコン基板１
の主面に形成される。なおここで、素子分離絶縁膜２は
厚いシリコン酸化膜で形成されている。素子分離絶縁膜
２上にシリコン薄膜３が形成され、このシリコン薄膜３
に選択トランジスタのソース・ドレイン領域となる選択
トランジスタ用拡散層４，４ａが形成される。そして、
選択トランジスタ用ゲート絶縁膜５が前述のシリコン薄
膜３の表面に形成され、この選択トランジスタ用ゲート
絶縁膜５上に選択トランジスタ用ゲート電極６が形成さ
れる。このように選択トランジスタは薄膜トランジスタ
で構成される。
【００２０】このようにして素子分離絶縁膜２上に形成
される選択トランジスタの前述の選択トランジスタ用拡
散層４は第１層間絶縁膜７と第２層間絶縁膜８に形成さ
れるコンタクト孔を通して主ビット線９に接続される。
される選択トランジスタの前述の選択トランジスタ用拡
散層４は第１層間絶縁膜７と第２層間絶縁膜８に形成さ
れるコンタクト孔を通して主ビット線９に接続される。
【００２１】これに対し、メモリセル部のメモリセルト
ランジスタのメモリセルトランジスタ用拡散層１０，１
０ａはシリコン基板１表面に形成されて、このトランジ
スタのソース・ドレイン領域になる。そして、メモリセ
ルトランジスタの第１ゲート絶縁膜１１と、浮遊ゲート
電極１２と、第２ゲート絶縁膜１３と、制御ゲート電極
１４とが形成されて不揮発性記憶素子であるメモリセル
トランジスタができあがる。このようにした後、メモリ
セルトランジスタ用拡散層１０及び前述の選択トランジ
スタ用拡散層４ａは、図１（ａ）に示すように第１層間
絶縁膜７に形成される共通コンタクト孔を通して副ビッ
ト線１５に接続される。
ランジスタのメモリセルトランジスタ用拡散層１０，１
０ａはシリコン基板１表面に形成されて、このトランジ
スタのソース・ドレイン領域になる。そして、メモリセ
ルトランジスタの第１ゲート絶縁膜１１と、浮遊ゲート
電極１２と、第２ゲート絶縁膜１３と、制御ゲート電極
１４とが形成されて不揮発性記憶素子であるメモリセル
トランジスタができあがる。このようにした後、メモリ
セルトランジスタ用拡散層１０及び前述の選択トランジ
スタ用拡散層４ａは、図１（ａ）に示すように第１層間
絶縁膜７に形成される共通コンタクト孔を通して副ビッ
ト線１５に接続される。
【００２２】上述したようにして、そのソース・ドレイ
ン電極とゲート電極に高電圧の印加される選択トランジ
スタがシリコン薄膜に設けられた薄膜トランジスタで形
成され、メモリセルトランジスタが浮遊ゲート型トラン
ジスタで形成される本発明の半導体不揮発性記憶装置の
基本部分が構成される。
ン電極とゲート電極に高電圧の印加される選択トランジ
スタがシリコン薄膜に設けられた薄膜トランジスタで形
成され、メモリセルトランジスタが浮遊ゲート型トラン
ジスタで形成される本発明の半導体不揮発性記憶装置の
基本部分が構成される。
【００２３】このように高電圧の印加される選択トラン
ジスを素子分離絶縁膜上に設けた薄膜トランジスタで構
成することで、その集積度は大幅に向上するようにな
る。
ジスを素子分離絶縁膜上に設けた薄膜トランジスタで構
成することで、その集積度は大幅に向上するようにな
る。
【００２４】図１（ｂ）に示すように、選択トランジス
タの活性領域はシリコン薄膜であり、この領域はそれぞ
れ選択トランジスタごとにパターニングされて形成され
る。このために、隣接する選択トランジスタ間は素子分
離絶縁膜２及び第１層間絶縁膜７で完全に絶縁分離され
る構造になる。そして、従来の技術で問題となった、隣
接する選択トランジスタ間で生じる寄生ＭＯＳトランジ
スタの動作は完全に回避される。このために、図１
（ｂ）に示すように隣接する選択トランジスタ用拡散層
４と４ｂ間の間隔Ｌ1 をリソグラフィー技術の限界まで
狭めることが可能になる。
タの活性領域はシリコン薄膜であり、この領域はそれぞ
れ選択トランジスタごとにパターニングされて形成され
る。このために、隣接する選択トランジスタ間は素子分
離絶縁膜２及び第１層間絶縁膜７で完全に絶縁分離され
る構造になる。そして、従来の技術で問題となった、隣
接する選択トランジスタ間で生じる寄生ＭＯＳトランジ
スタの動作は完全に回避される。このために、図１
（ｂ）に示すように隣接する選択トランジスタ用拡散層
４と４ｂ間の間隔Ｌ1 をリソグラフィー技術の限界まで
狭めることが可能になる。
【００２５】これによりメモリセルのワード線方向の縮
小が容易になり、従来技術に比べて大雑把に見積って２
０％程度の集積度の向上が可能になる。但し、このよう
な値は回路あるいはデバイスの設計基準に大きく依存す
るものである。
小が容易になり、従来技術に比べて大雑把に見積って２
０％程度の集積度の向上が可能になる。但し、このよう
な値は回路あるいはデバイスの設計基準に大きく依存す
るものである。
【００２６】更に、選択トランジスタをシリコン薄膜に
形成すると、このトランジスタのドレイン領域とソース
領域間を狭めることが容易になる。これについて図２に
基づいて説明する。図２はＭＯＳトランジスタをシリコ
ン薄膜に形成した場合（本発明の場合）とシリコン基板
に形成した場合（従来技術の場合）のトランジスタのド
レイン−ソース間耐圧を比較したグラフである。但し、
ここでシリコン酸化膜で形成されたゲート絶縁膜の膜厚
は、高耐圧が必要になるために２８ｎｍとしている。
形成すると、このトランジスタのドレイン領域とソース
領域間を狭めることが容易になる。これについて図２に
基づいて説明する。図２はＭＯＳトランジスタをシリコ
ン薄膜に形成した場合（本発明の場合）とシリコン基板
に形成した場合（従来技術の場合）のトランジスタのド
レイン−ソース間耐圧を比較したグラフである。但し、
ここでシリコン酸化膜で形成されたゲート絶縁膜の膜厚
は、高耐圧が必要になるために２８ｎｍとしている。
【００２７】従来技術の場合には、トランジスタのゲー
ト長が１μｍ以下になると、ドレイン−ソース間の耐圧
は急激に低下する。このために許容できるゲート長は
１．２μｍ程度になる。これに対し本発明の場合には、
０．５μｍ程度まではドレイン−ソース間の耐圧は低下
せず許容できる。これらの値はあくまで１例であって設
計に依存する。このように本発明の場合には、従来技術
の場合よりもゲート長を短くできるため、トランジスタ
のドレイン領域とソース領域の間隔を狭めることも可能
になる。
ト長が１μｍ以下になると、ドレイン−ソース間の耐圧
は急激に低下する。このために許容できるゲート長は
１．２μｍ程度になる。これに対し本発明の場合には、
０．５μｍ程度まではドレイン−ソース間の耐圧は低下
せず許容できる。これらの値はあくまで１例であって設
計に依存する。このように本発明の場合には、従来技術
の場合よりもゲート長を短くできるため、トランジスタ
のドレイン領域とソース領域の間隔を狭めることも可能
になる。
【００２８】以上、本発明の実施例として選択トランジ
スタをシリコン薄膜上に形成する場合について説明した
が、この他に、従来の技術のところで述べたセクター消
去トランジスタをシリコン薄膜上に形成する場合も、上
記と同様の効果のあることに触れておく。
スタをシリコン薄膜上に形成する場合について説明した
が、この他に、従来の技術のところで述べたセクター消
去トランジスタをシリコン薄膜上に形成する場合も、上
記と同様の効果のあることに触れておく。
【００２９】次に、このような本発明の半導体不揮発性
記憶装置の製造方法について図３に基づいて説明する。
記憶装置の製造方法について図３に基づいて説明する。
【００３０】図３（ａ）に示すように、シリコン基板の
選択的熱酸化によりシリコン基板３１の表面に厚いシリ
コン酸化膜で構成される素子分離絶縁膜３２を形成す
る。ここでこの素子分離絶縁膜３２の膜厚は５００ｎｍ
程度に設定される。このようにした後、シリコン基板３
１を熱酸化しシリコン基板３１の主面に第１ゲート絶縁
膜３３を形成する。ここで、この第１ゲート絶縁膜３３
は、膜厚が１０ｎｍのシリコン酸化膜で形成される。次
に、ＣＶＤ（化学的気相成長）法によりポリシリコン薄
膜３４を堆積させる。ここで、このポリシリコン薄膜３
４の膜厚は５０ｎｍ程度にする。このようにした後、第
１ゲート絶縁膜３３上のポリシリコン薄膜３４に選択的
にリン不純物のドーピングを行う。このリン不純物の濃
度は１０19〜１０20原子／ｃｍ3 に設定される。また、
素子分離絶縁膜３２上に形成されたポリシリコン薄膜３
４上に、イオン注入により濃度が１０15〜１０16原子／
ｃｍ3 のボロンをドーピングする。
選択的熱酸化によりシリコン基板３１の表面に厚いシリ
コン酸化膜で構成される素子分離絶縁膜３２を形成す
る。ここでこの素子分離絶縁膜３２の膜厚は５００ｎｍ
程度に設定される。このようにした後、シリコン基板３
１を熱酸化しシリコン基板３１の主面に第１ゲート絶縁
膜３３を形成する。ここで、この第１ゲート絶縁膜３３
は、膜厚が１０ｎｍのシリコン酸化膜で形成される。次
に、ＣＶＤ（化学的気相成長）法によりポリシリコン薄
膜３４を堆積させる。ここで、このポリシリコン薄膜３
４の膜厚は５０ｎｍ程度にする。このようにした後、第
１ゲート絶縁膜３３上のポリシリコン薄膜３４に選択的
にリン不純物のドーピングを行う。このリン不純物の濃
度は１０19〜１０20原子／ｃｍ3 に設定される。また、
素子分離絶縁膜３２上に形成されたポリシリコン薄膜３
４上に、イオン注入により濃度が１０15〜１０16原子／
ｃｍ3 のボロンをドーピングする。
【００３１】次に、ＣＶＤ法で膜厚が２５ｎｍの二酸化
シリコン薄膜３５を形成し、引続いて希釈した酸素雰囲
気中での熱処理を施す。このようにした後、膜厚が２０
０ｎｍのタングステン・ポリサイド薄膜３６を堆積させ
る。
シリコン薄膜３５を形成し、引続いて希釈した酸素雰囲
気中での熱処理を施す。このようにした後、膜厚が２０
０ｎｍのタングステン・ポリサイド薄膜３６を堆積させ
る。
【００３２】次に、図３（ｂ）に示すようにポリシリコ
ン薄膜３４、二酸化シリコン薄膜３５、タングステン・
ポリサイド薄膜３６を加工する。この加工は公知のレジ
ストマスクを用いたドライエッチングで行う。この加工
により、メモリセルトランジスタの浮遊ゲート電極３
７、第２ゲート絶縁膜３８、制御ゲート電極３９が形成
される。
ン薄膜３４、二酸化シリコン薄膜３５、タングステン・
ポリサイド薄膜３６を加工する。この加工は公知のレジ
ストマスクを用いたドライエッチングで行う。この加工
により、メモリセルトランジスタの浮遊ゲート電極３
７、第２ゲート絶縁膜３８、制御ゲート電極３９が形成
される。
【００３３】以上のようにした後、図３（ｃ）に示すよ
うに前述のタングステン・ポリサイド薄膜３６を更にド
ライエッチングで加工し、選択トランジスタ用ゲート電
極４０を形成する。次に、ヒ素のイオン注入を行う。こ
こで、このイオン注入エネルギーは５０ＫｅＶ程度にさ
れ、そのドーズ量は５×１０13／ｃｍ2 程度に設定され
る。このようにした後、熱処理を施して選択トランジス
タ用拡散層４１，４１ａ、更にメモリセルトランジスタ
用拡散層４２，４２ａを形成する。ここで、更にドーズ
量が１×１０15／ｃｍ2 のリンのイオン注入を追加し、
熱処理を追加することで図３（ｄ）に示すように高耐圧
用の拡散層にする。
うに前述のタングステン・ポリサイド薄膜３６を更にド
ライエッチングで加工し、選択トランジスタ用ゲート電
極４０を形成する。次に、ヒ素のイオン注入を行う。こ
こで、このイオン注入エネルギーは５０ＫｅＶ程度にさ
れ、そのドーズ量は５×１０13／ｃｍ2 程度に設定され
る。このようにした後、熱処理を施して選択トランジス
タ用拡散層４１，４１ａ、更にメモリセルトランジスタ
用拡散層４２，４２ａを形成する。ここで、更にドーズ
量が１×１０15／ｃｍ2 のリンのイオン注入を追加し、
熱処理を追加することで図３（ｄ）に示すように高耐圧
用の拡散層にする。
【００３４】以上の説明では、二酸化シリコン薄膜３５
でメモリセルトランジスタの第２ゲート絶縁膜３８及び
選択トランジスタのゲート絶縁膜を形成する場合につい
て述べたが、これらのゲート絶縁膜はＳｉＯＮ膜あるい
は熱窒化処理したＳｉＯ2 膜で形成されてもよい。
でメモリセルトランジスタの第２ゲート絶縁膜３８及び
選択トランジスタのゲート絶縁膜を形成する場合につい
て述べたが、これらのゲート絶縁膜はＳｉＯＮ膜あるい
は熱窒化処理したＳｉＯ2 膜で形成されてもよい。
【００３５】このようにした後、図３（ｄ）に示すよう
に第１層間絶縁膜４３を形成する。この第１層間絶縁膜
４３は、ＣＶＤ法によるシリコン酸化膜と塗布して形成
するＳＯＧ（スピン・オン・グラス）の複合膜で構成さ
れる。次に第１コンタクト孔４４を形成し、前述のポリ
シリコン薄膜に形成されている選択トランジスタ用拡散
層４１ａとメモリセルトランジスタ用拡散層４２を露出
させる。このようにして次に、タングステン薄膜のＣＶ
Ｄ法による成膜及びドライエッチングによる加工で副ビ
ット線４５を形成する。第１層間絶縁膜４３の形成と同
様にして、第２層間絶縁膜４６を形成した後、この第１
層間絶縁膜４３と第２層間絶縁膜４６に第２コンタクト
孔４７を設けて主ビット線４８を形成する。ここでこの
主ビット線４８はアルミ金属で形成される。なお、図３
（ｄ）で選択トランジスタのチャネル領域はポリシリコ
ンで構成されたシリコン薄膜４９に形成され、その上部
に前述の第２ゲート絶縁膜３８と同一材で構成される選
択トランジスタ用ゲート絶縁膜５０が形成されることに
なる。
に第１層間絶縁膜４３を形成する。この第１層間絶縁膜
４３は、ＣＶＤ法によるシリコン酸化膜と塗布して形成
するＳＯＧ（スピン・オン・グラス）の複合膜で構成さ
れる。次に第１コンタクト孔４４を形成し、前述のポリ
シリコン薄膜に形成されている選択トランジスタ用拡散
層４１ａとメモリセルトランジスタ用拡散層４２を露出
させる。このようにして次に、タングステン薄膜のＣＶ
Ｄ法による成膜及びドライエッチングによる加工で副ビ
ット線４５を形成する。第１層間絶縁膜４３の形成と同
様にして、第２層間絶縁膜４６を形成した後、この第１
層間絶縁膜４３と第２層間絶縁膜４６に第２コンタクト
孔４７を設けて主ビット線４８を形成する。ここでこの
主ビット線４８はアルミ金属で形成される。なお、図３
（ｄ）で選択トランジスタのチャネル領域はポリシリコ
ンで構成されたシリコン薄膜４９に形成され、その上部
に前述の第２ゲート絶縁膜３８と同一材で構成される選
択トランジスタ用ゲート絶縁膜５０が形成されることに
なる。
【００３６】以上に説明したように、本発明の半導体不
揮発性記憶装置の製造方法では、選択トランジスタを形
成するシリコン薄膜層及びメモリセルトランジスタの浮
遊ゲート電極層は同一のポリシリコン薄膜３４で形成さ
れる。また、選択トランジスタの選択トランジスタ用ゲ
ート絶縁膜とメモリセルトランジスタの第２ゲート絶縁
膜は同一の工程で形成される。更にまた、選択トランジ
スタ用ゲート電極とメモリセルトランジスタの制御ゲー
ト電極に使用するタングステン・ポリサイド薄膜も同一
工程で形成される。このように、選択トランジスタの形
成とメモリセルトランジスタの形成は、ほぼ同一の成膜
工程および加工工程を踏むため、本発明の半導体不揮発
性記憶装置の作製において特に製造工程が増加するよう
になることはない。
揮発性記憶装置の製造方法では、選択トランジスタを形
成するシリコン薄膜層及びメモリセルトランジスタの浮
遊ゲート電極層は同一のポリシリコン薄膜３４で形成さ
れる。また、選択トランジスタの選択トランジスタ用ゲ
ート絶縁膜とメモリセルトランジスタの第２ゲート絶縁
膜は同一の工程で形成される。更にまた、選択トランジ
スタ用ゲート電極とメモリセルトランジスタの制御ゲー
ト電極に使用するタングステン・ポリサイド薄膜も同一
工程で形成される。このように、選択トランジスタの形
成とメモリセルトランジスタの形成は、ほぼ同一の成膜
工程および加工工程を踏むため、本発明の半導体不揮発
性記憶装置の作製において特に製造工程が増加するよう
になることはない。
【００３７】なお、上記の製造方法では先述したシリコ
ン薄膜にポリシリコン薄膜を適用する場合について説明
した。しかし、ここでこのポリシリコン薄膜の代りに単
結晶シリコン薄膜を用いてもよいことに言及しておく。
ン薄膜にポリシリコン薄膜を適用する場合について説明
した。しかし、ここでこのポリシリコン薄膜の代りに単
結晶シリコン薄膜を用いてもよいことに言及しておく。
【００３８】
【発明の効果】以上説明したように本発明は、浮遊ゲー
ト型トランジスタを不揮発性記憶素子とするメモリセル
のビット線の選択に用いられ、かつ高電圧の印加される
選択トランジスタを、シリコン薄膜等の半導体薄膜上に
形成することで、このようなメモリセルと選択トランジ
スタを含む半導体不揮発性記憶装置の高密度化及び高集
積化を容易にする。
ト型トランジスタを不揮発性記憶素子とするメモリセル
のビット線の選択に用いられ、かつ高電圧の印加される
選択トランジスタを、シリコン薄膜等の半導体薄膜上に
形成することで、このようなメモリセルと選択トランジ
スタを含む半導体不揮発性記憶装置の高密度化及び高集
積化を容易にする。
【００３９】更に、前述の選択トランジスタとメモリセ
ルトランジスタの製法において、成膜工程あるいは加工
工程を同一にすることで、特に追加工程を必要とするこ
となく、本発明の半導体不揮発性記憶装置が作製される
ようになる。
ルトランジスタの製法において、成膜工程あるいは加工
工程を同一にすることで、特に追加工程を必要とするこ
となく、本発明の半導体不揮発性記憶装置が作製される
ようになる。
【図１】本発明の実施例を説明するためのメモリセル部
の断面図と平面図である。
の断面図と平面図である。
【図２】本発明の実施例を説明するためのトランジスタ
の耐圧特性の図である。
の耐圧特性の図である。
【図３】本発明の実施例を工程順に説明する断面図であ
る。
る。
【図４】本発明を適用するメモリセル部の回路図であ
る。
る。
【図５】従来のメモリセル部を説明する断面図と平面図
である。
である。
１，３１，１０１ シリコン基板 ２，３２ 素子分離絶縁膜 ３，４９ シリコン薄膜 ４，４ａ，４１，４１ａ，１０２，１０２ａ 選択ト
ランジスタ用拡散層 ４ｂ，１０２ｂ 選択トランジスタ用拡散層 ５，５０，１０３ 選択トランジスタ用ゲート絶縁膜 ６，４０，１０４ 選択トランジスタ用ゲート電極 ７，４３，１０５ 第１層間絶縁膜 ８，４６，１０６ 第２層間絶縁膜 ９，４８，１０７ 主ビット線 １０，１０ａ，４２ メモリセルトランジスタ用拡散
層 ４２ａ，１０８，１０８ａ メモリセルトランジスタ
用拡散層 １１，３３，１０９ 第１ゲート絶縁膜 １２，３７，１１０ 浮遊ゲート電極 １３，３８，１１１ 第２ゲート絶縁膜 １４，３９，１１２ 制御ゲート電極 １５，４５，１１３ 副ビット線 ３４ ポリシリコン薄膜 ３５ 二酸化シリコン薄膜 ３６ タングステン・ポリサイド薄膜 ４４ 第１コンタクト孔 ４７ 第２コンタクト孔 Ｍ11，Ｍ21，Ｍn1，Ｍ12，Ｍ22，Ｍn2 メモリセルト
ランジスタ Ｓ１，Ｓ２ 副ビット線 Ｗ11，Ｗ12，Ｗ21，Ｗ22 選択トランジスタ Ｎ１，Ｎ２ ノード Ｍ１，Ｍ２ 主ビット線 Ｋ１ 消去ビット線 Ｓ11 セクター消去トランジスタ Ｗ1 ，Ｗ2 ，Ｗn ワード線 ＷＳ1 ，ＷＳ2 選択ワード線 ＷＳＳ 消去ワード線
ランジスタ用拡散層 ４ｂ，１０２ｂ 選択トランジスタ用拡散層 ５，５０，１０３ 選択トランジスタ用ゲート絶縁膜 ６，４０，１０４ 選択トランジスタ用ゲート電極 ７，４３，１０５ 第１層間絶縁膜 ８，４６，１０６ 第２層間絶縁膜 ９，４８，１０７ 主ビット線 １０，１０ａ，４２ メモリセルトランジスタ用拡散
層 ４２ａ，１０８，１０８ａ メモリセルトランジスタ
用拡散層 １１，３３，１０９ 第１ゲート絶縁膜 １２，３７，１１０ 浮遊ゲート電極 １３，３８，１１１ 第２ゲート絶縁膜 １４，３９，１１２ 制御ゲート電極 １５，４５，１１３ 副ビット線 ３４ ポリシリコン薄膜 ３５ 二酸化シリコン薄膜 ３６ タングステン・ポリサイド薄膜 ４４ 第１コンタクト孔 ４７ 第２コンタクト孔 Ｍ11，Ｍ21，Ｍn1，Ｍ12，Ｍ22，Ｍn2 メモリセルト
ランジスタ Ｓ１，Ｓ２ 副ビット線 Ｗ11，Ｗ12，Ｗ21，Ｗ22 選択トランジスタ Ｎ１，Ｎ２ ノード Ｍ１，Ｍ２ 主ビット線 Ｋ１ 消去ビット線 Ｓ11 セクター消去トランジスタ Ｗ1 ，Ｗ2 ，Ｗn ワード線 ＷＳ1 ，ＷＳ2 選択ワード線 ＷＳＳ 消去ワード線
Claims (3)
- 【請求項１】 半導体基板の主面上に第１のゲート絶縁
膜を介して設けられた浮遊ゲート電極と、前記浮遊ゲー
ト電極上に第２のゲート絶縁膜を介して設けられた制御
ゲート電極とを有する浮遊ゲート型トランジスタでもっ
てメモりセルが構成される半導体不揮発性記憶装置であ
って、前記半導体基板の表面に設けられた素子分離絶縁
膜上に薄膜トランジスタが形成され、前記メモリセルが
所定の数だけ第１のビット線に並列接続され、前記第１
のビット線が薄膜トランジスタのソース・ドレイン領域
のうちの一方の領域に接続され、前記ソース・ドレイン
領域のうちの他方の領域が第２のビット線に接続されて
いることを特徴とした半導体不揮発性記憶装置。 - 【請求項２】 前記素子分離絶縁膜上の薄膜トランジス
タのゲート絶縁膜が前記第２のゲート絶縁膜で構成され
ていることを特徴とした請求項１記載の半導体不揮発性
記憶装置。 - 【請求項３】 選択的に素子分離絶縁膜の設けられた半
導体基板の主面に第１のゲート絶縁膜を形成する工程
と、前記素子分離絶縁膜と前記第１のゲート絶縁膜とを
被覆するシリコン薄膜を形成する工程と、前記シリコン
薄膜上に前記第２のゲート絶縁膜を形成する工程と、前
記第２のゲート絶縁膜を被覆するように金属薄膜を形成
する工程とを含み、前記薄膜トランジスタのソース・ド
レイン領域とチャネル領域及び前記浮遊ゲート電極を前
記シリコン薄膜に形成し、前記薄膜トランジスタのゲー
ト電極と前記制御ゲート電極とを前記金属薄膜に形成す
ることを特徴とした請求項１又は請求項２記載の半導体
不揮発性記憶装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6235150A JP2689921B2 (ja) | 1994-09-29 | 1994-09-29 | 半導体不揮発性記憶装置及びその製造方法 |
| US08/534,648 US5686749A (en) | 1994-09-29 | 1995-09-27 | Non-volatile semiconductor memory device with thin film transistor formed on a separation insulating film adjacent to a memory cell, and method of making thereof |
| KR1019950032318A KR0183482B1 (ko) | 1994-09-29 | 1995-09-28 | 비휘발성 반도체 메모리 장치 및 그의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6235150A JP2689921B2 (ja) | 1994-09-29 | 1994-09-29 | 半導体不揮発性記憶装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0897385A JPH0897385A (ja) | 1996-04-12 |
| JP2689921B2 true JP2689921B2 (ja) | 1997-12-10 |
Family
ID=16981797
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6235150A Expired - Fee Related JP2689921B2 (ja) | 1994-09-29 | 1994-09-29 | 半導体不揮発性記憶装置及びその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5686749A (ja) |
| JP (1) | JP2689921B2 (ja) |
| KR (1) | KR0183482B1 (ja) |
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|---|---|---|---|---|
| KR100248123B1 (ko) * | 1997-03-04 | 2000-03-15 | 구본준 | 박막트랜지스터및그의제조방법 |
| TW327701B (en) * | 1997-07-21 | 1998-03-01 | United Semiconductor Corp | The flash memory cell |
| KR100396470B1 (ko) * | 2001-02-19 | 2003-09-03 | 삼성전자주식회사 | 비트라인 콘택패드를 갖는 불휘발성 메모리 장치 및 그제조방법 |
| US6509216B2 (en) * | 2001-03-07 | 2003-01-21 | United Microelectronics Corp. | Memory structure with thin film transistor and method for fabricating the same |
| US6593610B2 (en) * | 2001-12-13 | 2003-07-15 | Micron Technology, Inc. | Memory cell arrays |
| US6930351B2 (en) * | 2003-08-14 | 2005-08-16 | Renesas Technology Corp. | Semiconductor device with dummy gate electrode |
| US8022258B2 (en) | 2005-07-05 | 2011-09-20 | Neste Oil Oyj | Process for the manufacture of diesel range hydrocarbons |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6197976A (ja) * | 1984-10-19 | 1986-05-16 | Hitachi Ltd | 半導体集積回路装置 |
| JP2830447B2 (ja) * | 1990-10-15 | 1998-12-02 | 日本電気株式会社 | 半導体不揮発性記憶装置 |
| US5321286A (en) * | 1991-11-26 | 1994-06-14 | Nec Corporation | Non-volatile semiconductor memory device having thin film memory transistors stacked over associated selecting transistors |
| JPH0763077B2 (ja) * | 1992-07-06 | 1995-07-05 | カシオ計算機株式会社 | 薄膜半導体素子 |
| JPH06334155A (ja) * | 1993-05-27 | 1994-12-02 | Sharp Corp | 半導体記憶装置およびその製造方法 |
| JP3192861B2 (ja) * | 1994-03-14 | 2001-07-30 | 株式会社東芝 | 不揮発性半導体記憶装置 |
-
1994
- 1994-09-29 JP JP6235150A patent/JP2689921B2/ja not_active Expired - Fee Related
-
1995
- 1995-09-27 US US08/534,648 patent/US5686749A/en not_active Expired - Fee Related
- 1995-09-28 KR KR1019950032318A patent/KR0183482B1/ko not_active IP Right Cessation
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| Publication number | Publication date |
|---|---|
| KR960012536A (ko) | 1996-04-20 |
| US5686749A (en) | 1997-11-11 |
| JPH0897385A (ja) | 1996-04-12 |
| KR0183482B1 (ko) | 1999-03-20 |
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