WO2009096083A1 - 浮遊ゲート型不揮発性メモリ装置及びその製造方法 - Google Patents

浮遊ゲート型不揮発性メモリ装置及びその製造方法 Download PDF

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insulating film
memory device
floating gate
gate electrode
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Katsunori Ohnishi
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Kyushu Institute Of Technology
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    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
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    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/60—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates the control gate being a doped region, e.g. single-poly memory cell

Definitions

  • the present invention relates to a floating gate nonvolatile memory device having a two-transistor configuration including a memory FET and a control gate unit, and particularly suitable for being mounted together with a logic circuit unit in a logic LSI chip, and a method of manufacturing the same.
  • a logic LSI has been developed in which a logic circuit unit and a memory are mixedly mounted in one chip.
  • a six-transistor SRAM cell is usually used as a memory, but the SRAM cell has a large cell area, and information is lost when the power is turned off.
  • ordinary non-volatile memory is complicated in process and is not suitable for introduction to logic LSI.
  • FIG. 30 is a view showing a non-volatile memory device having a conventional stack structure described in Patent Document 1.
  • a gate insulating film made of a thin silicon oxide film and source and drain regions are formed on a silicon substrate, and a control made of a floating gate electrode made of a polycrystalline silicon film, an interlayer insulating film and a polycrystalline silicon film on the gate insulating film.
  • Gate electrodes are sequentially stacked.
  • the illustrated non-volatile memory device writes, holds and erases information by storing charges in the floating gate electrode and releasing charges from the floating gate electrode.
  • Processes and devices are also well known because they are structures commonly used in memory chips. High density due to one transistor structure. However, since the structure is completely different from the logic transistor, it is not suitable for embedded use.
  • FIG. 31 is a view showing a conventional nonvolatile memory device described in Patent Document 2, in which (A) shows a pattern layout, and (B) shows a sectional view along line XX.
  • a memory FET including a source and a drain region and a control gate diffusion region are formed in an element region on the surface of a silicon substrate.
  • a floating gate is formed on the channel region between the source and drain regions and on part of the control gate diffusion region via ultrathin oxide films a and b, respectively.
  • a select transistor in which a select gate is formed via a gate oxide film is provided on the channel region between the drain region and the bit line diffusion region.
  • a common potential line connected to the source region via the contact hole a, and a bit line diffusion region via the contact hole b. Bit lines are formed.
  • erasing is performed by setting the control gate diffusion region to a high potential and setting the drain region to 0 V, and storing charges in the floating gate. Further, writing is performed by setting the control gate diffusion region to 0 V and setting the drain region to a high potential, and discharging the charge from the floating gate to the drain region.
  • the illustrated non-volatile memory device uses only the tunnel insulating films (oxide films a and b) for both the memory FET and the control gate, so that process changes other than the introduction of the tunnel film thickness are unnecessary.
  • the current density of the memory FET and that of the control gate are equal, and interference occurs at the time of writing and erasing, which is a configuration disadvantageous to data retention.
  • the present invention solves such problems and provides a floating gate type memory device having a configuration suitable for incorporation in a logic LSI and preventing interference at the time of writing and erasing and having a configuration advantageous for data retention.
  • the purpose is that.
  • a cell structure for realizing a non-volatile memory cell with almost no change in process using the high dielectric constant (High-k) gate insulating film which has been introduced into logic LSI from the 45 nm generation, its process flow or Layout can be provided.
  • a floating gate nonvolatile memory device comprises a memory FET having a first gate insulating film, a source region, and a drain region on a semiconductor substrate, and a control gate portion having a second gate insulating film.
  • a floating gate is provided which is configured to connect and cover the first gate insulating film of the memory FET and the second gate insulating film of the control gate portion.
  • the first gate insulating film is a tunnel insulating film which performs writing and / or erasing through the insulating film
  • the second gate insulating film is an insulating film of the same material as the tunnel insulating film, and a high dielectric constant insulating film And a contact for applying a control gate voltage to the substrate or well of the control gate portion.
  • a tunnel insulating film for writing and / or erasing is grown on the semiconductor substrate as a first gate insulating film of the memory FET through the insulating film.
  • a first gate electrode is formed thereon, and in the control gate portion, a high dielectric constant insulating film is formed on the insulating film of the same material as the tunnel insulating film, and this two-layer insulating film is formed.
  • a second gate insulating film A second gate electrode coupled to the first gate electrode is formed on at least a second gate insulating film, the first and second gate electrodes are configured as floating gates, and a substrate of a control gate portion or A contact is provided to apply a control gate voltage to the well.
  • the present invention can realize a floating gate type memory cell while maintaining the process flow of the logic LSI.
  • the leakage current can be reduced while maintaining the capacitance on the control gate side by the introduction of the high-k insulating film.
  • FIG. 2 is a diagram illustrating the details of FIG. 1 (B) in parallel with a logic FET.
  • FIG. 2 is a diagram illustrating the details of FIG. 1C in parallel with a logic FET. It is a figure explaining deposition of gate electrode 1.
  • FIG. It is a figure explaining patterning of a gate electrode. It is a figure explaining patterning of a tunnel insulating film.
  • FIG. It is a figure explaining deposition of a gate insulating film and a gate electrode. It is a figure explaining deposition of the gate electrode 3.
  • FIG. It is a figure explaining patterning of a gate electrode. It is a figure which illustrates the 1st method which formed the control gate part in n well. It is a figure which illustrates the 2nd method of forming a p type layer in addition to the 1st method. It is a figure which illustrates the 3rd method by SOI. It is a figure which shows the 2nd example of the floating gate type memory layout for logic LSI incorporation different from FIG. It is a figure which shows the 3rd example of the floating gate type memory layout for logic LSI incorporation.
  • FIG. It is a figure which shows the 4th example of the floating gate type memory layout for logic LSI incorporation. It is a figure explaining deposition of gate electrode 1.
  • FIG. It is a figure explaining patterning of gate electrode 1.
  • FIG. It is a figure explaining patterning of a tunnel insulating film.
  • FIG. It is a figure explaining deposition of a gate insulating film (high-k).
  • FIG. It is a figure explaining deposition of the gate electrode 3.
  • FIG. It is a figure explaining formation of gate electrodes 3c and 3a. It is a figure which shows the same step which differs only in the viewing direction from FIG. It is a figure explaining preparation of a drain and a source, a side wall spacer, and a silicide.
  • FIG. 5 illustrates the formation of a gate electrode of a logic FET.
  • FIG. 25 is a diagram showing the same steps in which only the viewing direction is different. It is a figure explaining the etching of the poly gate of a logic FET and a control gate part. It is a figure which shows formation of the gate electrode of logic FET and a control gate part.
  • FIG. 28 is a diagram showing the same steps in which only the viewing direction is different.
  • FIG. 1 is a view showing a conventional non-volatile memory device having a stack structure described in Patent Document 1.
  • FIG. 1 is a diagram showing a conventional non-volatile memory device described in Patent Document 2.
  • FIG. 1A is a diagram showing a first example of a floating gate type memory layout for logic LSI incorporation embodying the present invention
  • FIG. 1B and FIG. 1C are dotted lines in FIG.
  • FIG. 16 is a cross-sectional view in the poly gate direction and a cross-sectional view in the source-drain direction of the portion indicated by FIGS. 2 and 3 are diagrams illustrating the details of FIGS. 1 (B) and (C), respectively, juxtaposed with a logic FET to show that they can be realized by the same process flow.
  • the poly (polycrystalline silicon) gate shown in FIG. 1A corresponds to the gate electrode 3a of FIG.
  • the bit line is formed of metal 2 and connected to the source and drain through a via, metal 1 and a contact.
  • the word line is connected to the active area by a metal 1 at a contact portion indicated by a cross in a rectangle in the figure.
  • the floating gate type memory cell shown in FIG. 2 and FIG. 3 can be realized while maintaining the process flow with the logic FET.
  • the gate insulating film 2C, the gate electrode 2c and the gate electrode 3c of the logic FET are respectively the gate insulating film 2A of the memory cell. , And at the same height position as the gate electrode 2a and the gate electrode 3a by the same process.
  • the gate insulating film 2C of the logic FET realizes high capacity and high performance by the high dielectric constant (High-k) insulating film.
  • a memory cell (floating gate type memory cell) mixedly mounted with a logic FET in one chip is configured using two transistors including a memory FET and a control gate unit.
  • the gate insulating film 1B (tunnel insulating film) of the memory FET performs writing and erasing with the hot carrier or the FN current.
  • the gate insulating film of the control gate portion is formed of two layers of a gate insulating film 1A (an insulating film of the same material as the tunnel insulating film) and a gate insulating film 2A (High-k insulating film).
  • the leakage current can be suppressed while maintaining the capacity by combining the tunnel insulating film which is essential for realizing the non-volatile memory and the high-k insulating film which the logic process already has (high capacity Low leak).
  • This enables stable writing and erasing and long-term storage of charge.
  • the tunnel insulating film introduced by this method can not be used with that method, and the high-k insulating film is for logic MOS and memory. It requires separate optimizations.
  • the two-layer structure of the present invention can implement non-volatile memory with minimal process changes from the conventional logic CMOS process (using high-k dielectric).
  • tunnel insulating film is used as a term that means an insulating film which performs writing and / or erasing through the film during device operation. Even in the high-k oxide film, although there is naturally tunneling for high voltages, it is designed so that the device operation does not occur. Also, laminated structures that do not do so can be made according to the present invention.
  • Such a tunnel insulating film is usually formed of a silicon oxide film of about 90 A (or a slight addition of nitrogen thereto). It is necessary to secure a certain degree of film thickness to guarantee data retention characteristics for 10 years. Conversely, if the holding period may be short, it may be thinned, and it is not necessary to be limited to this film thickness.
  • the memory FET can be formed of either NMOS or PMOS, but in terms of carrier mobility, write characteristics, etc., it is desirable to form the NMOS similarly to a normal nonvolatile memory.
  • the substrate under the channel is p-type
  • the source S and drain D are n +
  • the gate electrode 1 (polysilicon) is n +.
  • the electrode material of the gate electrode 2a on the gate insulating film 2A can be formed of metal or polysilicon.
  • the gate electrode 2a is a metal
  • the impurity type of the gate electrode 3a does not matter.
  • depositing a thin metal gate directly on top of the high-k gate dielectric and depositing thick polysilicon on top of it makes it possible to use any work function of the metal gate and ease of processing of polysilicon. It is considered.
  • the illustrated configuration thus uses the gate electrode 3a (polysilicon) to connect the memory FET and the control gate.
  • the gate electrode 1, the gate electrode 2a and the gate electrode 3a are integrally connected to form a floating gate. This makes it possible to realize a non-volatile memory without largely changing the process from the logic LSI manufacturing process. Specifically, it is possible to prevent the gate from being formed so that polysilicon and an insulating film overlap in multiple layers as in a normal floating gate type. By making the polysilicon substantially only one step, the etching of the polysilicon gate does not have to be changed from the logic LSI process.
  • the metal of the gate electrode 2a is a data retention of the two metal gates used in the logic FET (in high-k / metal gate systems, metals having different work functions for NMOS and PMOS are usually used) It is possible to select any one that optimizes the characteristics and the like. Although it is not necessary to operate the gate insulating film 2A and a part of the gate electrode 2a on the gate electrode 1 in terms of device operation, the layout in the overlapping form makes the cell compact in design rule. It becomes possible to put it together.
  • FIG. 4 After forming an active region separated by an element isolation region in a semiconductor substrate, a tunnel insulating film such as a silicon oxide film is grown, and a gate electrode 1 (polysilicon) is deposited thereon accumulate.
  • the active region is, as is known, "a portion where the silicon substrate is exposed” or "outside an element isolation region formed of a thick oxide film".
  • the gate electrode 1 is patterned on the memory FET.
  • the insulating film is patterned to cut off the insulating film of the logic FET.
  • the insulating film of the memory cell is fabricated separately from the gate insulating film of the logic FET (this insulating film can also be used for high voltage devices).
  • a gate dielectric (high-k) is subsequently deposited on top of which a gate electrode (metal or polysilicon) is deposited.
  • gate electrode 3 (polysilicon Deposit).
  • the gate electrodes of the logic FET and the memory cell are patterned to form gate electrodes 3c and 3a, respectively.
  • the gate electrode 1, the gate electrode 2a and the gate electrode 3a are integrally connected to constitute a floating gate
  • the gate electrode 2c and the gate electrode 3c are integrally connected.
  • drains and sources are formed by implantation (ion implantation).
  • the edges of the gate electrodes 3a and 3c are aligned with the edges of the drain and the source.
  • the side surfaces of the gate form sidewall spacers for making LDD (Lightly Doped Drain), and the upper part of the gate electrode 3a is covered with a silicide.
  • the operating condition of the memory cell of the layout illustrated in FIG. 1 is NOR type. It basically operates according to the existing floating gate type memory cell.
  • the control gate voltage is applied to the substrate or the well through the metal wiring (word line in FIG. 1A) from the contact of the control gate portion through the active region, as will be described later with reference to FIGS. .
  • a high voltage is applied to the contact (control gate) of the control gate portion and the drain electrode to make electrons flowing between the source and the drain have high energy, the electrons break through the gate insulating film 1B (tunnel insulating film) And jump into the floating gate.
  • Data is erased by applying a negative (-) high voltage to the control gate, a positive (+) high voltage to the source electrode, and 0 V to the drain electrode to extract electrons from all floating gates.
  • the drain is often floated in the NOR type erase, but in the illustrated layout, the drain is set to 0 V in order to be shared by a plurality of cells.
  • a constant voltage is applied to the drain electrode, and a voltage about twice the drain voltage is applied to the control gate to determine whether a large amount of current flows.
  • the read voltage can be arbitrarily determined from the trade-off between speed and reliability.
  • a power supply voltage is applied to the gate, and a low voltage is applied to the drain to prevent electrons from being injected into the floating gate by a high voltage.
  • the source of the cell sharing the drain is given the same potential as the drain in order to eliminate the current in the direction not to be read. In the absence of electrons in the floating gate, many electrons move between the source and drain (channel) to flow current. On the other hand, when the floating gate has electrons, the number of electrons flowing in the channel is reduced.
  • FIG. 10 is a diagram illustrating a first method in which the control gate portion is formed in the n well.
  • FIG. 11 is a diagram illustrating a second method of forming a p-type layer in addition to the first method described above.
  • a positive voltage is applied as a control gate voltage
  • a positive voltage is applied to the entire n-well
  • a negative voltage is applied
  • a negative voltage is applied to the p-type layer.
  • FIG. 12 is a diagram illustrating a third method according to SOI (Silicon On Insulator). Each node is formed on an oxide film as an insulating film.
  • the control gate can be easily isolated from other nodes, and the impurity type of the control gate can be set arbitrarily.
  • a gate voltage is applied to the substrate of the control gate section insulated by an oxide film.
  • FIG. 13 is a diagram showing a second example of a floating gate type memory layout for incorporation in a logic LSI, which is different from FIG.
  • FIG. 15 is a diagram showing a fourth example of the floating gate type memory layout for logic LSI incorporation.
  • the memory FETs are arranged in series in the vertical direction.
  • the word lines are formed by taking active contacts from the laterally drawn metal 1 with a rectangular shape. Each rectangle functions as a control gate of the memory cell on both sides. Also, for optimization of layout density, rectangular control gate active regions are alternately arranged beside the memory FETs.
  • the area of the control gate is defined in FIG. 1, 13, 14 at the intersection of the active and the gate in a self-aligned manner, but this NAND type of FIG. 15 can not do so.
  • the write, erase and read characteristics change depending on which side of the active rectangle is used as the control gate. (This deviation can be corrected by causing a similar misalignment in the reference cell of the sense amplifier at the time of reading.)
  • the layout of this specification is basically drawn by lambda rules.
  • the lambda rule is mainly used as a standard rule before 1 um rule generation, and each rule is expressed using a virtual parameter lambda.
  • lambda ( ⁇ ) 0.5
  • the rules of the current state-of-the-art technology are different from such standard ones, and all shrinking ones are formulated with the policy of shortening. This tendency is particularly strong in the memory cell array, and there are many special cases that can be satisfied only in the array.
  • the memory cell array is efficiently arranged by assuming the reduction of the above two rules.
  • replacement gate which may be called gate-first as conventional CMOS fabrication method, or gate-last for that.
  • a dummy gate electrode usually polysilicon, or a dummy insulating film, usually an oxide film if the insulating film is also removed
  • the source and drain are also formed, and the interlayer insulating film before contact is deposited.
  • CMP Chemical Mechanical Polishing: a well-known process for removing nano-level steps from the interlayer insulating film and wiring, and planarizing it
  • CMP Chemical Mechanical Polishing: a well-known process for removing nano-level steps from the interlayer insulating film and wiring, and planarizing it
  • Arbitrary gates (and insulating films) are deposited here, and processes such as contacts are advanced.
  • the advantage of this process is that the process of the gate electrode and, if necessary, the insulating film can be performed after high temperature annealing for activation after source / drain implantation, the gate insulating film / electrode is deteriorated or degraded by high temperature Can avoid doing so.
  • the floating gate nonvolatile memory device of the present invention can also be manufactured using such a replacement gate process.
  • the replacement gate process is applicable to any one or more of the logic FET, the memory FET, and the control gate unit shown in FIG. 2, and in this application, only to the gate electrode or In addition to that, it can be used for insulating films.
  • FIGS. 16 to 26 are views showing a method of manufacturing a floating gate type memory layout for logic LSI incorporation in which the replacement gate process is applied to the manufacture of only a logic FET.
  • the manufacturing process of FIGS. 16 to 18 can be the same process as that of FIGS. 4 to 6 described above.
  • a tunnel insulating film such as a silicon oxide film is grown, and a gate electrode 1 (polysilicon) is deposited thereon.
  • the gate electrode 1 is patterned on the memory FET.
  • the insulating film is patterned to cut off the insulating film of the logic FET.
  • a gate insulating film (high-k) is deposited. However, deposition of the gate electrode on the gate insulating film as shown in FIG. 7 is not performed.
  • the gate electrode 3 (polysilicon) is deposited.
  • FIG. 21 the gate electrodes of the logic FET and the memory cell are patterned to form gate electrodes 3c and 3a, respectively.
  • the gate electrode 1 and the gate electrode 3a are integrally connected to form a floating gate.
  • FIG. 22 shows the same steps differing only in the viewing direction from FIG.
  • drains and sources are formed by implantation (ion implantation).
  • the edges of the gate electrodes 3a and 3c are aligned with the edges of the drain and the source.
  • the side surfaces of the gate form sidewall spacers for lightly doped drain (LDD) fabrication, and the upper surfaces of the drain and source are covered with silicide over the gate electrodes 3a and 3c.
  • LDD lightly doped drain
  • This silicide is simultaneously silicided and reduced in resistance by a normal process.
  • the silicide above the gate electrodes 3a and 3c is formed according to the illustrated manufacturing process, it is not necessarily required and will be removed in a later process.
  • an interlayer insulating film is deposited, and CMP treatment is performed to remove the silicide above the gate electrodes 3a and 3c. Then, the poly gate (gate electrode 3c) of the logic FET is etched.
  • FIG. 25 is a diagram showing the formation of the gate electrode of the logic FET
  • FIG. 26 is a diagram showing the same steps in which only the viewing direction is different.
  • CMP processing is performed.
  • Metal a is a metal for adjusting the work function
  • metal b is a metal such as Al for reducing the resistivity.
  • This forms the gate electrode of the logic FET.
  • the gate electrode 3a is directly formed on the tunnel insulating film / high-k insulating film on the control gate portion, which is different from the configuration shown in FIG. 2 described above, but is similar to FIG.
  • a conventional floating gate non-volatile memory structure that can be formed with a control gate-floating gate-channel connection can be configured using a poly gate (or metal) as the floating gate.
  • FIGS. 27 to 29 are diagrams showing a method of manufacturing a floating gate type memory layout for logic LSI incorporation, in which the replacement gate process is applied not only to the above-described logic FET but also to the control gate portion. Since the steps in FIG. 16 to FIG. 23 can be made identical, the description thereof is omitted.
  • FIG. 23 after forming sidewall spacers for making LDD (Lightly Doped Drain) on the side of the gate and covering the upper surfaces of the drain and source and the gate electrodes 3a and 3c with silicide, FIG.
  • the interlayer insulating film is deposited, and CMP treatment is performed to remove the silicide above the gate electrodes 3a and 3c. Then, not only the logic FET but also the poly gate (gate electrodes 3c, 3a) of the control gate portion is etched.
  • LDD Lightly Doped Drain
  • FIG. 28 is a diagram showing the formation of the gate electrode of the logic FET and the control gate portion
  • FIG. 29 is a diagram showing the same step in which only the viewing direction is different. As shown, after metal a is deposited and then metal b is deposited, CMP processing is performed. Thereby, gate electrodes of the logic FET and the control gate portion are formed.

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Abstract

　本発明は、ロジックLSIに組み込むのに適し、かつ、書き込み及び消去時の干渉を防ぎ、データ保持に有利な構成にする。本発明の浮遊ゲート型不揮発性メモリ装置は、半導体基板の上に、第１のゲート絶縁膜、ソース領域、及びドレイン領域を有するメモリＦＥＴと、第２のゲート絶縁膜を有する制御ゲート部とから構成され、メモリＦＥＴの第１のゲート絶縁膜と、制御ゲート部の第２のゲート絶縁膜の上を連結して覆う浮遊ゲートが設けられる。第１のゲート絶縁膜は、トンネル絶縁膜からなり、第２のゲート絶縁膜は、トンネル絶縁膜と、高誘電率絶縁膜の２層構成からなり、制御ゲート電圧を、制御ゲート部の基板或いはウェルに印加する。

Description

浮遊ゲート型不揮発性メモリ装置及びその製造方法
　本発明は、メモリＦＥＴと制御ゲート部とからなる２トランジスタ構成を有し、特に、ロジックLSIチップ内にロジック回路部と混載するのに適した浮遊ゲート型不揮発性メモリ装置及びその製造方法に関する。
　１チップ内にロジック回路部とメモリを混載したロジックLSIが開発されている。このようなロジックLSIには、通常６トランジスタSRAMセルがメモリとして用いられているが、SRAMセルはセル面積が大きくなり、電源を切ると情報が失われる。一方、通常の不揮発性メモリはプロセスが複雑でロジックLSIに導入するには不適当である。
　従来、不揮発性メモリとして、スタック型浮遊ゲート構造が知られている。図３０は、特許文献１に記載の従来のスタック構造を有する不揮発性メモリ装置を示す図である。薄い酸化シリコン膜からなるゲート絶縁膜およびソース、ドレイン領域がシリコン基板上に形成され、ゲート絶縁膜の上には多結晶シリコン膜からなる浮遊ゲート電極、層間絶縁膜および多結晶シリコン膜からなる制御ゲート電極が順次積層されている。図示の不揮発性メモリ装置は、浮遊ゲート電極に電荷を蓄積したり、浮遊ゲート電極から電荷を放出したりすることによって、情報の書き込み、保持および消去が行なわれる。メモリチップで通常用いられている構造であるため、プロセス及びデバイスともよく知られている。１トランジスタ構造のため高密度である。しかし、ロジックトランジスタとは全く構造が異なるため組み込み用途としては不適当である。
　また、２トランジスタを用いて浮遊ゲートを実現するレイアウトの不揮発性メモリが知られている。図３１は、特許文献２に記載の従来の不揮発性メモリ装置を示す図であり、（Ａ）はパターンレイアウトを、（Ｂ）はＸ－Ｘ線に沿う断面図を示している。
　シリコン基板表面の素子領域にはソ―ス、ドレイン領域を含むメモリＦＥＴと、制御ゲート用拡散領域が形成されている。ソ―ス，ドレイン領域間のチャネル領域上及び制御ゲート用拡散領域の一部上にはそれぞれ極薄酸化膜ａ、ｂを介して浮遊ゲ―トが形成されている。また、ドレイン領域とビット線用拡散領域間のチャネル領域上にはゲ―ト酸化膜を介してセレクトゲ―トを形成したセレクトトランジスタが設けられている。更に、全面に堆積されたＣＶＤ酸化膜上には、ソ―ス領域とコンタクトホ―ルａを介して接続する共通電位線、及びビット線用拡散領域とコンタクトホ―ルｂを介して接続するビット線が形成されている。
　このような不揮発性メモリにおいて、消去は制御ゲート用拡散領域を高電位、ドレイン領域を０Ｖとし、浮遊ゲ―トに電荷を蓄積させることにより行なう。また、書き込みは制御ゲート用拡散領域を０Ｖ、ドレイン領域を高電位とし、浮遊ゲ―トからドレイン領域へ電荷を流出させることにより行なう。
　図示の不揮発性メモリ装置は、メモリＦＥＴと制御ゲートの両方にトンネル絶縁膜（酸化膜ａ、ｂ）のみを用いるものであるために、トンネル膜厚の導入以外のプロセス変更が不要である。しかし、メモリＦＥＴと制御ゲートの電流密度が同等で、書き込み及び消去時の干渉が起こるため、データ保持に不利な構成である。
特開平１０－２２３７８３号公報 特開平６－５３５２１号公報
　本発明は、係る問題点を解決して、ロジックLSIに組み込むのに適した構成にし、かつ、書き込み及び消去時の干渉を防ぎ、データ保持に有利な構成にした浮遊ゲート型メモリ装置を提供することを目的としている。これによって、45nm世代よりロジックLSIに導入が始まった高誘電率（High-k）ゲート絶縁膜を用いて、プロセスをほとんど変えずに不揮発性メモリセルを実現するセル構造、そのプロセスフロー、或いはそのレイアウトを提供することができる。
　本発明の浮遊ゲート型不揮発性メモリ装置は、半導体基板の上に、第１のゲート絶縁膜、ソース領域、及びドレイン領域を有するメモリＦＥＴと、第２のゲート絶縁膜を有する制御ゲート部とから構成され、メモリＦＥＴの第１のゲート絶縁膜と、制御ゲート部の第２のゲート絶縁膜の上を連結して覆う浮遊ゲートが設けられる。第１のゲート絶縁膜は、この絶縁膜を通して書き込み且つ／又は消去を行なうトンネル絶縁膜からなり、第２のゲート絶縁膜は、前記トンネル絶縁膜と同材質の絶縁膜と、高誘電率絶縁膜の２層構成からなり、制御ゲート電圧を、制御ゲート部の基板或いはウェルに印加するコンタクトを設ける。
　また、本発明の浮遊ゲート型不揮発性メモリ装置の製造方法は、半導体基板に、メモリＦＥＴの第１のゲート絶縁膜として、この絶縁膜を通して書き込み且つ／又は消去を行なうトンネル絶縁膜を成長させて、その上に、第１のゲート電極を形成し、制御ゲート部においては、前記トンネル絶縁膜と同材質の絶縁膜の上に、高誘電率絶縁膜を形成して、この２層の絶縁膜によって第２のゲート絶縁膜を構成する。少なくとも第２のゲート絶縁膜の上に、第１のゲート電極と結合した第２のゲート電極を形成して、第１及び第２のゲート電極を浮遊ゲートとして構成し、制御ゲート部の基板或いはウェルに制御ゲート電圧を印加するコンタクトを設ける。
　本発明は、ロジックLSIのプロセスフローを保ったまま浮遊ゲート型メモリセルを実現することができる。
　また、High-k絶縁膜の導入により制御ゲート側の容量を保ったままリーク電流を低減することができる。
（Ａ）は、本発明を具体化するロジックLSI組み込み用の浮遊ゲート型メモリレイアウトの第１の例を示す図であり、（Ｂ）及び（Ｃ）はそれぞれ、（Ａ）中に点線で示した部分のポリゲート方向断面図及びソースドレイン方向断面図である。 図１（Ｂ）の詳細をロジックＦＥＴと併置して例示する図である。 図１（Ｃ）の詳細を、ロジックＦＥＴと併置して例示する図である。 ゲート電極１のデポジションを説明する図である。 ゲート電極のパターニングを説明する図である。 トンネル絶縁膜のパターニングを説明する図である。 ゲート絶縁膜及びゲート電極のデポジションを説明する図である。 ゲート電極３のデポジションを説明する図である。 ゲート電極のパターニングを説明する図である。 制御ゲート部をｎウェル内に形成した第１の方法を例示する図である。 第１の方法に追加してｐ型層を形成する第２の方法を例示する図である。 SOIによる第３の方法を例示する図である。 図１とは異なるロジックLSI組み込み用の浮遊ゲート型メモリレイアウトの第２の例を示す図である。 ロジックLSI組み込み用の浮遊ゲート型メモリレイアウトの第３の例を示す図である。 ロジックLSI組み込み用の浮遊ゲート型メモリレイアウトの第４の例を示す図である。 ゲート電極１のデポジションを説明する図である。 ゲート電極１のパターニングを説明する図である。 トンネル絶縁膜のパターニングを説明する図である。 ゲート絶縁膜（high-k）のデポジションを説明する図である。 ゲート電極３のデポジションを説明する図である。 ゲート電極３ｃ及び３ａの形成を説明する図である。 図２１とは見る方向のみを異にする同一のステップを示す図である。 ドレイン及びソース、サイドウォールスペーサ、及びシリサイドの作成を説明する図である。 ロジックＦＥＴのポリゲートのエッチングを説明する図である。 ロジックＦＥＴのゲート電極の形成を示す図である。 図２５とは、見る方向のみを異にする同一ステップを示す図である。 ロジックＦＥＴ及び制御ゲート部のポリゲートのエッチングを説明する図である。 ロジックＦＥＴ及び制御ゲート部のゲート電極の形成を示す図である。 図２８とは、見る方向のみを異にする同一ステップを示す図である。 特許文献１に記載の従来のスタック構造を有する不揮発性メモリ装置を示す図である。 特許文献２に記載の従来の不揮発性メモリ装置を示す図である。
　以下、例示に基づき本発明を説明する。図１（Ａ）は、本発明を具体化するロジックLSI組み込み用の浮遊ゲート型メモリレイアウトの第１の例を示す図であり、（Ｂ）及び（Ｃ）はそれぞれ、（Ａ）中に点線で示した部分のポリゲート方向断面図及びソースドレイン方向断面図である。図２及び図３は、それぞれ図１（Ｂ）及び（Ｃ）の詳細を、同じプロセスフローで実現できることを示すためにロジックＦＥＴと併置して例示する図である。なお、図１（Ａ）に示すポリ（多結晶シリコン）ゲートは、図２のゲート電極３ａに相当する。
　図１（Ａ）に示すレイアウトにおいて、ビット線はメタル２で形成され、ビア、メタル１、コンタクトを通じてソースとドレインに接続される。ワード線は、メタル１によって、図中の矩形中に×印で示したコンタクト部分で、アクティブ領域に接続される。このように、図示のレイアウトは、全てのノードにメタルでアクセスする高速タイプとなる。図２及び図３に示す浮遊ゲート型メモリセルは、ロジックＦＥＴとプロセスフローを保ったまま実現することができる。詳細は、図４～図９を参照して後述する製造方法の説明図から明らかなように、ロジックＦＥＴのゲート絶縁膜２Ｃ、ゲート電極２ｃ、ゲート電極３ｃはそれぞれ、メモリセルのゲート絶縁膜２Ａ、ゲート電極２ａ、ゲート電極３ａと同じ高さ位置に、同じプロセスで作成することができる。
　ロジックＦＥＴのゲート絶縁膜２Ｃは、高誘電率（High-k）絶縁膜により高容量及び高性能を実現する。１チップ内にロジックＦＥＴと混載されるメモリセル（浮遊ゲート型メモリセル）は、メモリＦＥＴと制御ゲート部からなる２トランジスタを用いて構成される。メモリＦＥＴのゲート絶縁膜１Ｂ（トンネル絶縁膜）は、ホットキャリアもしくはFN電流にて書き込み及び消去を行なう。制御ゲート部のゲート絶縁膜は、ゲート絶縁膜１Ａ（トンネル絶縁膜と同材質の絶縁膜）とゲート絶縁膜２Ａ（High-k絶縁膜）の２層により構成される。本発明は、不揮発性メモリを実現するのに必須のトンネル絶縁膜と、ロジックプロセスが既に持っているhigh-k絶縁膜を組み合わせることにより、容量を保ったままリーク電流を抑えること（高容量・低リーク）ができる。これにより安定した書き込み及び消去と電荷の長期保存が可能になる。High-k絶縁膜のみでも制御ゲート構造を実現することは理論上可能であるが、その方法ではせっかく導入したトンネル絶縁膜が利用できず、またhigh-k絶縁膜がロジックMOS用とメモリ用で別々の最適化が必要となってしまう。本発明の２層構造は（high-k絶縁膜を用いた）通常のロジックCMOSのプロセスから最小限のプロセス変更によって不揮発性メモリを実現することができる。
　なお、本明細書において、「トンネル絶縁膜」とは、デバイス動作の上でこの膜を通して書き込み且つ／又は消去を行なう絶縁膜を意味する用語として用いている。High-k酸化膜の部分でも、高い電圧に対してトンネル現象は当然あるが、デバイス動作的にそれが起こらないように設計される。またそうならないような積層構造を、本発明によって作ることができる。このようなトンネル絶縁膜は、通常90A程度のシリコン酸化膜（もしくはそれに窒素を若干付加したもの）で形成される。１０年間のデータ保持特性を保証するためにある程度の膜厚を確保する必要がある。逆に、保持期間が短くてよい場合は薄膜化してもよく、この膜厚に縛られる必要は無い。
　メモリＦＥＴは、NMOS或いはPMOSのいずれでも形成することができるが、キャリアの移動度や書き込み特性などから、通常の不揮発性メモリと同様にNMOSで形成することが望ましい。NMOSで形成する場合、チャネル下の基板はp型、ソースＳ及びドレインDはn+、ゲート電極１（ポリシリコン）はn+である。
　制御ゲート部上では、ゲート絶縁膜２Ａ（high-k絶縁膜）上のゲート電極２ａの電極材料を、金属或いはポリシリコンで形成することができる。ゲート電極２ａが金属の場合、ゲート電極３ａ（ポリシリコン）の不純物型は問題にならない。ここで、薄い金属ゲートをhigh-kゲート絶縁膜直上に堆積し、その上に厚いポリシリコンを堆積することは、金属ゲートの任意の仕事関数を利用できることと、ポリシリコンの加工し易さを考慮したものである。例示の構成は、このようにして、ゲート電極３ａ（ポリシリコン）をメモリＦＥＴと制御ゲートを接続するために使っている。
　ゲート電極１，ゲート電極２ａ，ゲート電極３ａは、一体に接続されて、浮遊ゲートを構成する。これによって、ロジックLSIの製造プロセスから大きくプロセスを変えずに不揮発性メモリを実現することが可能になる。具体的にはゲートを通常の浮遊ゲート型のようにポリシリコンと絶縁膜が何重にも重なった形にしないようにできる。ポリシリコンを実質一段のみにすることにより、ポリシリコンゲートのエッチングはロジックLSIのプロセスから変更する必要が無くなる。さらに、ゲート電極2aの金属はロジックＦＥＴに用いられる２種類の金属ゲート（high-k/金属ゲートシステムでは、通常NMOSとPMOSに別々の仕事関数を持った金属を使用する）の内、データ保持特性などを最適化する任意のものを選択することができる。なお、ゲート絶縁膜２Ａ及びゲート電極２ａの一部を、ゲート電極１の上に重ねることは、デバイス動作的には必要ないが、重ねる形にレイアウトした方が、デザインルール的にセルをコンパクトにまとめることが可能になる。
　次に、図２及び図３の浮遊ゲート型メモリセルの製造方法の一例を、図４～図９を参照して説明する。図４において、半導体基板に素子分離領域により分離されたアクティブ領域を形成した後、例えばシリコン酸化膜のようなトンネル絶縁膜を成長させ、その上に、ゲート電極１（ポリシリコン）をデポジション（堆積）する。アクティブ領域は、周知のように、「シリコン基板が露出された部分」、もしくは「厚い酸化膜で形成された素子分離領域の外側」である。
　図５において、メモリＦＥＴ上に、ゲート電極１をパターニングする。
　図６において、絶縁膜をパターニングして、ロジックＦＥＴの絶縁膜を切除する。これによって、メモリセルの絶縁膜が、ロジックＦＥＴのゲート絶縁膜と別個に作製されることになる（この絶縁膜は高電圧用デバイスにも使用可）。
　図７において、ゲート絶縁膜（high-k）を、続いてその上に、ゲート電極（金属或いはポリシリコン）をデポジションする。
　図８において、ロジックＦＥＴのゲート絶縁膜（high-k）２Ｃとゲート電極２ｃ、及び制御ゲート部のゲート絶縁膜（high-k）２Ａとゲート電極２ａをエッチングした後、ゲート電極３（ポリシリコン）をデポジションする。
　図９において、ロジックＦＥＴ及びメモリセルのゲート電極をパターニングして、それぞれゲート電極３ｃ及び３ａを形成する。メモリセルにおいては、ゲート電極１，ゲート電極２ａ，ゲート電極３ａが一体に接続されて、浮遊ゲートを構成すると共に、ロジックＦＥＴにおいては、ゲート電極２ｃとゲート電極３ｃが一体に接続される。これによって、浮遊ゲートとしてポリゲート（或いは金属）を用いて、制御ゲート-浮遊ゲート-チャネルという接続で形成できる通常の浮遊ゲートの不揮発性メモリ構造を構成することができる。
　この後、インプラ（イオンインプランテーション）によって、ドレイン及びソース（図３参照）を作成する。このとき、ゲート電極３ａ、３ｃのエッジと、ドレイン及びソースのエッジが一直線になるように合わせる。また、通常の技術に従い、図２に示すように、ゲート側面はLDD（Lightly Doped Drain）作製用のサイドウォールスペーサを作成し、かつ、ゲート電極３ａの上方はシリサイドで覆う。
　図１に例示したレイアウトのメモリセルの動作条件は、NOR型である。基本的に既存の浮遊ゲート型メモリセルに準じて動作する。制御ゲート電圧は、メタル配線（図１（Ａ）におけるワード線）を通して制御ゲート部のコンタクトからアクティブ領域を介して、図１０～図１２を参照して後述するように、基板或いはウェルに印加する。
　書き込み時には、制御ゲート部のコンタクト（制御ゲート）とドレイン電極に高電圧をかけて、ソースとドレインの間を流れる電子を高エネルギーにすると、電子は、ゲート絶縁膜１B（トンネル絶縁膜）を突き破って浮遊ゲートに飛び込む。
　データの消去は、制御ゲートに負（－）の高電圧、ソース電極に正（＋）の高電圧、ドレイン電極に０Ｖを印加して、すべての浮遊ゲートから、電子を抜き出す。通常NOR型の消去ではドレインを浮かせることが多いが、例示のレイアウトではドレインを複数のセルで共有するため０Ｖとする。
　データを読み出すときは、ドレイン電極に一定の電圧を、制御ゲートにドレイン電圧の約２倍の電圧をかけて、電流が多く流れるか否かを判別する。読み出しの電圧は、速度と信頼性との兼ね合いから任意に決定できる。例えば、ゲートには電源電圧を、ドレインには、高電圧により電子が浮遊ゲートに注入されるのを防ぐためある程度低い電圧を印加する。例示のレイアウトでは、ドレインを共有しているセルのうち、読み出す側でない方向への電流をなくすために、そのソースにドレインと同電位を与える。浮遊ゲートに電子がない状態では、ソースとドレインの間（チャネル）で多くの電子が移動し電流が流れる。一方、浮遊ゲートに電子がある状態では、チャネルを流れる電子が少なくなる。
　メモリＦＥＴをNMOSで形成した場合の制御ゲート部の形成方法について、図２と同じポリゲート方向断面図である図１０～図１２を参照して説明する。図１０は、制御ゲート部をｎウェル内に形成した第１の方法を例示する図である。制御ゲート電圧として正電圧を与える場合はnウェル全体に正電圧を印加し、負電圧を与える場合はpソース・ドレインに負電圧を印加する。
　図１１は、上記の第１の方法に追加して、ｐ型層を形成する第２の方法を例示する図である。制御ゲート電圧として正電圧を与える場合はnウェル全体に正電圧を印加し、負電圧を与える場合はp型層に負電圧を印加する。上記の第１の方法よりもワード線の抵抗が低いが、ｐ型層を形成するための追加工程（リソグラフィとインプラ）が必要になる。
　図１２は、SOI(Silicon On Insulator)による第３の方法を例示する図である。絶縁膜としての酸化膜の上に、各ノードを形成する。制御ゲート部は他のノードから容易に絶縁でき、また、制御ゲート部の不純物型は任意に設定できる。ゲート電圧を、酸化膜で絶縁された制御ゲート部の基板に印加する。
　図１３は、図１とは異なるロジックLSI組み込み用の浮遊ゲート型メモリレイアウトの第２の例を示す図である。アクティブ領域をワード線として用いることにより面積低減を図ることができる。例えば、図１の面積、15.5×９＝139.5（任意単位：比較にのみ有効）に対して、図１３に示すレイアウトでは、面積：14×９＝126となる。
　図１４は、ロジックLSI組み込み用の浮遊ゲート型メモリレイアウトの第３の例を示す図である。第２の例と同様のアクティブワード線を用いる。メタルの縮小を仮定して、ワード線の冗長度を増加させている。面積：11×９＝99となる。
　図１５は、ロジックLSI組み込み用の浮遊ゲート型メモリレイアウトの第４の例を示す図である。アクティブ領域のポリシリコンゲートに対するオーバーラップとメタルのルールの縮小を仮定してNANDを構成する。制御ゲートCG/浮動ゲートFGはセルフアラインではない。面積は、21×４＝84となる。
　NANDのセルアレイを形成するにはメモリセル部分を直列に接続することに加えて、ワード線をセルの直列方向とは直角に取る必要がある。図１５に示すように、メモリＦＥＴは縦方向に直列に配列されている。ワード線は横方向に描かれたメタル１から長方形のアクティブにコンタクトを取ることにより形成されている。それぞれの長方形は両脇のメモリセルの制御ゲートとして機能する。またレイアウト密度の最適化のために、長方形の制御ゲート用アクティブ領域はメモリＦＥＴの脇に互い違いに配列されている。
　制御ゲートの面積は、図１、１３、１４ではアクティブとゲートの交差部にセルフアラインで定義されていたが、この図１５のNAND型ではそれができない。ゲートのフォトリソグラフィのアクティブに対する左右のミスアラインメントにより制御ゲートの面積は変わる結果、書き込み、消去、読み出しの特性がアクティブ長方形の左右どちら側を制御ゲートとして使うかによって変わってくる。（このずれは、読み出し時のセンスアンプの参照セルにも同様のミスアラインメントを起こすことにより、補正することが可能である。）
　本明細書のレイアウトは基本的にラムダルールで描いている。ラムダルールとは主に1umルール世代以前に標準的なルールとして用いられていたもので、仮想的なパラメータラムダを用いて各ルールを表現する。例えば1umルールでは、ラムダ（λ）は0.5で、ゲート幅は2λ=1um、アクティブ幅は3λ=1.5umなど、各ルールはラムダの倍数で表される。これに対して現在の最先端の技術のルールはこのような標準的なものとは異なり、縮められるものは全て縮めるといった方針で策定されている。特にメモリセルアレイ内ではその傾向が強く、アレイの中でのみ満たすことが可能な特例が多く設けられている。図１５のNANDの例では、上記の２つのルールの縮小を仮定することにより、メモリセルアレイを効率よく配列している。
　次に、本発明の浮遊ゲート型不揮発性メモリ装置を、リプレイスメントゲート（Replacement gate）プロセスにより製造する例について説明する。最近、Replacement gate（従来のCMOS作成方法をgate-firstとし、それに対してgate-lastと呼ぶ場合もある）と称されているプロセスが知られている。Replacement gateの典型的なプロセスフローは、まずダミーのゲート電極（通常ポリシリコン。絶縁膜も除去する場合はダミーの絶縁膜、通常は酸化膜）を使って通常のMOSトランジスタを作製する。ソース・ドレインも形成し、コンタクト前の層間絶縁膜をデポジションする。そこをCMP（Chemical Mechanical Polishing：ナノオーダーの段差を層間絶縁膜、配線から取り除き、平坦化する周知のプロセス）でポリゲートの頭を出すように研磨し、ポリゲート（と必要であれば絶縁膜）をエッチングする。ここに任意のゲート（と絶縁膜）をデポジションし、その後のコンタクト等のプロセスを進めていく。このプロセスの利点は、ゲート電極と必要であれば絶縁膜のプロセスを、ソース・ドレインインプラ後の活性化のための高温アニールの後に実行できる点で、ゲート絶縁膜・電極が高温によって変質もしくは劣化するのを避けることができる。
　本発明の浮遊ゲート型不揮発性メモリ装置もまた、このようなReplacement gateプロセスを用いて製造することができる。このReplacement gateプロセスは、図２に示したロジックＦＥＴ、メモリＦＥＴ、制御ゲート部のいずれか１つ或いは複数に対して適用可能であり、また、この適用の際には、ゲート電極のみに、或いはそれに加えて絶縁膜に対して使用することができる。
　図１６～図２６は、Replacement gateプロセスをロジックＦＥＴのみの製造に適用したロジックLSI組み込み用の浮遊ゲート型メモリレイアウト製造方法を示す図である。図１６～図１８の製造プロセスにおいては、上述した図４～図６と同じプロセスとすることができる。図１６において、半導体基板に素子分離領域に分離されたアクティブ領域を形成した後、例えばシリコン酸化膜のようなトンネル絶縁膜を成長させ、その上に、ゲート電極１（ポリシリコン）をデポジションする。図１７において、メモリＦＥＴ上に、ゲート電極１をパターニングする。図１８において、絶縁膜をパターニングして、ロジックＦＥＴの絶縁膜を切除する。
　図１９において、ゲート絶縁膜（high-k）をデポジションする。但し、図７のような、ゲート絶縁膜上のゲート電極のデポジションは行わない。
　図２０において、ロジックＦＥＴのゲート絶縁膜（high-k）２Ｃ、及び制御ゲート部のゲート絶縁膜（high-k）２Ａをエッチングした後、ゲート電極３（ポリシリコン）をデポジションする。
　図２１において、ロジックＦＥＴ及びメモリセルのゲート電極をパターニングして、それぞれゲート電極３ｃ及び３ａを形成する。メモリセルにおいては、ゲート電極１と，ゲート電極３ａが一体に接続されて、浮遊ゲートを構成する。図２２は、図２１とは見る方向のみを異にする同一のステップを示している。
　次に、図２３に示すように、インプラ（イオンインプランテーション）によって、ドレイン及びソースを作成する。このとき、ゲート電極３ａ、３ｃのエッジと、ドレイン及びソースのエッジが一直線になるように合わせる。また、ゲート側面はLDD（Lightly Doped Drain）作製用のサイドウォールスペーサを作成し、かつ、ドレイン及びソースの上面と共に、ゲート電極３ａ、３ｃの上方をシリサイドで覆う。このシリサイドは、通常のプロセスにより同時にシリサイド化され低抵抗化される。なお、ゲート電極３ａ、３ｃ上方のシリサイドは、例示の製造工程によれば作成されることになるが、必ずしも必要なものではなく、後の工程で除去されることになる。
　次に、図２４に示すように、層間絶縁膜をデポジションし、CMP処理をしてゲート電極３ａ、３ｃ上方のシリサイドを切除する。そして、ロジックＦＥＴのポリゲート（ゲート電極３ｃ）をエッチングする。
　図２５は、ロジックＦＥＴのゲート電極の形成を示す図であり、図２６は、見る方向のみを異にする同一ステップを示す図である。図示のように、メタルａを、続いてメタルｂをデポジションした後、CMP処理をする。メタルａは仕事関数を調節するための金属、メタルｂは抵抗率を下げるためのAlなどの金属である。これによって、ロジックＦＥＴのゲート電極が形成される。この場合、制御ゲート部のトンネル絶縁膜／high-k絶縁膜の上は直接ゲート電極3aとなっている点で、上述の図２に示した構成とは異なっているが、図２と同様に、浮遊ゲートとしてポリゲート（或いは金属）を用いて、制御ゲート-浮遊ゲート-チャネルという接続で形成できる通常の浮遊ゲートの不揮発性メモリ構造を構成することができる。
　図２７～図２９は、上述したロジックＦＥＴだけでなく、制御ゲート部に対しても、Replacement gateプロセスを適用したロジックLSI組み込み用の浮遊ゲート型メモリレイアウト製造方法を示す図である。図１６～図２３までのステップは、同一にすることができるので、その説明は省略する。図２３に示すように、ゲート側面にLDD（Lightly Doped Drain）作製用のサイドウォールスペーサを作成し、かつ、ドレイン及びソースの上面及びゲート電極３ａ、３ｃの上方をシリサイドで覆った後、図２７に示すように、層間絶縁膜をデポジションし、CMP処理をしてゲート電極３ａ、３ｃ上方のシリサイドを切除する。そして、ロジックＦＥＴだけでなく、制御ゲート部のポリゲート（ゲート電極３ｃ、３ａ）をエッチングする。
　図２８は、ロジックＦＥＴ及び制御ゲート部のゲート電極の形成を示す図であり、図２９は、見る方向のみを異にする同一ステップを示す図である。図示のように、メタルａを、続いてメタルｂをデポジションした後、CMP処理をする。これによって、ロジックＦＥＴ及び制御ゲート部のゲート電極が形成される。
　以上、本開示にて幾つかの実施の形態のみを単に一例として詳細に説明したが、本発明の新規な教示及び有利な効果から実質的に逸脱せずに、その実施の形態には多くの改変例が可能である。

Claims (15)

  1. 半導体基板の上に、第１のゲート絶縁膜、ソース領域、及びドレイン領域を有するメモリＦＥＴと、第２のゲート絶縁膜を有する制御ゲート部とから構成され、前記メモリＦＥＴの第１のゲート絶縁膜と、前記制御ゲート部の第２のゲート絶縁膜の上を連結して覆う浮遊ゲートが設けられた浮遊ゲート型不揮発性メモリ装置において、
    　第１のゲート絶縁膜は、この絶縁膜を通して書き込み、又は消去を行なうトンネル絶縁膜からなり、
    　第２のゲート絶縁膜は、前記トンネル絶縁膜と同材質の絶縁膜と、高誘電率絶縁膜の２層構成からなり、
    　制御ゲート電圧を、前記制御ゲート部の基板或いはウェルに印加することから成る浮遊ゲート型不揮発性メモリ装置。
  2. 前記メモリＦＥＴの第１のゲート絶縁膜の上に形成した第１のゲート電極と、少なくとも制御ゲート部の第２のゲート絶縁膜の上に、第１のゲート電極と結合した第２のゲート電極を形成して、第１及び第２のゲート電極を前記浮遊ゲートとして構成した請求項１に記載の浮遊ゲート型不揮発性メモリ装置。
  3. １チップ内にロジックＦＥＴと混載することによりロジックLSIを構成し、前記ロジックＦＥＴは、前記高誘電率絶縁膜、及び第２のゲート電極と同じプロセスフローで実現されたゲート絶縁膜及びゲート電極を有する請求項１に記載の浮遊ゲート型不揮発性メモリ装置。
  4. 前記メモリＦＥＴは、NMOSで形成し、チャネル下の基板はp型、ソースＳ及びドレインDはn+、である請求項１に記載の浮遊ゲート型不揮発性メモリ装置。
  5. 第１のゲート電極はポリシリコンで、第２のゲート電極はポリシリコンで形成した請求項１に記載の浮遊ゲート型不揮発性メモリ装置。
  6. 前記制御ゲート部の第２のゲート絶縁膜と第２のゲート電極の間に、第２のゲート電極と結合した第３のゲート電極を備え、第１のゲート電極はポリシリコンで、第２のゲート電極はポリシリコンで、かつ、第３のゲート電極は金属又はポリシリコンで形成した請求項１に記載の浮遊ゲート型不揮発性メモリ装置。
  7. 前記制御ゲート部を半導体基板に設けたウェル内に形成し、該ウェルに制御ゲート電圧を印加する請求項１に記載の浮遊ゲート型不揮発性メモリ装置。
  8. 前記制御ゲート部を半導体基板に設けたｎ型又はｐ型ウェル内に形成し、かつ第１のゲート絶縁膜の下にｐ型又はｎ型層を形成し、該層に制御ゲート電圧を印加する請求項１に記載の浮遊ゲート型不揮発性メモリ装置。
  9. 前記制御ゲート部を他のノードから絶縁するように制御ゲート部の下に絶縁膜を設け、該絶縁膜により分離された半導体基板に制御ゲート電圧を印加する請求項１に記載の浮遊ゲート型不揮発性メモリ装置。
  10. 制御ゲート電圧を、前記制御ゲート部の基板或いはウェルに印加するコンタクトを設け、ワード線が前記コンタクトに接続され、かつ、ビット線が前記ソース領域及びドレイン領域に接続される請求項１に記載の浮遊ゲート型不揮発性メモリ装置。
  11. ワード線がアクティブ領域を通して接続され、かつ、ビット線が前記ソース領域及びドレイン領域に接続される請求項１に記載の浮遊ゲート型不揮発性メモリ装置。
  12. 前記メモリＦＥＴを直列に接続することに加えて、ワード線を該前記メモリＦＥＴの直列方向とは直角に取ることによりNANDを構成する請求項１に記載の浮遊ゲート型不揮発性メモリ装置。
  13. 半導体基板の上に、第１のゲート絶縁膜、ソース領域、及びドレイン領域を有するメモリＦＥＴと、第２のゲート絶縁膜を有する制御ゲート部とから構成され、前記メモリＦＥＴの第１のゲート絶縁膜と、前記制御ゲート部の第２のゲート絶縁膜の上を連結して覆う浮遊ゲートが設けられた浮遊ゲート型不揮発性メモリ装置の製造方法において、
    　半導体基板に、メモリＦＥＴの第１のゲート絶縁膜として、この絶縁膜を通して書き込み、又は消去を行なうトンネル絶縁膜を成長させて、その上に、第１のゲート電極を形成し、
    　前記制御ゲート部においては、前記トンネル絶縁膜と同材質の絶縁膜の上に、高誘電率絶縁膜を形成して、この２層の絶縁膜によって第２のゲート絶縁膜を構成し、
    　少なくとも第２のゲート絶縁膜の上に、第１のゲート電極と結合した第２のゲート電極を形成して、第１及び第２のゲート電極を前記浮遊ゲートとして構成し、
    　前記制御ゲート部の基板或いはウェルに制御ゲート電圧を印加することから成る浮遊ゲート型不揮発性メモリ装置の製造方法。
  14. 前記ソース領域及びドレイン領域が、イオンインプランテーションによって作成される請求項１３に記載の浮遊ゲート型不揮発性メモリ装置の製造方法。
  15. 第１及び第２のゲート電極のいずれか１つ或いは両方に対して、或いはそれに加えて下層の絶縁膜に対して、リプレイスメントゲートプロセスを適用してエッチングし、前記ソース領域及びドレイン領域をイオンインプランテーションによって作成した後に、前記エッチングしたゲート電極或いはそれに加えて絶縁膜を再度作製した請求項１３に記載の浮遊ゲート型不揮発性メモリ装置の製造方法。
     
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