TWI642167B - Ｓｏｉ記憶體裝置 - Google Patents
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Abstract
提供一種製造半導體裝置的方法，包括提供包含半導體本體基板、形成在該半導體本體基板上的掩埋氧化物層和形成在該掩埋氧化物層上的半導體層的矽晶絕緣體基板；和在該SOI基板上形成記憶體裝置，其包括從該半導體層的一部分形成浮置閘極，在該浮置閘極上形成絕緣層，並在該絕緣層上形成控制閘極。
Description
本發明大體上關於積體電路和半導體裝置的領域，更具體地，係關於SOI快閃記憶體裝置的製造。
諸如CPU、儲存裝置、特定應用積體電路(ASIC)等的先進積體電路的製造需要根據指定的電路佈局在給定的晶片區域上形成大量的電路元件。在各種電子電路中，場效應電晶體代表實質決定積體電路性能的一種重要類型的電路元件。通常，目前有多個處理技術用於形成場效應電晶體(FET)，其中，對於許多類型的複雜電路，MOS技術目前是最有前景的方法之一，因為就操作速度和/或功耗和/或成本效率而言此技術有卓越的特性。在使用例如CMOS技術來製造複雜積體電路時，在包括晶體半導體層的基板上形成數百萬個N通道(N-channel)電晶體和P通道電晶體。此外，在許多應用中，需要包括電晶體裝置的快閃記憶體裝置。
快閃記憶體(例如，FLASH EPROM或FLASH EEPROM)是由記憶體單元(裝置)陣列所形成的半導體裝置，其中每個單元具有浮閘電晶體。快閃記憶體晶片分 為兩大類，即具有所謂“NOR”結構的一類和具有所謂“NAND”結構的一類。數據可以寫入到陣列內的每個單元，但以單元格塊(block)的形式擦除數據。每個浮閘電晶體包括源極、漏極、浮置閘極和控制閘極。例如，在嵌入式快閃記憶體應用中，浮置閘極使用通道熱電子來進行從漏極的寫入，和使用隧道效應(tunneling)來進行從源極的擦除。在NAND記憶體的上下文中，通常使用Fowler-Nordheim注入。
連接陣列的行中的每個單元中的每個浮置閘極的源極以形成源極線。在嵌入式記憶體解決方案中，在邏輯裝置附近提供記憶體單元，尤其是與邏輯裝置一起在單個(單片)矽基板上。快閃記憶體裝置用於許多應用中，包括手持式計算設備、無線電話和數碼相機，還有汽車應用。為了使快閃記憶體晶片的各別記憶體元件能夠保持它們所編程的物理狀態，各個記憶體區域必須與其相鄰區域隔離，而通常藉由淺溝槽隔離。
用於嵌入式記憶體單元架構的各種單閘極和隔離閘極解決方案在本領域中是已知的。為了示例的目的，第1圖示出了本領域的嵌入式超快閃單元。在其中形成源極/漏極區域12的半導體基板11上形成該單元。該單元包含浮置閘極13、控制閘極14、擦除閘極15和由字線形成的選擇閘極16。所有閘極可以由多晶矽製成，並且它們被多層絕緣結構17覆蓋。多層絕緣結構17包括形成在閘極的頂部和側壁上的間隔結構的部分。浮置閘極13形成 在浮置閘極氧化物層18上，並且其藉由隧道氧化物層18a與擦除閘極15分離，該隧道氧化物層18a可以由與浮置閘極氧化物層18相同的材料形成。控制閘極14和浮置閘極13藉由隔離層19彼此分離，例如設置加成強浮置閘極13和控制閘極14之間的電容耦合的氧化物-氮化物-氧化物(ONO)層。
然而，儘管在具有矽-氮氧化物閘極電介質的場效應電晶體(FET)的製造背景中可以可靠地實現快閃記憶體單元集成，但是在用於形成FET(並且例如包括高k金屬閘極電晶體裝置的形成)的CMOS技術中的快閃記憶體單元的集成仍然是具有挑戰性的問題。特別地，在全空乏矽晶絕緣體(Fully Depleted Silicon-On-Insulator；FDSOI)互補金屬氧化物半導體(CMOS)製造技術的背景中，將非揮發性記憶體單元協整為快閃記憶體單元需要許多額外的沉積和掩蔽步驟，由此顯著增加了整體處理和製造成本的複雜性。
鑒於上述情況，本發明提供了一種形成包含在(FD)SOI技術內集成的快閃記憶體裝置的半導體裝置的技術，與本領域相比，具有較少處理步驟。此外，提供了包含根據本發明的製造方法形成的快閃記憶體件的半導體裝置。
以下給出本發明的簡化概述以提供對本發明的一些態樣的基本理解。本發明內容並非本發明的詳盡概 述。它不是為了識別本發明的關鍵或重要要素或描述本發明的範圍。其唯一目的是以簡化的形式呈現一些概念，作為稍後討論的更詳細描述的序言。
一般而言，本文所請標的涉及半導體裝置的製造，例如FDSOI半導體裝置，其包含記憶體裝置，特別是非揮發性快閃記憶體裝置，和FET。FET可以是包含在高k電介質層上形成的FET閘極電極的HKMG FET。FET閘極可以包含金屬材料和形成在金屬材料上的多晶矽材料。由於本文公開的特定製造技術，記憶體裝置的形成可以集成在FDSOI製造的技術流程中。
提供一種製造半導體裝置的方法，其包括下列步驟：提供矽晶絕緣體(silicon-on-insulator；SOI)基板，特別是FDSOI基板，該SOI基板包含半導體本體基板、形成在該半導體本體基板上的掩埋氧化物層和形成在該掩埋氧化物層上的半導體層，和在該SOI基板上形成記憶體裝置，包括從該半導體層的一部分形成浮置閘極，在該浮置閘極上形成絕緣層(多晶矽間電介質層)，並在該絕緣層上形成控制閘極。
記憶體裝置的形成可以集成在形成FET的FDSOI技術流程中。特別地，絕緣層可以在形成FET的閘極電極之前形成，並且可以設置為氧化物-氮化物-氧化物層。
此外，提供了一種製造半導體裝置的方法，包括以下步驟：在SOI基板之上和之中形成快閃記憶體裝 置，其包含半導體本體基板，形成在該半導體本體基板上的掩埋氧化物層和形成在該掩埋氧化物層上的半導體層，並且在該SOI基板上形成電晶體裝置。形成該電晶體裝置包括在該SOI基板上方形成閘極電極。形成該快閃記憶體裝置包括：(a)從該半導體層的一部分形成浮置閘極；(b)在形成該閘極電極之前在該半導體層上方形成絕緣層；和(c)在該絕緣層上形成控制閘極。
此外，提供一種半導體裝置，其包括：(FD)SOI基板，其包含半導體本體基板、形成在該半導體本體基板上的掩埋氧化物層和形成在該掩埋氧化物層上的半導體層；記憶體裝置，其包含由該半導體層的一部分製成的浮置閘極、形成在該浮置閘極上的絕緣層(多晶矽間電介質層)、以及形成在該絕緣層上的控制閘極。
11‧‧‧半導體基板
12‧‧‧源極/漏極區域
13‧‧‧浮置閘極
14‧‧‧控制閘極
15‧‧‧擦除閘極
16‧‧‧選擇閘極
17‧‧‧多層絕緣結構
18‧‧‧浮置閘極氧化物層
18a‧‧‧隧道氧化物層
19‧‧‧隔離層
100‧‧‧半導體裝置、快閃記憶體裝置
100'‧‧‧半導體裝置
110‧‧‧記憶體裝置
111'‧‧‧矽化的切片控制閘極
111‧‧‧矽化控制閘極
112‧‧‧浮置閘極
113‧‧‧字線/控制電極觸點、字線觸點
114‧‧‧矽化讀/寫閘極(擦除閘極)、讀/寫閘極
115‧‧‧矩形觸點
120‧‧‧FET、電晶體裝置
120'‧‧‧電晶體裝置
121‧‧‧矽化物閘極電極、閘極電極
122‧‧‧矽化源極區
123‧‧‧矽化漏極區
124‧‧‧源極觸點、觸點
125‧‧‧源極觸點、觸點
130‧‧‧掩埋氧化物(BOX)層、絕緣層
140‧‧‧半導體本體基板
150‧‧‧半導體層
151‧‧‧浮置閘極、浮置閘極層
155‧‧‧通道區域
156‧‧‧源極區域
157‧‧‧漏極區域
160‧‧‧STI區域
170‧‧‧ONO層
171‧‧‧第一氧化物層
172‧‧‧氮化物層
173‧‧‧第二氧化物層
181‧‧‧矽化物層
182‧‧‧矽化區域
183‧‧‧矽化物層
184‧‧‧矽化物層
185‧‧‧矽化物層
186‧‧‧矽化物層
191‧‧‧側壁間隔件
192‧‧‧側壁間隔件
202‧‧‧電介質層
301‧‧‧層間電介質
302‧‧‧層間電介質
401‧‧‧絕緣層
501‧‧‧金屬結構
502‧‧‧金屬結構
515‧‧‧觸點
517‧‧‧觸點
L‧‧‧邏輯區域
M‧‧‧記憶體區域
M1‧‧‧第一金屬化層
本發明可以藉由參考結合附圖的以下描述理解，附圖中類似的元件符號表示類似的元件，並且其中：第1圖示出了本領域的記憶體裝置；第2圖示出了根據本發明的示例性處理的流程圖；第3圖顯示了ONO形成過程的細節，該過程是第2圖中所示的過程流程的一部分；第4圖是示出根據本發明實施例的包含具有單個控制閘極和電晶體裝置的記憶體裝置的半導體裝置的平面圖； 第5圖是示出根據本發明實施例的包括具有切片控制閘極和電晶體裝置的記憶體裝置的半導體裝置的平面圖；第6a-6b圖是類似於第4圖所示的半導體裝置的半導體裝置的橫截面圖；和第7圖示出了根據本發明的另一示例的半導體裝置，其中藉由第一金屬化層製造記憶體裝置的浮置閘極和讀/寫閘極的電連接。
雖然本文所請標的可允許有各種修改和替代形式，但是其特定之具體實施例已藉由附圖舉例的方式示出，並且在此詳細描述。然而，應當理解，對本文特定之具體實施例描述並非意圖將本發明限制於所公開的特定形式，相反的，其目的在於涵蓋落入所附申請專利範圍所限定的本發明的精神和範圍內的所有修改、等同物、和替代物。
本發明的各種說明性具體實施例描述如下。為了清楚起見，在本說明書中不描述實際實現的所有特徵。當然應該理解，在任何這樣的實際具體實施例的開發中，必須進行許多實現特定的決定以實現開發者的特定目標，例如符合與系統相關的和與商業相關的限制，這對於不同實現會有所不同。此外，應當理解，這樣的發展努力可能是複雜和耗時的，但是對於受益於本發明的本領域普通技術人員來說，這將是例行的工作。
現在本公開將以參考附圖的方式描述。為了說明的目的，附圖中僅示意性地描繪各種結構、系統、和裝置，並且不以本領域技術人員熟知的細節來模糊本公開的內容。然而，所包括的附圖係用以描述和解釋本公開的說明性示例。本文使用的單詞和短語應被理解和解釋為具有與本領域技術人員對該等單詞和短語的理解一致的含義。沒有術語或短語的特定定義(即與本領域技術人員所理解的普通或習慣意義不同的定義)是意圖藉由本文中的術語或短語的一致使用來暗示。在術語或短語意圖具有特殊含義(即非本領域技術人員所理解的意義)的程度上，這種特殊定義將以定義的方式在說明書中明確地表達，直接且毫不含糊地提供術語或短語的特殊定義。
如本文所使用的，當參考半導體裝置的結構時，可能使用空間參考“頂部”、“底部”、“上(upper)”、“下(bottom)”、“垂直”、“水平”等。僅意圖以教導為目以與附圖一致的方式使用該等參考，並且不意圖作為半導體裝置結構的絕對參考。例如，可以以與附圖中所示的取向不同的任何方式空間定向FET或記憶體裝置。當參照附圖時，“垂直”用於表示與半導體層表面垂直的方向，且“水平”用於表示與半導體層表面平行的方向。“上”是指遠離半導體層的垂直方向。位於另一個元件“上方(above)”(“下方(below)”)的一個元件與該另一個相比是在更遠離(更靠近)半導體層表面的位置。
大致上，這裡描述了其中可以形成N通道電 晶體和/或P通道電晶體和記憶體單元的製造技術和半導體裝置。該製造技術可以集成在CMOS製造技術中。對於在完整閱讀過本申請的本領域技術人員顯而易見的是，本方法原理上可應用於各種技術，例如NMOS、PMOS、CMOS等，並且原則上易於應用於各種裝置，包括但不限於邏輯裝置、記憶體裝置、SRAM裝置等。本文描述的技巧和技術可以用於製造MOS積體電路裝置，包括NMOS積體電路裝置、PMOS積體電路裝置、和CMOS積體電路裝置。特別地，結合任何形成用於積體電路(包括平面和非平面積體電路兩者)的閘極結構的半導體裝置製造技術使用本文描述的技術步驟。雖然術語“MOS”正確是指具有金屬閘極電極和氧化物閘極絕緣體的裝置，但是通篇該術語是指包括導電閘極電極(無論是金屬或其它導電材料)的任何半導體裝置，該導電閘極電極係位在閘極絕緣體(無論是氧化物還是其他絕緣體)上，而其又位在半導體基板之上。
本揭示通常提供用於在例如(FD)SOI處理之內形成邏輯裝置和記憶體單元的技術。特別地，在一個示例中，提供集成在形成高k電介質-多閘極(poly gate)FET或高k電介質-金屬-多閘極FET的技術流程中的記憶體裝置(單元)的製造技術。記憶體單元可以是或包括快閃記憶體，浮體儲存電晶體，FLASH EPROM或FLASH EEPROM等。
第2圖示出了本文提供的製造技術的一示例的流程圖。藉由適當的本體(bulk)處理51提供SOI(絕 緣體上半導體)基板。該SOI基板可以包括半導體本體基板，形成在該半導體本體基板上的掩埋氧化物(BOX)層和形成在該BOX層上的半導體層(或所謂的有源(active)層)。因為由於在過去幾十年中增進的可用性和成熟的技術技術，可以在矽的基礎上量產形成高積體密度的半導體裝置的緣故，半導體層可以包括大量的矽。然而，可以使用任何其它合適的半導體材料，例如，含有其它等電子(iso-electronic)成份，如鍺，碳，矽/鍺，矽/碳，其它II-VI或III-V半導體化合物的矽基材料。
SOI基板的BOX層可以包括(二)氧化矽或硼矽酸鹽玻璃或硼磷矽玻璃(BPSG)。BOX層可以由不同的層組成，並且不同層之其一可以包含BPSG或包含硼或磷的SiO2-化合物。半導體本體基板可以包含矽，或由其組成，特別是單晶矽。可以使用其它材料來形成半導體本體基板，例如鍺、矽鍺、磷酸鎵、砷化鎵等。例如，半導體層的厚度可以在5-30nm的範圍內，特別是5-15nm，並且BOX層的厚度可以在10-50nm，特別是10-30nm，更特別是15-25nm的範圍內。
雙通道形成52係導致N通道和P通道電晶體裝置的通道區域的形成。原則上，雙通道形成可以包含，如本領域已知的，在SOI基板之上和/或之中形成的應力半導體材料，例如SiGe。為了形成多個淺溝槽隔離(STI)區域，將STI模塊用於STI處理53。STI將指定用於形成邏輯裝置的區域，特別是FET(即邏輯區域)，和指定用於 形成記憶體單元的區域(即(快閃)記憶體區域)分開。可以藉由蝕刻穿過SOI基板的半導體層和BOX層以及在半導體本體基板中的開口(opening)來形成STI區域，並且藉由一些絕緣材料(例如一些氧化物材料)來填充該開口。
藉由適當地植入N型和P型摻雜劑在半導體本體基板中進行阱形成54。在SOI基板上進行氧化物層形成55。可以藉由熱氧化或藉由大氣壓或低壓化學氣相沉積(LPCVD)技術形成氧化物層，並且其可以包含用作閘極電介質和/或隧道氧化物的高電壓氧化物。
根據本揭示，在閘極堆疊形成57之前執行ONO形成56。該ONO形成係導致在SOI基板上形成隔離層，例如氧化物-氧化物-氧化物(ONO)層，設置該隔離層以增強將形成的記憶體裝置的浮置閘極和控制閘極之間的電容耦合。而在下文中，組成多晶矽間(interpoly)電介質的隔離層稱為ONO層，可以製成不同的隔離層，例如可以由氮氧化矽或僅一些氧化物形成。
在第3圖中示出ONO形成56的一些細節。ONO形成56可包括沉積蝕刻停止層61，接者在SOI基板上沉積ONO層62。隨後，除了要形成記憶體裝置的控制閘極的區域之外，從邏輯區域和記憶體區域的所有區域中進行ONO層移除63。該蝕刻停止層有助於ONO層的移除。隨後，進行該蝕刻停止層移除64。然而，蝕刻停止層的使用僅僅是任選的。
回到第2圖中所示的技術流程，在完成ONO 形成56之後執行多層閘極堆疊形成57。該閘極堆疊形成57提供在邏輯區域中電晶體裝置的閘極電極的形成，還有在記憶體區域中的記憶體裝置的閘極的形成。特別地，在邏輯區域中，該閘極堆疊形成57可以包含形成例如具有介電常數k>5、k>0、或k>13的高k電介質層，其可以包括過渡金屬氧化物，例如氧化鉿、二氧化鉿和鉿矽-氮氧化物中的至少一種。功函數調整層可以形成在該高k電介質層上，並且可以包括氮化鈦(TiN)或本領域已知的任何其它合適的功函數調節金屬或金屬氧化物。此外，該閘極堆疊可以包含金屬閘極層和/或多晶矽層。金屬閘極層例如包含可以包括Al、AlN或TiN的多個層。特別地，金屬閘極層可以包括功函數調節材料，其包含適當的過渡金屬氮化物，例如來自元素週期表中的基團4-6的過渡金屬氮化物，包括例如氮化鈦(TiN)、氮化鉭(TaN)、氮化鋁鈦(TiAlN)，氮化鉭鋁(TaAlN)、氮化鈮(NbN)、氮化釩(VN)、氮化鎢(WN)等，厚度約為1-60nm，即功函數調整層可以集成在金屬閘極層中。然而，根據特定的設計方案，可以形成從其藉由蝕刻可獲得閘極電極的純矽層。
藉由適當的光刻處理和蝕刻，從閘極堆疊進行閘極形成58。側壁間隔件可以形成在(邏輯)閘極的側壁處。側壁間隔件可以包括二氧化矽和/或氮化矽。藉由隨後在閘極的側壁上外延生長或沉積各層並適當地蝕刻它們，可以以多層形式提供側壁間隔件。
可以接著進行一些後閘極處理59，其包括摻 雜劑的注入和退火處理以形成源極/漏極區域，源極/漏極延伸區域等。該後閘極處理可以包括形成在SOI應用中的源極/漏極區域，源極/漏極延伸區域和暈圈區域。可以接著進行源極/漏極區域和/或邏輯閘極的矽化和進行後段製程(Back-End-of-Line)處理。
藉由第2圖和第3圖所示的技術流程，特別地，可以形成包括多個記憶體裝置和電晶體裝置的NOR或NAND記憶體單元。
在第4-7圖中示出可以根據上述示例性技術流程形成的半導體裝置。第4圖和第5圖是根據本發明的半導體裝置的兩個替代示例的平面圖。第4圖中所示的半導體裝置100包含由絕緣層130圍繞的快閃記憶體裝置110和FET 120，該絕緣層130可以是SOI基板的掩埋氧化物層。在第4圖的平面圖中，示出了矽化控制閘極111和一部分的記憶體裝置110的浮置閘極112。該控制閘極111經由字線/控制電極觸點113與字線(第4圖中未示出)接觸。該字線/控制電極觸點113以及下面提及的所有其它電觸點是由導電材料製成，並且可以包括例如鋁或鎢。
此外，第4圖所示的半導體裝置100包括矽化讀/寫閘極(擦除閘極)114。該讀/寫閘極(擦除閘極)114經由矩形觸點(Carecs)115與浮置閘極112電接觸。另外該讀/寫閘極114可以與電晶體裝置120的矽化閘極電極121的至少一部分連續地(整體地)形成。而且電晶體裝置120還包括矽化源極區122和矽化漏極區123。該矽 化源極區122藉由源極觸點124電連接到源極線(第4圖中未示出)，並且該矽化漏極區123藉由源極觸點125電連接到位線(第4圖中未示出)。在此外，在第4圖中示出下方的半導體層150的非矽化部分。該半導體層150是SOI基板的一部分，並形成在半導體本體基板上所形成的掩埋氧化物層上(參見下面第6a、6b和7圖的描述)。注意到可以在電晶體裝置120的矽化閘極電極121和記憶體裝置110的讀/寫閘極114的側壁處形成側壁間隔件(第4圖中未示出)。
第5圖示出了類似於第4圖所示的半導體裝置100'。半導體裝置100'包括記憶體裝置110'和電晶體裝置120'。與第4圖所示的半導體裝置100的記憶體裝置110不同，第5圖所示的半導體裝置100'的記憶體裝置110'包括矽化的切片控制閘極111'。
第6a和6b圖分別示出了沿著第4圖的線A-A和線B-B、類似於第4圖所示的半導體裝置的橫截面圖。第6a圖中所示的該半導體裝置100包含形成記憶體裝置110的記憶體區域M，和形成電晶體裝置120的邏輯區域L。該半導體裝置100係形成在包括半導體本體基板140、掩埋氧化物(BOX)層130和半導體層150的SOI基板上。
半導體本體基板140可以包括矽，或可由其組成，特別是單晶矽。可以使用其它材料來形成半導體本體基板，例如鍺、矽鍺、磷酸鎵、砷化鎵等。BOX層130可以包含BPSG或包含硼或磷的SiO2-化合物。半導體層150 可以包括矽，或可由其組成，特別是晶體矽。此外，藉由蝕刻穿過SOI基板的半導體層150和BOX層130以及在半導體本體基板140中的開口，並且以一些絕緣材料，例如一些氧化物材料，填充該開口來形成用於電絕緣的STI區域160。注意到半導體本體基板140可以用作記憶體裝置110和電晶體裝置120兩者中的背閘極。
在記憶體區域M中形成的半導體層150的一部分表示/提供記憶體裝置110的浮置閘極151。在邏輯區域L中，半導體層150提供電晶體裝置120的通道區域155。在記憶體區域M中，ONO層170形成在半導體層150(該浮置閘極層151)上。該ONO層170由第一氧化物層171、氮化物層172和第二氧化物層173組成。如已經參照第2圖和第3圖所示的技術流程所描述的，根據本公開的ONO層170是在電晶體裝置120的閘極電極121形成之前形成。在該ONO層170上形成例如包含多晶矽或由多晶矽組成的控制閘極111。在控制閘極111的上表面上形成矽化物層181。另外，在該浮置閘極151上形成矽化區域182。控制閘極111經由字線/控制閘極觸點113與字線(第6a圖中未示出)接觸。
第6a圖中所示的半導體裝置100的電晶體裝置120包含其上形成矽化閘極電極121的閘極電介質201。閘極電極121可以包含多層的金屬和/或(多晶)矽材料。根據示例，閘極電極121是由晶體矽製成。在閘極電極121的上表面上形成矽化物層183。電晶體裝置120包含源極 區域156和漏極區域157，兩者均藉由半導體層150的適當摻雜形成。源極區域156和漏極區域157分別被矽化物層184和185矽化。源極區域156經由觸點124與源極線(第6a圖中未示出)接觸，並且漏極區域157經由觸點125與位線(第6a圖中未示出)接觸。
在第6b圖中，以沿著第4圖的B-B線截取的橫截面圖示出了半導體裝置100的記憶體區域。第6b圖示出了包含例如(多晶)矽的矽化讀/寫閘極114。在所示實施例中，讀/寫閘極114形成在移除SOI基板的半導體層150的對應部分之後直接形成在BOX層130上的電介質層202上。在讀/寫閘114的上表面上形成矽化物層186。此外，第6b圖示出了提供用以電連接讀/寫閘極114和浮置閘極151的矩形觸點115。
第6a和6b圖還示出了分別形成在閘極電極121和讀/寫閘極114的側壁上的側壁間隔件191和192(第4圖中未示出)。應注意，根據實際技術流程，也可以在記憶體裝置110的控制閘極111的側壁上形成側壁間隔物。此外，第6a和6b圖中所示的半導體裝置100包含層間電介質301。層間電介質301可以由氧化物材料製成，並且它可以包括二氧化矽。在層間電介質301中形成相應的觸點113、115、124、125。第6a和6b圖中所示的全部或一些矽化物區域可以包含例如矽化鎳或由矽化鎳組成。
在第7圖中，示出了類似於第6b圖所示的半導體裝置100。與第6b圖的半導體裝置100的差異基本上 涉及記憶體裝置110的讀/寫閘極114到記憶體裝置110的浮置閘極151的電接觸的實現。第7圖所示的半導體裝置100包括藉由某絕緣層401與層間電介質301分離的第一金屬化層M1。
金屬結構501和502形成在另一個層間電介質302中。另一個層間電介質302可以由氧化物材料製成，並且其可以包括二氧化矽。金屬結構502可以表示字線，其經由字線觸點113連接到記憶體裝置110的控制閘極111。金屬結構501提供將記憶體裝置110的讀/寫閘極114藉由形成在層間電介質301中的觸點515和517電接觸到記憶體裝置110的浮置閘極151。
結果，本發明提供了在FET的(FD)SOI製造技術流程中集成記憶體裝置(特別是快閃記憶體裝置)的形成的技術。該記憶體裝置可以是NOR或NAND快閃記憶體單元的一部分。因此，與現有技術相比，可以顯著地改善包含記憶體單元和邏輯裝置的可靠操作的半導體裝置的(FD)SOI製造，因為顯著減少了形成記憶體裝置所需的附加沉積和掩蔽步驟的數量。特別地，記憶體裝置可以包含(FD)SOI基板的半導體層作為浮置閘極。
上面公開的特定具體實施例僅是說明性的，因為本發明可以以對得到本文教導的本領域技術人員顯而易見的不同但等同的方式進行修改和實施。例如，可以以不同的順序執行上述提出的處理步驟。此外，除了如以下申請專利範圍中所述以外，本文所示的結構或設計的細節 不受任何限制。因此，顯而易見的是，上述公開的特定具體實施例可以被改變或修改，並且所有此等變化都被認為在本發明的範圍和精神內。注意到在用來敘述本說明書和所附申請專利範圍中的各種處理或結構的諸如“第一”、“第二”、第三”或“第四”的術語僅用作對此等步驟/結構的簡寫參考，並不一定意味著要以此有序的序列執行/形成此等步驟/結構。當然，根據確切的申請專利範圍語言，可能需要或可能不需要這種過程的有序序列。因此，本文尋求的保護如申請專利範圍所述。
Claims (16)
- 一種製造半導體裝置的方法，係包含：提供包含半導體本體基板、形成在該半導體本體基板上的掩埋氧化物層和形成在該掩埋氧化物層上的半導體層的矽晶絕緣體(SOI)基板；在該SOI基板上形成電晶體裝置，其包含形成閘極電極；以及在該SOI基板上形成記憶體裝置，其係包含從該半導體層的一部分形成浮置閘極，在該浮置閘極上形成絕緣層，並在該絕緣層上形成控制閘極，其中，形成該記憶體裝置還包含形成讀/寫閘極，並且其中，該電晶體裝置的該閘極電極係至少部分地與該讀/寫閘極整體形成。
- 如申請專利範圍第1項所述的方法，其中，該絕緣層是氧化物-氮化物-氧化物層。
- 如申請專利範圍第1項所述的方法，其中，該閘極電極係在形成該絕緣層之後形成。
- 如申請專利範圍第1項所述的方法，其中，形成該記憶體裝置還包含：在該控制閘極和該讀/寫閘極上方形成層間電介質；以及藉由形成在該層間電介質中並且直接接觸該浮置閘極和該讀/寫閘極的觸點將該浮置閘極和該讀/寫閘極電連接。
- 如申請專利範圍第1項所述的方法，其中，形成該記憶體裝置還包含：在該控制閘極和該讀/寫閘極上方形成層間電介質；在該層間電介質上方形成第一金屬化層；在該第一金屬化層中形成金屬化結構；在該層間電介質中形成與該金屬化結構和該讀/寫閘極接觸的第一觸點；以及在該層間電介質中形成與該金屬化結構和該浮置閘極接觸的第二觸點。
- 如申請專利範圍第1項所述的方法，其中，形成該記憶體裝置還包含在該半導體本體基板中形成背閘極。
- 一種製造半導體裝置的方法，包含：在矽晶絕緣體(SOI)基板上和其中形成快閃記憶體裝置，該SOI基板包含半導體本體基板、形成在該半導體本體基板上的掩埋氧化物層和形成在該掩埋氧化物層上的半導體層；以及在該SOI基板上和其中形成電晶體裝置；並且其中，形成該電晶體裝置係包含在該SOI基板上方形成閘極電極；以及形成該快閃記憶體裝置包含(a)從該半導體層的一部分形成浮置閘極，(b)在形成該閘極電極之前在該半導體層上方形成絕緣層，以及(c)在該絕緣層上形成控制閘極，其中，形成該快閃記憶體裝置包含在該SOI 基板上方形成讀/寫閘極，並且其中，該電晶體裝置的該閘極電極係至少部分地由與該讀/寫閘極相同的層形成。
- 如申請專利範圍第7項所述的方法，其中，該絕緣層是氧化物-氮化物-氧化物層。
- 如申請專利範圍第7項所述的方法，其中，形成該記憶體裝置包含在該控制閘極和該讀/寫閘極上方形成層間電介質，並藉由形成在該層間電介質中並且直接接觸該浮置閘極和該讀/寫閘極的觸點以電連接該浮置閘極和該讀/寫閘極。
- 如申請專利範圍第7項所述的方法，其中，形成該記憶體裝置還包含，在該控制閘極和該讀/寫閘極上方形成層間電介質；在該層間電介質上方形成第一金屬化層；在該第一金屬化層中形成金屬化結構；在該層間電介質中形成與該金屬化結構和該讀/寫閘極接觸的第一觸點；以及在該層間電介質中形成與該金屬化結構和該浮置閘極接觸的第二觸點。
- 如申請專利範圍第10項所述的方法，還包含在該第一金屬化層中形成字線，並且藉由形成在該層間電介質中的觸點將該字線接觸該控制閘極。
- 如申請專利範圍第7項所述的方法，其中，形成該記憶體裝置還包含， 移除該半導體層的一部分以提供該掩埋氧化物層的暴露部分；以及在該掩埋氧化物層的該暴露部分上形成電介質層。
- 如申請專利範圍第7項所述的方法，其中，形成該電晶體裝置還包含在該閘極電極和該半導體層之間形成高k電介質層。
- 一種半導體裝置，包含，矽晶絕緣體(SOI)基板，其包含半導體本體基板、形成在該半導體本體基板上的掩埋氧化物層和形成在該掩埋氧化物層上的半導體層；形成於該SOI基板上之場效應電晶體，其中，該場效應電晶體包括閘極電極；記憶體裝置，其包含由該半導體層的一部分製成的浮置閘極，其中，該記憶體裝置還包含讀/寫閘極，並且其中，該場效應電晶體的該閘極電極係至少部分地與該讀/寫閘極整體形成；形成在該浮置閘極上的絕緣層；以及形成在該絕緣層上的控制閘極。
- 如申請專利範圍第14項所述的半導體裝置，其中，該場效應電晶體還包含由該半導體層的另一部分製成並與該浮置閘極電絕緣的通道區域。
- 如申請專利範圍第14項所述的半導體裝置，其中，該讀/寫閘極電連接到該浮置閘極。
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