KR100779638B1 - 비휘발성 메모리 어레이 구조 - Google Patents
비휘발성 메모리 어레이 구조 Download PDFInfo
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Abstract
더 작은 활성 영역 피치를 가진 메모리 어레이가 제공된다. 본 발명의 실시예들에 따르면, 활성 영역들이 기판에 형성되고 상기 활성 영역들이 상기 트랜지스터들의 소스/드레인 영역들을 형성하도록 트랜지스터들이 인접한 활성 영역들 사이에 형성된다. 워드 라인들이 상기 활성 영역들에 수직으로 형성되고 상기 트랜지스터들의 게이트들에 전기적으로 결합된다. 비트 라인들은 전기 컨택트들을 상기 소스/드레인 영역들에 제공하기 위해 상기 활성 영역들 위에 형성될 수 있다. 일 실시예에 있어서, 상기 워드 라인들은 상기 트랜지스터들 위에 형성된 유전체 재료 층 위에 폴리-실리콘으로 형성될 수 있다. 이 실시예에 있어서, 상기 비트 라인들은 상기 금속층들 위에 형성될 수 있다. 상기 워드 라인들 및 유전체층은 평탄 또는 비평탄면을 가질 수 있다.
작은 활성 영역 피치, 메모리 어레이, 활성 영역, 워드 라인, 비트 라인, 평탄, 비평탄면
Description
도 1은 전형적인 SONOS 메모리 어레이 레이아웃의 평면도.
도 2는 본 발명의 일 실시예에 따른 SONOS 메모리 어레이 레이아웃의 평면도.
도 3a 내지 도 3e는 여러 공정 단계들이 본 발명의 일 실시예에 따라 수행된 후의 웨이퍼의 단면도들.
도 4a 내지 도 4d는 여러 공정 단계들이 본 발명의 일 실시예에 따라 수행된 후의 웨이퍼의 단면도들.
도 5a 내지 도 5e는 여러 공정 단계들이 본 발명의 일 실시예에 따라 수행된 후의 웨이퍼의 단면도들.
<도면의 주요 부분에 대한 부호의 설명>
200 : 메모리 어레이 레이아웃 210 : 활성 영역
220 : 게이트 222 : 워드 라인
224 : 워드 라인 컨택트 228 : 비트 라인 컨택트
310 : 기판 312 : 트랜지스터
314 : 게이트 유전체층 316 : 게이트 전극
316 : 게이트 전극 317 : 하드 마스크
318 : 라이너 320 : 스페이서
322 : 소스/드레인 영역 330 : 유전체층
340 : 도전층 532 : 비어
540 : 도전층
BL-1, BL-2, BL-3, BL-4 : 비트 라인
기술 분야
본 발명은 일반적으로 반도체 디바이스들에 관한 것으로서, 더욱 상세하게는 집적 회로들을 위한 메모리 셀 레이아웃에 관한 것이다.
배경
일반적으로, 메모리 칩들은 비트 라인들 및 워드 라인들에 의해 상호 접속된 메모리 셀들의 어레이를 포함한다. 상기 워드 라인들 및 비트 라인들은 상기 메모리 셀들 각각에 대한 2진값들을 판독하고 기록하기 위해 사용되고, 여기서 각각의 메모리 셀은 정보의 비트를 나타낸다. 전통적인 메모리 셀들은 전형적으로 정보의 각 비트를 나타내기 위해 트랜지스터들 및/또는 커패시터들의 조합들을 전형적으로 사용했다. 메모리 사이즈들이 감소됨에 따라, 2비트의 정보가 각 메모리 셀에 저장될 수 있게 허용하는 다른 유형의 메모리들이 개발되고 있다.
일 유형의 메모리 셀은 실리콘-산화물-질화물-산화물-실리콘(silicon-oxide- nitride-oxide-silicon; SONOS) 플래시 메모리 셀(flash memory cell)일 수 있다. 전통적인 SONOS 메모리 셀들은 소스 및 드레인 영역들 각각 근방에 논리 "1" 또는 "0"을 나타내는 전하들을 트래핑 및 저장해서 셀 당 2 비트들을 저장하기 위한 산화물-질화물-산화물(oxide-nitride-oxide; ONO)을 사용하는 다층 게이트 전극을 가진 트랜지스터에 기초한다. 그러나, 이러한 유형의 전통적인 SONOS 메모리 셀은 채널 영역의 사이즈를 감소시키는 것을 허용하지 않고, 그럼으로써 메모리 셀의 사이즈 감소를 제한한다.
최근 진전들은 전하들이 게이트 옆에 형성된 질화물 스페이서들에 트랩되는 측벽 SONOS 메모리 셀을 이끌었다. 이러한 유형의 SONOS 메모리 셀은 더 짧은 채널 길이를 허용하지만, 메모리 셀의 사이즈는 상기 비트 라인들과 상기 소스/드레인 영역들 사이에 컨택트들이 요구되는 큰 활성 영역으로 인해 크다.
예를 들면, 도 1은 측벽 SONOS 메모리 셀 어레이의 레이아웃을 나타낸다. 상기 SONOS 메모리 어레이는 워드 라인들(14, 16)이 교차되는 활성 영역들(10, 12)을 구비해서 트랜지스터들(20, 22, 24, 26)을 형성한다. 각각의 트랜지스터(20, 22, 24, 26)는 소스/드레인 영역들(30)을 가진다. 비트 라인들(BL-1, BL-2, BL-3, BL-4)은 소스 영역 또는 드레인 영역에 컨택트들(상기 비트 라인들 위에 "X"를 갖는 정사각형으로 나타낸)을 통해 전기적으로 결합된다. 상기한 바와 같이, 정보의 비트는 전하-트래핑 질화물층의 소스 및 드레인 측면들 모두, 예컨대 플로팅 게이트 또는 스페이서 위에 저장될 수 있다.
그러나, 도 1에 도시된 것과 같이, 상기 활성 영역들(10, 12)은 비교적 넓어 야 한다. 상기 넓은 활성 영역들(10, 12)은, 소스 영역 및 드레인 영역에 대해 각각 하나씩, 2비트 라인들에 대해 컨택트들을 가져야 하는 필요성에 의해 불가피하다. 이들 큰 활성 영역들은 메모리 어레이 사이즈를 더 크게 하고, 그래서 사이즈 감소 및 SONOS 메모리 어레이의 스케일링(scaling)을 제한한다.
따라서, 더 적은 면적을 필요로 하며 더 스케일러블한 SONOS형 메모리 어레이를 위한 메모리 셀 레이아웃에 대한 요구가 있다.
발명의 요약
집적 회로들을 위한 메모리 셀 레이아웃을 제공하는 본 발명의 실시예들에 의해 상기 및 다른 문제들은 일반적으로 감소되고, 해결되고, 회피되고, 기술적 이점들이 일반적으로 달성된다.
일 실시예에 있어서, 기판에 형성된 활성 영역들 및 활성 영역들이 트랜지스터들의 소스/드레인 영역들을 형성하도록 인접한 활성 영역들 사이에 형성된 트랜지스터들을 가진 메모리 어레이가 제공된다. 이 실시예에 있어서, 실질적으로 평행한 길이방향축들을 가진 활성 영역들이 제공되고, 인접한 활성 영역들이 상기 트랜지스터들의 소스/드레인 영역들로서 작용하도록 2비트의 정보를 저장할 수 있는 SONOS형 트랜지스터와 같은 복수의 트랜지스터가 인접한 활성 영역들 사이에 형성된다. 워드 라인들은 활성 영역들에 수직으로 형성되고 상기 트랜지스터들의 게이트들에 전기적으로 결합되고 비트 라인들은 전기 컨택트들을 상기 소스/드레인 영 역들에 제공하기 위해 활성 영역들 위에 형성된다.
일 실시예에 있어서, 유전체층은 상기 트랜지스터들 위에 형성되고 상기 워드 라인들은 상기 유전체층 위에 형성된다. 상기 워드 라인들은 폴리-실리콘으로 형성된다. 상기 유전체층은 상기 워드 라인들을 형성하기 전에 평탄화될 수 있고, 또는 상기 유전체층은 비평탄면을 가질 수 있다. 또 다른 실시예들에 있어서, 상기 워드 라인은 금속층 위에 형성될 수 있다.
개시된 개념 및 특정 실시예는 본 발명의 동일 목적들을 행하기 위한 다른 구조들 또는 공정들을 변경 또는 설계하기 위한 기초로서 용이하게 이용될 수 있다는 것을 이 기술 분야에서 숙련된 사람을 이해해야 한다. 또한 이와 같은 등가의 구성들은 첨부 청구항들에 기재된 것과 같은 본 발명의 사상 및 범위를 벗어나지 않는다는 것을 이 기술 분야에서 숙련된 사람은 알아야 한다.
본 발명의 상기 목적 및 다른 이점들은 첨부 도면들을 참조한 최선의 실시예로 가장 잘 설명된다.
예시적인 실시예들의 상세한 설명
현재 최선의 실시예의 제조 및 이용이 이하에 상세히 기술된다. 그러나, 본 발명은 아주 다양한 특정 환경들에서 구현될 수 있는 많은 응용가능한 발명 개념들을 제공한다는 것을 이해해야 한다. 특히, 본 발명의 방법은 트래핑 영역(trapping region)으로서 질화물 스페이서를 이용하는 SONOS 메모리 셀들의 메모리 어레이의 환경에서 기술된다. 그러나, 이 기술 분야에서 숙련된 사람은 여기에 기술된 본 발명의 특징들은 트래핑층으로서 기능하는 게이트 전극에 질화물층을 가진 평탄한 SONOS 메모리 셀과 같은 다른 유형의 디바이스들을 형성하는 데 이용될 수 있는 것을 이해할 것이다. 더욱이, 본 발명의 실시예들은 독립형 메모리 디바이스들(stand-alone memory devices), 다른 집적 회로가 집적된 메모리 디바이스들 등으로서 이용될 수 있다. 따라서, 여기에 기술된 특정 실시예들은 본 발명을 만들고 사용하기 위한 특정 방법들의 단지 예시이며, 본 발명의 범위를 제한하지 않는다.
먼저, 도 2를 참조하면, 메모리 어레이 레이아웃(200)의 평면도가 본 발명의 실시예에 따라 도시된다. 상기 메모리 어레이 레이아웃(200)은 활성 영역들(210)을 포함하고, 활성 영역들 각각은 실질적으로 평행한 방식으로 배열된 길이방향축을 가진다. 활성 영역들(210)의 대응하는 부분들은 게이트들(220)과 같은, 트랜지스터의 게이트를 교차하는, 인접한 활성 영역을 향해 연장한다. 워드 라인들(222)의 길이방향축이 실질적으로 활성 영역들(210)의 길이방향축에 수직이 되도록 워드 라인들(222)이 메모리 어레이 레이아웃(200) 위에서 연장한다. 워드 라인 컨택트들(224)은 상기 워드 라인들(222)과 하부 게이트들(220) 사이에 형성되고 내부에 "X"를 갖는 정사각형으로 표시된다. 비트 라인들(BL-1, BL-2, BL-3, BL-4)은 하부 활성 영역들(210)의 길이방향축에 실질적으로 평행한 길이방향축을 가진다. 비트 라인 컨택트들(228)은 상기 비트 라인들(BL-1, BL-2, BL-3, BL-4)과 상기 하부 활성 영역들(210) 사이에 형성되고 내부에 "X"를 갖는 정사각형으로 표시된다.
이 실시예에 있어서, 1비트의 정보가 상기 게이트들(220)의 각 측면 위에 저장될 수 있다. 예를 들면, 단일 비트의 정보가 비트 라인(BL-1)을 따라 각 게이트(220)에 저장될 수 있고, 다른 비트의 정보는 상기 비트 라인(BL-2)을 따라 각 게이트(220)에 저장될 수 있다. 이와 같은 메모리 레이아웃은 위에 기술한 것보다 더 작은 활성 영역 치수를 허용하여 주어진 메모리에 대해 더 작은 메모리 어레이 사이즈를 허용한다.
도 3a-3e, 도 4a-4d, 및 도 5a-5e는 본 발명의 일 실시예에 따라 위에 기술된 것과 같은 메모리 어레이 레이아웃을 형성하는 데 이용될 수 있는 3개의 실시예들을 도시한다.
먼저, 도 3a-3e를 참조하면, 도 3a는 트랜지스터(312)가 그 위에 형성된 기판(310)을 도시한다. 상기 기판(310)은 벌크 실리콘(bulk silicon), 도핑된 또는 도핑되지 않은, 또는 SOI(semiconductor-on-insulator) 기판의 활성층을 포함할 수 있다. 일반적으로, SOI는 절연층 위에 형성된, 실리콘과 같은, 반도체 재료의 층을 포함한다. 절연체층은 예를 들면, 매입 산화물(buried oxide; BOX)층 또는 실리콘 산화물층일 수 있다. 상기 절연체층은 기판, 전형적으로 실리콘 또는 글라스 기판 위에 제공된다. 다른 기판, 예컨대 다층 또는 경사 기판(gradient substrate)도 사용될 수 있다.
게이트 유전체층(314) 및 게이트 전극(316)이 상기 기판(310) 위에 이 기술에서 알려진 것과 같이 형성되고 패터닝된다. 상기 게이트 절연체(314)는 바람직하게는 실리콘 산화물, 실리콘 옥시질화물, 실리콘 질화물, 산화물, 질소 함유 산화물, 이들의 조합 등과 같은 고-K 유전체 재료이다. 이와 같은 재료들의 다른 예들은 알루미늄 산화물, 란탄 산화물, 하프늄 산화물, 지르코늄 산화물, 하프늄 옥시질화물, 또는 이들의 조합들을 포함한다.
상기 게이트 유전체층(314)이 산화물층을 포함하는 최선의 실시예에 있어서, 상기 게이트 유전체층(314)은 산화물, H2O, NO, 또는 이들의 조합을 포함하는 분위기에서 웨트 또는 드라이 열산화(wet or dry thermal oxidation)와 같은 임의의 산화 공정, 또는 프리커서(precursor)로서 테트라-에틸-오르소-실리케이트(tetra-ethyl-ortho-silicate; TEOS) 및 산소를 사용하는 화학적 기상 증착(chemical vapor deposition; CVD) 기술들에 의해 형성될 수 있다.
상기 게이트 전극(316)은 바람직하게는 도전성 재료, 예를 들어 금속(예컨대, 탄탈, 티탄, 몰리브덴, 텅스텐, 백금, 알루미늄, 하프늄, 루테늄), 금속 실리사이드(예컨대, 티탄 실리사이드, 코발트 실리사이드, 니켈 실리사이드, 탄탈 실리사이드), 금속 질화물(예컨대, 티탄 질화물, 탄탈 질화물), 도핑된 다결정 실리콘(doped poly-crystalline silicon), 다른 도전성 재료들, 또는 이들의 조합을 포함할 수 있다. 일 예에서, 비정질 실리콘이 침착되고 재결정화되어 다결정 실리콘(poly-silicon)을 생성한다.
에칭 공정들 동안 하부 게이트 전극(316)을 보호하는 하드 마스크(317)는 질소 함유층, 예를 들어 실리콘 질화물(Si3N4) 층을 포함할 수 있다. Si3N4층은 프리커서 가스들로서 실란 및 암모니아를 이용하는 CVD 기술들을 이용하여 형성될 수 있다. 다른 재료들, 예를 들어 실리콘 옥시질화물 SiOxNy, 실리콘 옥심(silicon oxime) SiOxNy:Hz, 또는 이들의 조합이 하드 마스크(317)를 형성하기 위해 이용될 수도 있다.
상기 게이트 절연체(314), 게이트 전극(316), 및 하드 마스크(317)는 이 기술에서 알려진 것과 같은 포토리소그라피 기술들에 의해 패터닝될 수 있다. 일반적으로, 포토리소그라피는 포토레지스트 재료를 침착하는 것을 포함하고, 이 포토리소그라피 재료는 이 후 마스킹되고, 노광되고, 현상된다. 상기 포토레지스트 마스크가 패터닝된 후, 에칭 공정이 수행되어 도 3a에 도시된 것과 같이 게이트 유전체 재료 및 게이트 전극의 원치않는 부분들을 제거하여 게이트 절연체(314) 및 게이트 전극(316)을 형성한다. 게이트 전극 재료가 다결정 실리콘이고 게이트 유전체 재료가 산화물인 최선의 실시예 있어서, 상기 에칭 공정은 웨트 또는 드라이, 이방성 또는 등방성 에치 공정이지만, 바람직한 것은 이방성 드라이 에치 공정이다.
라이너들(318) 및 스페이서들(320)이 게이트 전극(316) 옆에 형성된다. 바람직하게는, 상기 라이너들(318)은 산화물, H2O, NO, 또는 이들의 조합을 포함하는 분위기에서 웨트 또는 드라이 열산화와 같은 임의의 산화 공정, 또는 프리커서로서 테트라-에틸-오르소-실리케이트 및 산소를 사용하는 화학적 기상 증착 기술들에 의해 형성될 수 있다. 스페이서들(320)은 바람직하게는 실리콘 질화물(Si3N4), 또는 Si3N4 이외의 질소 함유층, 예컨대, SixNy, 실리콘 옥시니트라이드 SiOxNy, 실리콘 옥심 SiOxNy:Hz, 또는 이들의 조합을 포함할 수 있다. 최선의 실시예에서, 상기 스페이서들(320)은 프리커서 가스들로서 실란 및 암모니아를 이용하는 화학적 기상 증착(CVD) 기술들을 이용하여 형성될 수 있는 Si3N4을 포함하는 층으로 형성된다.
소스/드레인 영역들(322)은 이온 주입(ion implantation)에 의해 형성될 수 있다. 상기 소스/드레인 영역들(322)에는 NMOS 디바이스들을 제조하기 위해 포스포러스, 질소, 비소, 안티몬 등과 같은 n형 도펀트가 주입될 수 있고 또는 PMOS 디바이스들을 제조하기 위해 붕소, 알루미늄, 인듐 등과 같은 p형 도펀트가 주입될 수 있다. 선택적으로, NMOS 디바이스들은 PMOS 디바이스들과 동일한 칩 위에 제조될 수 있다. 이러한 선택적 실시예에 있어서, 특정 영역들만이 n형 및/또는 p형 이온들이 주입되도록 이 기술에서 알려진 것과 같은 다중 마스크 및 이온 주입 단계들을 이용할 필요가 있을 수 있다.
규소화합물화 공정(silicidation process)이 수행될 수 있음을 알아야 한다. 상기 규소화합물화 공정은 상기 소스/드레인 영역들(322)에서의 접촉 저항을 감소시킬뿐만아니라 도전성 게이트 전극(316)의 도전성을 개선시키기 위해 이용될 수 있다. 상기 규소화합물은 티탄, 니켈, 텅스텐, 또는 코발트와 같은 금속층을 플라즈마 기상 증착(plasma vapor deposition; PVD) 과정들을 통해 증착함으로써 형성될 수 있다. 어닐 과정(anneal procedure)은 금속층이 도전성 게이트 전극(316) 및 상기 소스/드레인 영역들(322)과 반응하여 금속 규소화합물을 형성하게 한다. 절연체 스페이서들(320) 위에 놓인 금속층의 부분들은 반응되지 않은 채로 있다. 금속층의 반응되지 않은 부분들의 선택적 제거가 예를 들면 웨트 에치 과정들을 통해 달성될 수 있다. 추가 어닐 사이클은, 원한다면, 낮은 저항을 생기게 할 수 있는, 규소화합물 영역들의 상(phase)을 변경하기 위해 이용될 수 있다.
상기 설명은 단지 본 발명의 일 실시예에 사용될 수 있는 트랜지스터(312)의 일예임을 또한 알아야 한다. 다른 트랜지스터들 및 다른 반도체 디바이스들이 또한 사용될 수 있다. 예를 들면, 상기 트랜지스터는 돌출된(raised) 소스/드레인들을 가질 수 있고, 상기 트랜지스터는 분할-게이트 트랜지스터 또는 FinFET 설계일 수 있고, 상이한 재료들 및 두께가 사용될 수 있고, 다수의 라이너들/스페이서들 등이 사용될 수 있다.
도 3b는 본 발명의 일 실시예에 따른 트랜지스터(312) 위의 유전체층(330)의 형성을 도시한다. 일 실시예에 있어서, 상기 유전체층(330)은 산화물, H2O, NO, 또는 이들의 조합을 포함하는 분위기에서 웨트 또는 드라이 열산화와 같은 임의의 산화 공정, 또는 프리커서로서 테트라-에틸-오르소-실리케이트 및 산소를 사용하는 화학적 기상 증착 기술들에 의해 형성될 수 있다. 바람직하게는, 상기 유전체층(330)은 적어도 게이트 전극(316)과 하드 마스크(317)의 높이만큼 큰 두께로 형성된다.
도 3c에 있어서, 화학-기계적 폴리싱(chemical-mechanical polishing; CMP)과 같은 평탄화 공정이 본 발명의 일 실시예에 따라 수행된다. 상기 평탄화 공정은 바람직하게는 상기 하드 마스크(317) 위에서 정지하고 실질적으로 평탄한 표면을 생성한다.
도 3d는 본 발명의 일 실시예에 따른 하드 마스크(317)의 제거를 도시한다. 하드 마스크(317)가 실리콘 질화물로 형성되는 일 실시예에 있어서, 상기 하드 마스크(317)는 인산(phosphoric acid)(H3PO4) 용액에서 웨트 침지(wet dip)에 의해 제거될 수 있다. 도 3d에 도시된 것과 같이, 하드 마스크(317)의 제거는 게이트 전 극(316)을 노출시킨다.
이 후, 도 3e에 있어서, 도전층(340)이 본 발명의 일 실시예에 따라 형성되고 패터닝된다. 바람직하게는, 상기 도전층(340)은 도핑된 다결정 실리콘을 포함한다. 상기 도전층(340)은 도 2의 워드 라인들(222)을 형성하기 위해 이 기술에서 알려진 포토리소그라피 기술들에 의해 패터닝될 수 있다.
이 후, 층간 절연체들(ILDs) 및 금속층들이 이 기술에서 알려진 것과 같이 형성될 수 있다. 금속층들 중 하나는 도 2의 상기 비트 라인들(BL-1, BL-2, BL-3, BL-4)을 형성할 수도 있다. 게다가, 비어들 및 다른 상호접속 구조들이 형성되어 제조를 완료한다.
도 4a-4d는 본 발명의 제 2 실시예를 나타낸다. 먼저 도 4a를 참조하면, 트랜지스터가 도시되고 여기서 같은 참조 번호들은 도 3a의 같은 요소들을 가리킨다. 일반적으로, 도 4a는 하드 마스크(317)가 도 4a에 도시된 실시예에서는 요구되지 않는 것을 제외하고는 도 3a와 유사하다. 이하에 설명되는 것과 같이, 도 4a-4d에 도시된 실시예는 에치 정지층으로서 하드 마스크(317)를 이용하지 않는다.
도 4b를 참조하면, 유전체층(430)이 본 발명의 일 실시예에 따라 트랜지스터(312) 위에 형성된다. 일 실시예에 있어서, 상기 유전체층(430)은 도 3a의 유전체층(330)의 두께가 바람직하게는 적어도 게이트 전극(316)의 높이만큼 크고, 도 4a의 유전체층(430)의 두께가 더 얇을 수 있는 것을 제외하고는 도 3b의 유전체층(330)과 유사한 산화물이다. 바람직하게는, 상기 유전체층(430)은 약 300Å 내지 약 500Å 사이의 두께를 가진다. 도 3a에 있어서, 유전체층(330)은 평탄화되고, 본 실시예에 있어서 유전체층(430)은 비평탄면을 가진다는 것을 이해해야 한다.
도 4c에 있어서, 비어(432)는 본 발명의 일 실시예에 따라 게이트 전극(316) 위의 유전체층(430)에 형성된다. 상기 비어(432)는 게이트 전극(316)의 일부를 노출시키고, 후속 단계들에서 형성되는 워드 라인을 위한 접촉점을 형성한다. 일 실시예에 있어서, 상기 비어(432)는 이 기술에서 알려진 포토리소그라피 기술들에 의해 형성된다.
이 후, 도 4d에 있어서, 도전층(440)은 본 발명의 일 실시예에 따라 형성되고 패터닝된다. 바람직하게는, 상기 도전층(440)은 도핑된 다결정 실리콘을 포함한다. 상기 도전층(440)은 도 2의 워드 라인들(222)을 형성하기 위해 이 기술에서 알려진 포토리소그라피에 의해 패터닝될 수 있다. 이 실시예에 있어서 상기 워드 라인들(222) (예컨대, 도 4d의 도전층(440))은 비평탄면을 가짐을 알아야 한다.
도 5a-5e는 본 발명의 제 3 실시예를 나타낸다. 먼저, 도 5a를 참조하면, 트랜지스터가 도시되고 여기서 같은 참조 번호들을 도 3a 및 도 4a에서와 같은 요소들을 나타낸다.
도 5b를 참조하면, 유전체층(530)은 본 발명의 일 실시예에 따라 트랜지스터(312) 위에 형성된다. 일 실시예에 있어서, 상기 유전체층(530)은 도 3b의 유전체층(330)과 유사한 산화물이고 게이트 전극(316) 위에서 약 2000Å보다 큰 두께를 가진다.
바람직하게는, 화학-기계적 폴리싱(chemical-mechanical polishing; CMP) 공정과 같은 평탄화 공정이 수행되어 실질적으로 평탄한 표면을 생성한다. 그러나, 평탄화 공정이 완료된 후, 게이트 전극 위에 위치된 나머지 유전체층(530)은 약 1000Å보다 큰 두께를 갖는다.
도 5c에 있어서, 비어(532)가 본 발명의 일 실시예에 따라 게이트 전극(316) 위의 유전체(530)에 형성된다. 비어(532)는 게이트 전극(316)의 일부를 노출시키고 후속 단계들에서 형성되는 워드 라인을 위한 접촉점을 형성한다. 일 실시예에 있어서, 상기 비어(532)는 이 기술에서 알려진 포토리소그라피 기술에 의해 형성된다.
이 후, 도 5d에 있어서, 상기 비어(532)는 본 발명의 일 실시예에 따라 도전성 재료로 충전된다. 일 실시예에 있어서, 상기 비어(532)는 실질적으로 평탄한 표면을 생성하기 위해 도핑된 다결정 실리콘을 침착하고 평탄화 공정(예컨대, CMP)을 수행함으로써 충전된다.
도 5e는 본 발명의 일 실시예에 따라 도전층(540)을 형성하고 패터닝하는 것을 나타낸다. 바람직하게는, 도전층(540)은 도핑된 다결정 실리콘을 포함한다. 상기 도전층(540)은 도 2의 상기 워드 라인들(222)을 형성하기 위해 이 기술에서 알려진 포토리소그라피 기술들에 의해 패터닝될 수 있다. 이 실시예에 있어서 상기 워드 라인들(222)(예컨대, 도 5e의 도전층(540))은 실질적으로 평탄한 표면을 갖는다는 것을 알아야 한다.
이 기술 분야에서 숙련된 사람은 알 수 있는 것과 같이, 저장 트랜지스터들(storage transistors)을 길이방향 활성 영역들 사이에 배치함으로써, 활성 영역들의 피치(pitch), 및 메모리 셀의 치수들이 감소될 수 있다. 이것은 종래 기술과 비교해서 메모리 어레이들의 추가 스케일링을 허용한다.
본 발명의 실시예들을 상이한 공정들을 이용할 수 있음을 알아야 한다. 예를 들면, 상기 워드 라인들(222)은 폴리-실리콘 이외의 도전성 재료, 예를 들어 금속(예컨대, 탄탈, 티탄, 몰리브덴, 텅스텐, 백금, 알루미늄, 하프늄, 루테늄, 구리), 금속 규소화합물(예컨대, 티탄 규소화합물, 코발트 규소화합물, 니켈 규소화합물, 탄탈 규소화합물), 금속 질화물(예컨대, 티탄 질화물, 탄탈 질화물)로 형성될 수 있다. 이들 실시예들 중 몇몇에 있어서는, 금속 1 층에 워드 라인들을 금속 2 층에 비트 라인들을 형성하는 것이 바람직할 수 있다.
이상 본 발명 및 그 이점들이 상세히 기술되었지만, 다음의 청구항들에 의해 정의된 것과 같이 본 발명의 사상 및 범위를 벗어나지 않고 다양한 변경들, 치환들 및 수정들이 본원에서 만들어질 수 있다는 것을 이해해야 한다. 더욱이, 본 출원의 범위는 상기 명세서에 기술된 공정, 기계, 제조, 재료의 조성, 수단, 방법들 및 단계들의 특정 실시예들에 한정되도록 의도되지 않는다. 이 기술 분야에서 숙련된 사람이 용이하게 알 수 있는 것과 같이, 본원에 기재된 대응하는 실시예들과 실질적으로 동일한 기능을 수행하고 또는 실질적으로 동일한 결과를 달성하는, 현재 존재하거나 앞으로 개발될 공정들, 기계들, 제조, 물질의 조성들, 수단, 방법들, 또는 단계들이 본 발명에 따라 이용될 수 있다. 따라서, 다음의 청구항들은 그들의 범위에 그와 같은 공정들, 기계들, 제조, 물질의 조성, 수단, 방법들, 또는 단계들을 포함하도록 의도된다.
본 발명은 적은 면적을 필요로 하며 더 스케일러블한 SONOS형 메모리 어레이 를 위한 메모리 셀 레이아웃을 제공한다.
Claims (9)
- 메모리 디바이스로서,기판의 제 1 활성 영역;상기 기판의 제 2 활성 영역으로서, 상기 제 1 및 제 2 활성 영역들은 실질적으로 평행한 길이방향축들을 가진, 상기 제 2 활성 영역; 및상기 제 1 활성 영역과 상기 제 2 활성 영역 사이에 위치된 복수의 트랜지스터들로서, 상기 제 1 활성 영역과 상기 제 2 활성 영역이 상기 복수의 트랜지스터들을 위한 소스/드레인 영역들로서 작용하도록 하는 상기 복수의 트랜지스터들; 을 포함하는, 메모리 디바이스.
- 제 1 항에 있어서,상기 트랜지스터들은 실리콘-산화물-질화물-산화물-실리콘(silicon-oxide-nitride-oxide-silicon; SONOS) 트랜지스터들인, 메모리 디바이스.
- 제 1 항에 있어서,상기 제 1 활성 영역 및 제 2 활성 영역의 상기 길이방향축들에 실질적으로 수직인 길이방향축들을 가진 워드 라인들을 더 포함하는, 메모리 디바이스.
- 제 3 항에 있어서,상기 복수의 트랜지스터들은 상기 제 1 활성 영역과 상기 제 2 활성 영역 사이에 위치되고 상기 워드 라인들에 전기적으로 접속된 복수의 게이트들을 포함하는, 메모리 디바이스.
- 제 1 항에 있어서,상기 제 1 활성 영역 및 제 2 활성 영역의 상기 길이방향축들에 실질적으로 평행한 길이방향축들을 가진 비트 라인들을 더 포함하는, 메모리 디바이스.
- 메모리 디바이스로서,복수의 트랜지스터들로서, 각각의 트랜지스터는 게이트, 소스 영역, 및 드레인 영역을 가지며, 상기 복수의 트랜지스터들의 상기 소스 영역들은 제 1 공통 활성 영역을 공유하고, 상기 복수의 트랜지스터들의 상기 드레인 영역들은 제 2 공통 활성 영역을 공유하고, 제 1 공통 활성 영역 및 상기 제 2 공통 활성 영역은 실질적으로 평행한 길이방향축들을 가지는, 상기 복수의 트랜지스터들; 및상기 게이트들에 전기적으로 결합된 워드 라인들으로서, 상기 워드 라인들은 상기 제 1 공통 활성 영역 및 상기 제 2 공통 활성 영역의 상기 길이방향축들에 실질적으로 수직인 길이방향축들을 가지는, 메모리 디바이스.
- 제 6 항에 있어서,상기 트랜지스터들은 실리콘-산화물-질화물-산화물-실리콘 (SONOS) 트랜지스 터들인, 메모리 디바이스.
- 제 6 항에 있어서,상기 제 1 공통 활성 영역 및 상기 제 2 공통 활성 영역의 상기 길이방향축들에 실질적으로 평행한 길이방향축들을 가지는 비트 라인들을 더 포함하는, 메모리 디바이스.
- 제 6 항에 있어서,상기 게이트들은 상기 제 1 공통 활성 영역과 상기 제 2 공통 활성 영역 사이에 형성되는, 메모리 디바이스.
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