JPH0521757A

JPH0521757A - 半導体メモリ装置とその製造方法

Info

Publication number: JPH0521757A
Application number: JP3135928A
Authority: JP
Inventors: Masao Kiyohara; 雅男清原
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 1990-06-15
Filing date: 1991-05-10
Publication date: 1993-01-29

Abstract

(57)【要約】【目的】プレーナセル構造でビットラインの抵抗と容
量をともに小さくする。【構成】ビットライン４がワードライン１８単位で分
割されたＮ型拡散層６と、複数個の拡散層６をビットラ
イン方向に連結する低抵抗配線８とから構成されてい
る。拡散層６上には酸化膜が存在し、拡散層６と配線８
とはその酸化膜の開口１２を通して接続されている。配
線８は下層が不純物導入された多結晶シリコン膜にてな
り、上層がタングステンシリサイド膜からなっている。
拡散層６は配線８の多結晶シリコン膜から酸化膜１０の
開口１２を経て基板２に不純物が拡散して形成されたも
のである。基板２上にはゲート酸化膜１４を介し、配線
８との間には酸化膜１６を介して多結晶シリコン膜のワ
ードライン１８がビットライン４と直交して交差する方
向に形成されている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はプレーナセル構造と称さ
れる半導体メモリ装置とその製造方法に関するものであ
る。

【０００２】

【従来の技術】一般のＭＯＳ型半導体集積回路装置は、
フィールド酸化膜によって素子分離を行ない、ソース領
域とドレイン領域はゲート電極をマスクにしてセルフア
ライン法により不純物が基板に導入されて形成されてい
る。ソース領域とドレイン領域のコンタクトはトランジ
スタ１個について１個又は２個が必要であるため、コン
タクトマージンや配線ピッチによって高集積化が妨げら
れる欠点がある。そこで、その問題を解決するために、
プレーナセル構造と称される半導体メモリ装置が提案さ
れている（特開昭６１−２８８４６４号公報，特開昭６
３−９６９５３号公報などを参照）。

【０００３】プレーナセル構造では、複数のメモリトラ
ンジスタのソース領域のための連続した拡散層と、複数
のメモリトランジスタのドレイン領域のための連続した
拡散層とが互いに平行に基板に形成され、基板上には絶
縁膜を介して両拡散層に交差するワードラインが形成さ
れる。プレーナセル構造では、素子分離用にフィールド
酸化膜を設ける必要がなく、また、ソース領域とドレイ
ン領域が複数個のメモリトランジスタで共有されるの
で、そのコンタクトも数個または数十個のメモリトラン
ジスタに１個の割りですみ、高集積化を図る上で好都合
である。

【０００４】

【発明が解決しようとする課題】プレーナセル構造では
ビットラインは複数個のメモリトランジスタについて連
続した拡散層からなるため、ビットラインの抵抗が高く
なる。また、拡散層と基板との接合面積が大きいため、
寄生容量も大きくなっている。メモリ装置でのメモリ信
号の伝播速度はビットラインの抵抗と容量の積により決
まる。そこで、メモリ信号の伝播速度を速めるためには
ビットラインを低抵抗化するか、容量を小さくするか、
又はその両方を実現しなければならない。本発明はプレ
ーナセル構造の半導体メモリ装置において、ビットライ
ンの抵抗と容量をともに小さくすることにより、高速動
作を可能にすることを目的とするものである。

【０００５】一方、ワードラインは多結晶シリコン膜に
てなり、低抵抗化するためにシリサイド化されている。
しかし、大容量になるとワードラインの抵抗がスピード
に対して影響を及ぼしてくる。また、メモリ領域のビッ
トラインのための不純物拡散の形成と周辺領域のトラン
ジスタのソース・ドレイン形成のための拡散形成とを別
々の工程で行なっており、工程が長くなっている。そこ
で、本発明の他の目的はメモリ領域を２層メタル構造に
してビットラインとワードラインをともに低抵抗化して
高速化に適する半導体メモリ装置を実現することを目的
とするものである。さらに本発明は、このような高速半
導体メモリ装置を工程数を大幅に増加させることなく製
造する方法を提供することを目的とするものである。

【０００６】

【課題を解決するための手段】ビットラインの抵抗と容
量をともに小さくした本発明の半導体メモリ装置では、
ビットラインはワードライン単位で分割された拡散層
と、ビットライン方向に複数の拡散層を連結する低抵抗
配線とから構成される。ビットラインの抵抗と容量をと
もに小さくしたこのような半導体メモリ装置を製造する
本発明の方法では、（Ａ）シリコン基板のビットライン
形成領域に絶縁膜を形成し、その絶縁膜にはワードライ
ンとの交差領域に開口部を設け、その絶縁膜上に不純物
を含む低抵抗の配線を形成し、その配線から絶縁膜の開
口部を経て基板に不純物を拡散させてビットラインを形
成する工程と、（Ｂ）基板上にはゲート酸化膜を介し、
ビットライン上には絶縁膜を介して導電膜を形成し、そ
の導電膜をパターン化してビットラインと交差する方向
のワードラインを形成する工程とを含んでいる。

【０００７】また、ビットラインとワードラインをとも
に低抵抗化した本発明では、シリコン基板に互いに平行
に形成されたビットラインと、これらのビットラインと
絶縁され基板との間にはゲート酸化膜を介し、メモリセ
ルごとに分離されたゲート電極と、ビットラインと交差
する方向に形成され、複数のゲート電極を連結するメタ
ル配線にてなるワードラインと、各ビットラインの上部
で適当な間隔に形成されたコンタクトによってビットラ
インと接続されたメタル配線にてなるビットライン補強
線とを備えている。

【０００８】ビットラインとワードラインをともに低抵
抗化したこのような半導体メモリ装置を製造する本発明
の方法では、（Ａ）シリコン基板のゲート酸化膜上に多
結晶シリコン膜を堆積し、パターン化を施してメモリ領
域での互いに平行な帯状のゲート電極、並びに周辺領域
でのゲート電極及び配線を形成する工程、（Ｂ）マスク
を用いないで基板全面に不純物イオンを注入してメモリ
領域のビットラインと周辺領域のソース・ドレインを同
時に形成する工程、（Ｃ）層間絶縁膜を堆積し平坦化し
た後、周辺領域をレジスト膜で被覆してメモリ領域には
ゲート電極が露出するまでエッチバックを施す工程、
（Ｄ）メタル膜を堆積し、パターン化を施して前記ビッ
トラインと直交する方向の互いに平行な帯状のワードラ
インを形成する工程、（Ｅ）前記ワードラインをマスク
としてメモリ領域に露出している多結晶シリコン膜をエ
ッチングで除去し、前記ゲート電極をメモリセルごとに
分離する工程、（Ｆ）イオン注入を行なってメモリセル
間を分離する工程、（Ｇ）層間絶縁膜を堆積し、その層
間絶縁膜にビットライン裏打ち用コンタクトと周辺領域
のコンタクト用のコンタクトホールを形成する工程、
（Ｈ）メタル膜を堆積し、パターン化を施してビットラ
イン補強線と周辺領域の配線を形成する工程を備えてい
る。

【０００９】

【作用】ビットラインの拡散層がワードライン単位で分
割されておれば、拡散層と基板との接合面積が小さくな
り、容量が小さくなる。また、分割された拡散層を連結
する配線が低抵抗配線であればビットラインの抵抗が低
くなる。ビットラインが基板に形成された連続した拡散
領域であっても、適当な間隔のコンタクトによってメタ
ル配線に接続されていればビットラインの抵抗値が小さ
くなる。ワードラインが１層目のメタル配線にて構成さ
れ、各メモリセルのゲート電極がメモリセルごとに分離
されており、ビットラインと直交する方向に配列された
複数のメモリセルのゲート電極が共通のメタルワードラ
インに接続されておれば、ワードラインの抵抗値も小さ
くなる。

【００１０】

【実施例】図１は一実施例を表わし、図２は図１のＡ−
Ａ線位置で切断した状態の断面図を表わしている。ただ
し、層間絶縁膜やメタル配線、パッシベーション膜の図
示は省略してある。図ではメモリトランジスタ領域のみ
が示されているが、一般には周辺トランジスタも同じチ
ップ内に形成される。周辺トランジスタは従来と同じ構
造のものであるので、説明を省略する。２はＰ型シリコ
ン基板であり、メモリトランジスタ領域はフィールド酸
化膜とチャネルストッパー層により周辺トランジスタ領
域から分離されている。４はビットラインであり、図１
では縦方向に延びて互いに平行に形成されている。ビッ
トライン４はワードライン１８単位で分割されたＮ型拡
散層６と、複数個の拡散層６をビットライン４方向に連
結し図１で縦方向に延びる低抵抗配線８とから構成され
ている。拡散層６上には酸化膜１０が存在し、拡散層６
と配線８とは酸化膜１０の開口１２を通して接続されて
いる。配線８は下層が不純物導入された膜厚約２０００
Åの多結晶シリコン膜にてなり、上層が膜厚約２０００
Åのタングステンシリサイド膜からなっている。拡散層
６は配線８の多結晶シリコン膜から酸化膜１０の開口１
２を経て基板２に不純物が拡散して形成されたものであ
る。

【００１１】基板２上には膜厚が１００〜５００Å程
度、例えば約２５０Åのゲート酸化膜１４を介し、配線
８との間には酸化膜１６を介して多結晶シリコン膜にて
なるゲート電極を兼ねるワードライン１８がビットライ
ン４と直交して交差する方向に形成されている。基板２
のうち、ビットライン４の下側領域とワードライン１８
の下側領域を除いて、基板２にはＰ型不純物、例えばボ
ロンが注入されてＰ型拡散層が形成されている。拡散層
６はワードライン１８の長手方向に沿って順にソース領
域６ｓ、ドレイン領域６ｄ、ソース領域６ｓ……とな
る。図示は省略されているが、基板２及びワードライン
１６上には層間絶縁膜が形成され、層間絶縁膜上にはメ
タル配線が形成され、層間絶縁膜のコンタクトホールを
介してメタル配線がビットライン４やワードライン１８
と接続されている。メタル配線上にはさらにパッシベー
ション膜も形成されている。

【００１２】図１で鎖線で囲まれた領域２０は１個のメ
モリトランジスタを表わしている。各メモリトランジス
タは、ＲＯＭコードを決めるためにイオン注入によって
しきい値が設定されている。メモリトランジスタ２０の
チャネル領域に例えばボロンを注入してしきい値を高め
るか、注入しないでしきい値を低いままとしている。い
ま、メモリトランジスタ２０のワードライン１８が選択
されて電圧が印加されたとき、そのメモリトランジスタ
２０のしきい値が低いものであれば、ドレイン６ｄから
ソース６ｓへ電流が流れ、もし、しきい値が高いもので
あればその電流が流れないので、ビットライン４に接続
されたセンス回路によってＲＯＭの内容が読み出され
る。

【００１３】図３により一実施例の製造方法を説明す
る。メモリトランジスタ領域と同時に周辺トランジスタ
領域も形成されるが、周辺トランジスタの製造プロセス
は従来通りであるので、その説明は省略する。（Ａ）Ｐ
型シリコン基板２にメモリトランジスタ領域と周辺トラ
ンジスタ領域の間の分離、周辺トランジスタ間の分離を
行なうためのフィールド酸化膜を選択酸化法により形成
するが、その選択酸化工程において同時にチャネル領域
とビットライン領域を分離するためのシリコン酸化膜１
０を形成する。シリコン酸化膜１０はビットラインを形
成する領域に設ける。シリコン酸化膜１０の膜厚は例え
ば６０００Åとする。シリコン酸化膜１０の形成工程
は、フィールド酸化の選択酸化と別工程で行なってもよ
い。

【００１４】（Ｂ），（Ｃ）メモリトランジスタの拡散
層を形成するために、シリコン酸化膜１０に写真製版と
エッチングによりパターン化を施して開口１２を形成す
る。不純物としてリンを含んだ多結晶シリコン膜を約２
０００Åの厚さに堆積する。リン濃度は約１０²⁰／ｃｍ
³とする。不純物導入された多結晶シリコン膜のシート
抵抗は約１００Ωである。その多結晶シリコン膜上にタ
ングステンシリサイド膜を約２０００Åの厚さに堆積す
る。タングステンシリサイド膜のシート抵抗は約５Ωで
ある。タングステンシリサイド膜と多結晶シリコン膜を
写真製版とエッチングによりパターン化し、ビットライ
ンを形成する。その後、約９００℃に加熱してビットラ
インのリンを含んだ多結晶シリコン膜から基板２へリン
を拡散させて拡散層６を形成する。（Ｃ）は（Ｂ）のＢ
−Ｂ線位置での断面図を表わしている。

【００１５】（Ｄ）次に、ゲート酸化を施す。チャネル
領域にはゲート酸化膜１４を例えば約２５０Åの厚さに
形成し、ビットラインの配線８上にも酸化膜１６を形成
する。次に、メモリトランジスタのしきい値を制御する
ためにチャネルドープ用のイオン注入を行なう。次に、
多結晶シリコン膜を例えば約３５００Åの厚さに形成
し、写真製版とエッチングによりパターン化を施してワ
ードライン１８を形成する。その後、ＲＯＭコードのた
めに、所定のメモリトランジスタに例えばボロンを注入
してしきい値を高める。その後、チャネル領域以外のビ
ットライン間の分離のために、イオン注入法や拡散法に
よりＰ型不純物を導入する。その後、通常のプロセスで
層間絶縁膜を形成し、コンタクトホールを形成し、メタ
ル配線を形成し、最後にパッシベーション膜を形成す
る。

【００１６】図５は他の実施例を表わす。Ｐ型シリコン
基板３０に図で左側のメモリ領域と右側の周辺領域を分
離するために、また周辺領域のＭＯＳトランジスタ間を
分離するためにチャネルストッパー層及びフィールド酸
化膜３２が形成されている。メモリ領域では基板３２に
紙面垂直方向に延びる互いに平行なビットライン３４が
Ｎ型不純物拡散領域により形成されており、ビットライ
ン３４ではソースとドレインが交互に配置されている。
ビットライン３４間のチャネル領域上にはゲート酸化膜
３６を介して多結晶シリコン膜にてなるゲート電極３８
が形成されている。ゲート電極３８はワードライン方向
（図で横方向）に対しては絶縁膜４０によってメモリセ
ルごとに分離され、ビットライン方向（紙面垂直方向）
に対してもメモリセルごとに分離されている。絶縁膜３
８はゲート電極４０と同じ高さになるように平坦化され
ており、それらのゲート電極３８と絶縁膜４０上にはア
ルミニウムなどのメタル配線にてなるワードライン４２
が図で横方向に延びるように形成されている。ワードラ
イン４２は図で横方向に配列されているメモリセルのゲ
ート電極３８に共通に接続されており、紙面垂直方向の
メモリセル配列ごとに分離されている。

【００１７】周辺領域においてはＮ型不純物拡散領域に
よりソース４４ｓとドレイン４４ｄが形成され、チャネ
ル領域上のゲート酸化膜４６上に多結晶シリコン膜のゲ
ート電極４８が形成されている。メモリ領域上には層間
絶縁膜５０のコンタクトホールを介してアルミニウムな
どのメタル配線にてなるビットライン補強線５２がビッ
トライン３４と同一平面上の位置に形成され、紙面垂直
方向の適当な間隔にコンタクトホールが形成されてビッ
トライン補強線５２がその下部のビットライン３４と接
続されている。周辺領域では層間絶縁膜４０と５０のコ
ンタクトホールを介してメタル配線５４，５６がそれぞ
れソース４４ｓ、ドレイン４４ｄと接続されている。パ
ッシベーション膜の図示は省略されている。図５の実施
例では周辺領域はＮＭＯＳトランジスタであるがＣＭＯ
Ｓ構成としてもよい。

【００１８】図６により図５の実施例の製造方法を示
す。（Ａ）Ｐ型シリコン基板３０に通常の方法によりメ
モリ領域と周辺領域との分離領域、及び周辺領域のＭＯ
Ｓトランジスタ間の素子分離領域にチャネルストップ層
とフィールド酸化膜３２を形成する。その後、ゲート酸
化膜を形成し、全面に多結晶シリコン膜を堆積し、写真
製版とエッチングによりパターン化を施してメモリ領域
のゲート電極３８ａと周辺領域のゲート電極４８及び配
線を形成する。ゲート電極３８ａは後で形成されるビッ
トラインに平行な帯状パターンに形成しておく。３６ａ
はゲート電極３８ａの下に残ったゲート酸化膜、４６は
ゲート電極４８の下のゲート酸化膜を表わしている。

【００１９】（Ｂ）マスクを用いないで基板全面に砒素
イオンを５０ＫｅＶのエネルギーで４×１０¹⁵／ｃｍ²
イオン注入してメモリ領域のビットライン３４と周辺領
域のソース４４ｓ及びドレイン４４ｄを同時に形成す
る。次に、ＰＳＧ膜を堆積し、その上にＳＯＧ膜を塗布
し、熱処理を施して平坦化する。周辺領域を被覆するレ
ジスト膜を写真製版で形成し、メモリ領域の絶縁膜にエ
ッチバックを施してゲート電極３８ａがちょうど露出す
るまでエッチングを行なう。絶縁膜４０は周辺領域では
元の厚さのまま残り、メモリ領域ではエッチバックされ
てゲート電極３８ａと同じ高さになってゲート電極３８
ａ間に残る。

【００２０】（Ｃ）全面にアルミニウム膜を約６０００
Åの厚さに堆積し、写真製版とエッチングによりパター
ン化を施してメモリ領域にワードライン４２を形成す
る。ワードライン４２はビットライン３８と直交する方
向（図では横方向）に延びる互いに平行な帯状に形成す
る。ワードライン４２をマスクにして、メモリ領域に露
出している多結晶シリコン膜をセルフアライン法でエッ
チングする。その後、ワードライン４２領域とビットラ
イン３４領域を除く基板領域には例えばボロンをイオン
注入することによりメモリセル間の分離を行なう。

【００２１】（Ｄ）ＮＳＧ膜やＰＳＧ膜などの層間絶縁
膜５０を堆積し、メモリ領域ではビットライン３４上の
適当な間隔ごとのコンタクトホールを、周辺領域ではソ
ース４４ｓとドレイン４４ｄ上のコンタクトホールを写
真製版とエッチングにより形成する。アルミニウム膜を
約１００００Åの厚さに堆積し、写真製版とエッチング
によりパターン化を施してメモリ領域のビットライン裏
打ち用の配線（ビットライン補強線）５２と周辺領域の
配線５４，５６を同時に形成する。その後、通常の方法
によりパッシベーション膜を形成する。メモリセルへの
ＲＯＭコード決定のためのコア注入は層間絶縁膜４０の
エッチバンク後、ワードライン４２を形成する前に行な
う。

【００２２】

【発明の効果】本発明でビットラインの拡散層をビット
ライン方向にはメモリトランジスタごとに分割すればビ
ットラインの容量が減少する。そして、ビットラインと
して低抵抗配線を用い、その低抵抗配線を例えば高融点
金属シリサイド膜にすれば拡散層のみによるビットライ
ンに比べて抵抗値を１／１０程度に低減することができ
る。このように、ビットラインの容量と抵抗をともに減
少させれば、容量と抵抗の積で決まる伝播速度が速くな
ってメモリトランジスタの高性能化を図ることができ
る。

【００２３】ここで、効果をさらに定量的に示すため
に、容量について図４に示されるようなモデルを考えて
比較を行なう。（Ａ）は一実施例によるビットライン、
（Ｂ）は拡散層のみによるビットラインである。拡散層
の側壁ａが接する基板領域の濃度を１.５×１０¹⁶／ｃ
ｍ³とし、拡散層の側壁ｂが接する基板領域はビットラ
イン分離領域であり、その基板濃度を３.２×１０¹⁷／
ｃｍ³とする。このとき、拡散層の底面の接合容量は０.
１８４ｆＦ／μｍ²、拡散層の側壁ａの接合容量は０.０
５５ｆＦ／μｍ、拡散層の側壁ｂの接合容量は０.３５
３ｆＦ／μｍである。

【００２４】この基礎的な値を用いると、拡散層のみに
よる従来のビットライン（Ｂ）の容量は、底面については 1.6×0.8×0.184=0.236 側壁ａについては 0.8×2×0.055=0.088 側壁ｂについては 0.8×2×0.353=0.565 となり、全体で０.８８９ｆＦとなる。これに対し、実施例のビットライン（Ａ）の容量は、底面については 0.8×0.8×0.184=0.118 側壁ａについては 0.8×4×0.055=0.176 側壁ｂについては０となり、全体で０.２９４ｆＦとなり、容量は拡散層の
みのビットラインの約１／３に減少する。

【００２５】容量の減少がメモリ装置のスピードとどの
ように関係するかを検討する。プレーナセル構造におい
て、バックバイアスがある場合とない場合のスピードを
ビットライン容量とメモリトランジスタの飽和電流Ｉds
atで規格化して比較する。バックバイアスのある場合と
ない場合の値は次の表のようになる。

【００２６】

【００２７】ビットライン容量の値は規格化された値で
ある。容量と電流Ｉdsatが等しくスピードに影響を与え
るものと仮定すると、バックバイアスの有無によるスピ
ード差２５ｎｓ秒を分割すると、容量の寄与分は２２.
４ｎｓ、電流の寄与分は２.６ｎｓとなる。容量の減少
によるスピードの改善をバックバイアスの有無のデータ
と単純に比較すると、２２.４×３／２.４＝２８ｎｓと
なるが、周辺回路の容量も関係するため、スピード改善
における容量の減少の寄与は２０〜２５ｎｓと考えられ
る。これは割合で見ると１２〜１５％の改善とみること
ができる。ビットラインの拡散層を形成するのに、ビッ
トライン形成領域の絶縁膜の開口を通してビットライン
配線から不純物を拡散させると、分割された拡散層がビ
ットラインと直接接続されるので、拡散層を最小限の大
きさに形成することができる。

【００２８】図５の発明によれば、ワードラインがメタ
ル配線で形成されているため、その層抵抗はアルミニウ
ムの場合で約０．０５Ωとなり、これはポリサイドの場
合の約１／１００である。そのため高速化が可能にな
る。また、図６に示された一実施例の製造方法ではビッ
トラインと周辺部のソース・ドレインとを同一工程で形
成し、ワードラインにメタル配線を用いるが、これをビ
ットラインと周辺部のソース・ドレインとを別工程で形
成し、ワードラインを多結晶シリコン膜で形成するプレ
ーナセル構造と比較すると、図６の実施例の方法では同
図（Ｂ）におけるエッチバック工程と同図（Ｃ）におけ
るメタルワードライン形成のための２枚のマスクが余分
に必要になるが、ビットラインと周辺のソース・ドレイ
ンとを同一工程で形成するためにビットライン形成と周
辺領域のソース・ドレイン形成のための１枚ずつのマス
クが不要になり、結局両方法は必要なマスク枚数は変わ
らない。

【図面の簡単な説明】

【図１】一実施例を示す平面図である。

【図２】図１のＡ−Ａ線位置での断面図である。

【図３】図１の実施例の製造方法を示す図であり、
（Ａ），（Ｃ），（Ｄ）は工程断面図、（Ｃ）は（Ｂ）
のＢ−Ｂ線位置での断面図である。

【図４】一実施例と従来のプレーナセル構造との容量を
比較するためのビットラインの平面図である。

【図５】他の実施例を示す平面図である。

【図６】図５の実施例の製造方法を示す工程断面図であ
る。

【符号の説明】

２，３０シリコン基板４，３４ビットライン６拡散層８低抵抗配線１０酸化膜１２酸化膜の開口１４，３６ゲート酸化膜１８，４２ワードライン３８，４８ゲート電極５２ビットライン補強線

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【手続補正書】

【提出日】平成４年７月８日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】図３

【補正方法】変更

【補正内容】

【図３】図１の実施例の製造方法を示す図であり、
（Ａ），（Ｃ），（Ｄ）は工程断面図、（Ｂ）は（Ｃ）
の平面図である。

Claims

【特許請求の範囲】

【請求項１】シリコン基板に互いに平行に形成された
ビットラインと、これらのビットラインと絶縁され基板
との間にはゲート酸化膜を介し、これらのビットライン
と交差する方向に形成されたゲート電極を兼ねるワード
ラインを備えたプレーナセル構造の半導体メモリ装置に
おいて、前記ビットラインはワードライン単位で分割さ
れた拡散層と、ビットライン方向に複数の拡散層を連結
する低抵抗配線とからなることを特徴とする半導体メモ
リ装置。
【請求項２】以下の工程（Ａ），（Ｂ）を含んでビッ
トラインとワードラインを形成するプレーナセル構造の
半導体メモリ装置の製造方法。（Ａ）シリコン基板のビ
ットライン形成領域に絶縁膜を形成し、その絶縁膜には
ワードラインとの交差領域に開口部を設け、その絶縁膜
上に不純物を含む低抵抗の配線を形成し、その配線から
絶縁膜の開口部を経て基板に不純物を拡散させてビット
ラインを形成する工程、（Ｂ）基板上にはゲート酸化膜を介し、ビットライン上
には絶縁膜を介して導電膜を形成し、その導電膜をパタ
ーン化してビットラインと交差する方向のワードライン
を形成する工程。
【請求項３】シリコン基板に互いに平行に形成された
ビットラインと、これらのビットラインと絶縁され基板
との間にはゲート酸化膜を介し、メモリセルごとに分離
されたゲート電極と、ビットラインと交差する方向に形
成され、複数のゲート電極を連結するメタル配線にてな
るワードラインと、各ビットラインの上部で適当な間隔
に形成されたコンタクトによってビットラインと接続さ
れたメタル配線にてなるビットライン補強線とを備えた
半導体メモリ装置。
【請求項４】以下の工程（Ａ）から（Ｈ）を含む半導
体メモリ装置の製造方法。（Ａ）シリコン基板のゲート
酸化膜上に多結晶シリコン膜を堆積し、パターン化を施
してメモリ領域での互いに平行な帯状のゲート電極、並
びに周辺領域でのゲート電極及び配線を形成する工程、（Ｂ）マスクを用いないで基板全面に不純物イオンを注
入してメモリ領域のビットラインと周辺領域のソース・
ドレインを同時に形成する工程、（Ｃ）層間絶縁膜を堆積し平坦化した後、周辺領域をレ
ジスト膜で被覆してメモリ領域にはゲート電極が露出す
るまでエッチバックを施す工程、（Ｄ）メタル膜を堆積し、パターン化を施して前記ビッ
トラインと直交する方向の互いに平行な帯状のワードラ
インを形成する工程、（Ｅ）前記ワードラインをマスクとしてメモリ領域に露
出している多結晶シリコン膜をエッチングで除去し、前
記ゲート電極をメモリセルごとに分離する工程、（Ｆ）
イオン注入を行なってメモリセル間を分離する工程、（Ｇ）層間絶縁膜を堆積し、その層間絶縁膜にビットラ
イン裏打ち用コンタクトと周辺領域のコンタクト用のコ
ンタクトホールを形成する工程、（Ｈ）メタル膜を堆積し、パターン化を施してビットラ
イン補強線と周辺領域の配線を形成する工程。