JP3325451B2

JP3325451B2 - 半導体装置及びその製造方法

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Publication number: JP3325451B2
Application number: JP05955696A
Authority: JP
Inventors: 仁志青木
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1996-03-15
Filing date: 1996-03-15
Publication date: 2002-09-17
Anticipated expiration: 2016-03-15
Also published as: JPH09252057A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関し、より詳細にはマスクプログラマブル
ＲＯＭのような大容量のメモリセル回路を用いた半導体
装置及びその製造方法に関する。

【０００２】

【従来の技術】大容量のメモリセル回路を用いた半導体
メモリ装置にはＤＲＡＭ、ＳＲＡＭ、ＥＥＰＲＯＭ、マ
スクＲＯＭ等がある。その中でもマスクＲＯＭは一つの
トランジスタが一つのメモリセルを構成しており、最も
シンプルであり、かつ最も集積度の高いメモリセルであ
る。

【０００３】以下に従来の半導体メモリ装置における技
術としてマスクＲＯＭを例に説明する。マスクＲＯＭの
メモリセル方式としては、複数のセルトランジスタが直
列接続されてトランジスタ列を構成し、これらトランジ
スタ列において、エンハンスメント型のトランジスタと
デプレッション型のトランジスタを選択的に配置させる
ことによりＲＯＭデータを書き込むＮＡＮＤ型ＲＯＭ
と、複数のセルトランジスタがビット線に対して並列接
続されてトランジスタ列を構成し、これらトランジスタ
列において、選択的に閾値電圧を電源電圧以上に設定し
てＲＯＭデータを書き込むＮＯＲ型ＲＯＭがある。

【０００４】一般にＮＡＮＤ型ＲＯＭは高集積化に優れ
ている一方、高速化に劣り、ＮＯＲ型ＲＯＭは高速化、
短納期化に優れている一方、高集積化に劣っている。つ
まり、従来のＮＯＲ型ＲＯＭは、２個のメモリセルトラ
ンジスタに対して１個の割合で、配線を接続するための
コンタクト孔が必要となる。よって、コンタクト孔を形
成するための領域及びコンタクト孔形成の際のマスク合
わせマージンを確保しなければならないため、メモリセ
ルの微細化が非常に困難であった。

【０００５】そこで、高集積化のためには、主にＮＡＮ
Ｄ型ＲＯＭが使われてきた。ＮＡＮＤ型ＲＯＭは、複数
のセルトランジスタを直列接続してトランジスタ列を構
成させ、トランジスタ列の両端にコンタクト孔を設けれ
ばよいため、直列接続するトランジスタの数を多くすれ
ばするほど高集積化が図れる。しかし、近年では、さら
なるメモリセルの高集積化が要求されており、ＮＡＮＤ
型ＲＯＭを用いてさらに高集積化を図るために、素子分
離領域の寸法シフトや段差を低減する工夫がなされてい
る。

【０００６】そのため一つの手法として、素子分離膜を
形成することなく素子分離を行うとともに、ＮＡＮＤ型
ＲＯＭとＮＯＲ型ＲＯＭとの両方の利点を併せ持った高
密度ＮＯＲ型ＲＯＭメモリセルが提案されている。この
メモリセルは、図１７（ａ）〜（ｄ）に示したように、
半導体基板５１上のメモリセル形成領域に、ソース／ド
レイン領域及びビットライン配線となる高濃度拡散層５
５が複数本平行に形成されており、この半導体基板５１
上にゲート絶縁膜５２を介して、ビットラインとなる高
濃度拡散層５５に直交するようにゲート電極（ワードラ
イン）５３が複数本配設されている。また、ゲート電極
５３及び高濃度拡散層５５が形成されていない領域５７
には、ソース／ドレイン領域とは異なる導電型を有する
不純物がイオン注入されており、この領域５７をセルト
ランジスタａとセルトランジスタｂとの間の素子分離と
して機能させている。

【０００７】このような構成を有するメモリセルにおい
ては、ＬＯＣＯＳ膜のような素子分離膜が形成されてい
ないため、半導体基板５１表面は平坦であり、通常用い
られる加工限界以下のピッチでゲート電極５３を配置さ
せることができ、しかも、このゲート電極５３をマスク
として用いて素子分離領域５７に自己整合的にイオン注
入ができるため、メモリセルの高集積化には大きな効果
がある。ただし、この場合においては、周辺回路部に素
子分離用酸化膜を用いている。

【０００８】ところが、半導体装置に対する大容量化の
要求は非常に厳しく、さらなる高集積化のために種々の
検討がなされている。例えば、ＮＡＮＤ型ＲＯＭや高密
度ＮＯＲ型ＲＯＭメモリセル方式において、同一工程で
形成されるゲート電極間に、別の工程で形成されるゲー
ト電極を形成するダブルポリシリコン構造による方法が
提案されている。特開昭６３−１０４４６９号、特開昭
６３−２３９９７６号等にはＮＡＮＤ型ＲＯＭの例が、
また特開昭６４−３１４５６号にはＮＯＲ型ＲＯＭの例
が示されている。

【０００９】特開昭６３−１０４４６９号及び特開昭６
４−３１４５６号では、１層目のゲート電極に対し、２
層目のゲート電極をアライメントマージンを持たせて、
重なり合うように形成している。このため、重ね合わせ
た分メモリセルが大きくなるという問題があり、これに
対する対策として特開昭６３−１０４４６９号ではゲー
ト電極を３層とすることで対応しているが、その一方
で、素子形状や工程が複雑になるという欠点もある。

【００１０】そこで、特開昭６３−２３９９７６号で
は、２層目のゲート電極をセルフアラインで１層目のゲ
ート電極間に形成する方法を採用し、最小加工寸法でメ
モリセルを形成している。図１８に基づいて、上記方法
を説明する。まず、図１８（ａ）に示したように、素子
分離酸化膜２０３が形成された半導体基板２０１上８、
ゲート絶縁膜２０２を介して１層目のゲート電極２０７
を形成する。その上に絶縁膜２０８を介して２層目のゲ
ート電極となる２層目のポリシリコン２０９を堆積す
る。その後、表面を平坦にするためのレジスト２３１を
全面に塗布する。

【００１１】次いで、図１８（ｂ）に示したように、レ
ジスト２３１と２層目ポリシリコン２０９とのエッチン
グ選択比が同じとなるようにエッチングを行い、１層目
ゲート電極２０７間に２層目ゲート電極２３３を形成す
る。さらに、２層目ポリシリコンをエッチバックした
際、不要部分が半導体基板２０１上に残されるので、図
１８（ｃ）に示したように、不要部分をレジストパター
ン２３５をマスクとして除去する。

【００１２】続いて、図１８（ｄ）に示したように、１
層目及び２層目ゲート電極２０７、２３３をマスクとし
てイオン注入を行い、拡散層２１５、２１７を形成す
る。その後、図１８（ｅ）に示したように、所望のゲー
ト電極２０７、２３３下のチャネル領域に、データ書込
みのためのイオン注入を行う。次いで、図１８（ｆ）に
示したように、層間絶縁膜２２３及び拡散層２１５に接
続されたビット線２２５を形成してメモリを完成する。

【００１３】

【発明が解決しようとする課題】しかし、上記特開昭６
３−２３９９７６号の方法においても、２層目のゲート
電極２３３を最終的に形成するためには、２層目ゲート
電極２３３端を加工するためのマスク工程（図１８
（ｃ））を必要とし、工程が複雑になるという問題は依
然として解消されていない。

【００１４】そこで、本発明では、製造工程を増加させ
ることのない簡略な製造方法を提案し、かつメモリセル
の高集積化を図るものである。

【００１５】

【課題を解決するための手段】本発明によれば、半導体
基板上に第１ゲート絶縁膜を介して並列に複数本形成さ
れた第１ゲート電極と、前記半導体基板上の所望の領域
に形成された配線切断用絶縁膜と、前記半導体基板上に
第２ゲート絶縁膜を介して、前記第１ゲート電極間又は
第１ゲート電極と前記配線切断用絶縁膜との間の凹部に
自己整合的に複数本形成された第２ゲート電極と、前記
半導体基板上に前記配線切断用絶縁膜と同時に形成され
た素子分離用絶縁膜とを有してなり、前記配線切断用絶
縁膜が、第１ゲート電極及び／又は第２ゲート電極に取
り囲まれてなる半導体装置が提供される。

【００１６】また、メモリセル部とその周辺回路部とか
らなり、前記メモリセル部において、半導体基板上に形
成された素子分離用絶縁膜と、該素子分離用絶縁膜が形
成された領域以外の領域に第１ゲート絶縁膜を介して並
列に複数本形成された第１ゲート電極と、半導体基板上
の所望の領域に形成された配線切断用絶縁膜と、前記半
導体基板上に第２ゲート絶縁膜を介して、前記第１ゲー
ト電極間、第１ゲート電極と前記配線切断用絶縁膜又は
第１ゲート電極と素子分離用絶縁膜との間の凹部に自己
整合的に複数本形成された第２ゲート電極を有し、前記
周辺回路部において、少なくともメモリセル部における
前記配線切断用絶縁膜と同時に形成された素子分離用絶
縁膜を有する半導体装置が提供される。

【００１７】さらに別の観点より、本発明によれば、
(i) 半導体基板上の所望の領域に配線切断用絶縁膜を形
成すると同時に素子分離用絶縁膜を形成し、 (ii)得られた半導体基板上に第１ゲート絶縁膜を介し、
前記配線切断用絶縁膜の一部を被覆するように、並列に
複数本第１ゲート電極を形成し、 (iii) 前記配線切断用絶縁膜及び第１ゲート電極を含む
半導体基板上に第２ゲート絶縁膜を介し、前記第１ゲー
ト電極間又は第１ゲート電極と前記配線切断用絶縁膜と
の間の凹部に自己整合的に第２ゲート電極を複数本形成
することからなる半導体装置の製造方法が提供される。

【００１８】

【発明の実施の形態】本発明の半導体装置は、大容量の
メモリセル回路を用いた半導体装置、例えばＤＲＡＭ、
ＳＲＡＭ、ＥＥＰＲＯＭ、マスクＲＯＭ等のメモリセル
部の一部に又はそれらの周辺回路部の一部のいずれにも
適用することができる。特に、最もシンプルであり、か
つ最も集積度の高いマスクＲＯＭのメモリセル部に適用
することが好ましい。

【００１９】つまり、本発明の半導体装置は、少なくと
も、半導体基板上に並列に複数本形成された第１ゲート
電極と、半導体基板上の所望の領域に形成された配線切
断用絶縁膜と、第１ゲート電極に対して自己整合的に形
成された複数本の第２ゲート電極を有している。半導体
基板としては、通常使用される基板であれば特に限定さ
れるものではなく、例えばシリコン基板が挙げられる。
また、半導体基板上に第１及び第２ゲート電極等が形成
されていてもよいが、それらの下層に所望の素子、配線
層等が形成され、さらに層間絶縁膜で被覆された上に第
１及び第２ゲート電極等が形成されてもよい。半導体基
板上に第１及び第２ゲート電極等を形成する場合には、
半導体基板の所望の領域に、後述する第１及び第２ゲー
ト電極とともにトランジスタを構成するソース／ドレイ
ン領域が形成されていることが好ましい。

【００２０】第１ゲート電極は、半導体基板上に第１ゲ
ート絶縁膜を介して形成されており、複数本略平行に形
成されていることが好ましい。第１ゲート絶縁膜として
は、通常用いられる材料、例えばＳｉＯ₂等により、５
０〜３００Å程度の膜厚で形成されていることが好まし
い。第１ゲート電極としては、通常用いられる材料、例
えばポリシリコン、シリサイド、ポリサイド等の単層膜
又は積層膜によって、総膜厚が２０００〜５０００Å程
度で形成されることが好ましい。なお、第１ゲート電極
の膜厚は、後述する配線切断用絶縁膜の膜厚と同程度又
はそれより小さい膜厚で形成することが好ましい。ま
た、第１ゲート電極には、その上層に、例えばＳｉ
Ｏ₂、ＳｉＮ等の絶縁膜を有していてもよいし、側壁に
サイドウォールスペーサを有していてもよい。

【００２１】配線切断用絶縁膜は、第１ゲート電極及び
／又は第２ゲート電極を切断するために形成されたもの
である。つまり、第１ゲート電極を形成した後、後述す
る第２ゲート電極を、第１ゲート電極に対して自己整合
的に形成した場合には、第２ゲート電極は全てつながっ
てしまう。このような第２ゲート電極を確実に切断する
ために、配線切断用絶縁膜が形成されるものであり、第
２ゲート電極のみを切断するように形成されていてもよ
いし（図２、上部の１５参照）、さらに第１ゲート電極
をも切断するように形成して、アライメントがずれた場
合でも、確実に切断するべき部分を切断するとともに、
断線したら不良となる部分を断線しないようにマージン
を持たせてもよい（図２、下部の１５参照）。これらの
場合、第１ゲート電極及び／又は第２ゲート電極の一部
の側面が配線切断用絶縁膜の一側面に接している。配線
切断用絶縁膜としては、ＳｉＯ₂、ＳｉＮ等の通常用い
られる絶縁膜を、膜厚２０００〜６０００Å程度で、所
望の形状に形成されていることが好ましい。

【００２２】第２ゲート電極は、少なくとも半導体基板
上に形成された第２ゲート絶縁膜を介して第１ゲート電
極と電気的に分離され、第１ゲート電極間及び／又は第
１ゲート電極と配線切断用絶縁膜との間に形成された凹
部を完全に埋設するような状態で、これら第１ゲート電
極及び配線切断用絶縁膜と自己整合的に形成されている
ことが好ましい。第２ゲート絶縁膜及び第２ゲート電極
は、第１ゲート絶縁膜及び第２ゲート電極と同様の材料
で形成することができる。第２ゲート電極の表面は、例
えばＳｉＯ₂、ＳｉＮ等の絶縁膜で被覆されていること
が好ましい。

【００２３】上記半導体装置においては、第１ゲート電
極と第２ゲート電極とが、最小加工寸法と等しいピッチ
で形成することができるため、高密度のデバイスとして
得ることができる。また、上記半導体装置は、メモリセ
ル部と周辺回路部とからなる半導体装置として形成され
ていてもよい。

【００２４】その場合には、メモリセル部において、半
導体基板上に素子分離用絶縁膜が形成され、これにより
活性領域が規定され、この活性領域に第１ゲート電極、
配線切断用絶縁膜及び第２ゲート電極が形成され、周辺
回路部において、少なくとも、メモリセル部の配線切断
用絶縁膜と同時に形成された素子分離用絶縁膜を有して
いることが好ましい。なお、周辺回路部においても、メ
モリセル部の第１ゲート電極と同時に形成されるゲート
電極及び／又はメモリセル部の配線切断用絶縁膜と同時
に形成される配線切断用絶縁膜等を有していてもよい。

【００２５】メモリセル部における素子分離用絶縁膜
は、公知の方法、例えば熱酸化、ＣＶＤ法又はＬＯＣＯ
Ｓ法等で形成することができる。また、素子分離特性を
向上させるために、この素子分離用絶縁膜下に、半導体
基板と同じ導電型の不純物を注入してもよい。ここで形
成する素子分離用絶縁膜は、同じくメモリセル部に存在
する配線切断用絶縁膜及び後述する周辺回路に存在する
素子分離用絶縁膜等と同時に形成することが好ましい。

【００２６】第１ゲート電極は、第１ゲート絶縁膜を介
して形成されており、上記と同様に形成することができ
る。また、第２ゲート電極は、第２ゲート絶縁膜を介
し、第１ゲート電極とは電気的に分離した状態で、第１
ゲート電極間、第１ゲート電極と素子分離用絶縁膜又は
配線切断用絶縁膜との間に形成された凹部に、これら第
１ゲート電極等に対して自己整合的に形成されている。

【００２７】周辺回路部における素子分離用絶縁膜は、
公知の方法で形成することができるが、上述したよう
に、メモリセル部における素子分離用絶縁膜又は配線切
断用絶縁膜と同時に形成することが好ましい。また、上
記半導体装置においては、第１ゲート電極又は第２ゲー
ト電極とともに、他の電極、例えばソース／ドレイン領
域と接続されるソース／ドレイン電極、素子分離用電
極、ダミー電極、選択線電極等を形成してもよい。ま
た、これら電極が半導体基板と直接接続され、電極材料
に不純物を含有している場合には、半導体基板との接続
面から電極材料中の不純物を拡散させることにより、自
己整合的にソース／ドレイン領域等の拡散層を形成する
ことができる。これら電極は、予め電極形成領域に形成
された絶縁膜を除去し、その領域に電極を形成すること
により半導体基板と直接接続させることができる。この
ような構成により、工程の大きな変更をすることなく、
ソース／ドレイン電極を形成することができる。

【００２８】さらに、本発明の半導体装置は以下の工程
によって形成することができる。工程(i) において、ま
ず、半導体基板上の所望の領域に配線切断用絶縁膜を形
成する。この配線切断用絶縁膜は、上述のように公知の
方法により形成することができる。また、任意に素子分
離用絶縁膜が形成される場合には、同時に形成すること
ができる。

【００２９】工程(ii)において、得られた半導体基板上
に第１ゲート絶縁膜を介し、配線切断用絶縁膜の一部を
被覆するように、並列に複数本第１ゲート電極を形成す
る。つまり、配線切断用絶縁膜は、第１ゲート電極及び
第２ゲート電極を切断するために形成されるものであ
り、ここで配線切断用絶縁膜上に形成された第１ゲート
電極が、後の工程でエッチング等する際に切断されるこ
ととなる。第１ゲート電極は、上述の電極材料を堆積し
た後、フォトリソグラフィ及びエッチング工程により所
望の形状にパターニングして形成することができる。ま
た、この際、絶縁膜をマスクとして用い、そのままその
絶縁膜を第１ゲート電極上に残存させておいてもよい。
この場合には、第１ゲート電極及び絶縁膜の総膜厚が、
配線切断用絶縁膜と同程度か又はそれ以下とすることが
好ましい。また、第１ゲート電極の側壁にはサイドウォ
ールスペーサを形成してもよい。

【００３０】工程(iii) において、まず、配線切断用絶
縁膜及び第１ゲート電極を含む半導体基板上に第２ゲー
ト絶縁膜を形成する。この際の第２ゲート絶縁膜は、第
１ゲート絶縁膜の側壁部も同時に被覆し、後述する第２
ゲート電極と第１ゲート電極とを電気的に分離する絶縁
膜及び第１ゲート電極を被覆するための絶縁膜として用
いることもできる。次いで、第１ゲート電極間又は第１
ゲート電極と前記配線切断用絶縁膜との間の凹部に、自
己整合的に第２ゲート電極を複数本形成する。第２ゲー
ト電極の形成は、第２ゲート電極材料を堆積した後、埋
め込みエッチバック、ＣＭＰ（化学機械研磨）あるいは
その組み合わせによって、第２ゲート電極材料を、第１
ゲート電極間又は第１ゲート電極と前記配線切断用絶縁
膜との間の凹部に残存させる方法が挙げられる。この際
のエッチバック等は、最終的に、先に形成した配線切断
用絶縁膜の表面を完全に露出するまで行うことが好まし
い。従って、第２ゲート電極の膜厚は、配線切断用絶縁
膜の膜厚と同程度に形成することが好ましい。これによ
り、複数の第２ゲート電極の短絡を防止することができ
るとともに、配線切断用絶縁膜上に形成された第１ゲー
ト電極を確実に切断することができ、第１ゲート電極の
端部において、第１ゲート電極を配線切断用絶縁膜に対
して自己整合的に形成することができる。また、第２ゲ
ート電極を形成した後、得られた半導体基板を酸化処理
に付すことが好ましい。このような酸化処理を行うこと
により、配線切断用絶縁膜及び／又は素子分離用絶縁膜
上に第１及び／又は第２ゲート電極材料が残存している
場合でも、その電極材料が絶縁物に変換することができ
るため、第１ゲート電極及び／又は第２ゲート電極間の
ショートを防止することができ、半導体装置の製造歩留
りを向上させることができる。

【００３１】なお、上記工程においては、第１ゲート電
極又は第２ゲート電極の形成とともに、半導体基板上に
他の電極、例えばソース／ドレイン領域と接続されるソ
ース／ドレイン電極、素子分離用電極、ダミー電極、選
択線電極等を形成することができる。これらの電極が、
半導体基板と直接接続され、電極材料に不純物を含有し
ている場合には、半導体基板との接続面から電極材料中
の不純物を拡散させることにより、自己整合的にソース
／ドレイン領域等の拡散層を形成することができ、よっ
て、工程の大きな変更なしに、基板内のソース／ドイレ
ン領域等が極めて浅い接合を持った高性能、高信頼性ト
ランジスタを持ったデバイスを得ることができる。

【００３２】以下に本発明の半導体装置及びその製造方
法の実施例を図面に基づいて説明する。なお、本発明は
これらの実施例によって限定されるものではない。

【００３３】実施の形態１図１は本発明に係る半導体装置を構成するマスクＲＯＭ
のメモリセルの平面図であり、図２はこのメモリセルの
端部のゲート電極引き出し部から周辺回路の平面図を示
す。また、図７（ａ）〜（ｄ）に図１及び図２の断面図
をそれぞれ示す。

【００３４】本発明にかかる半導体装置においては、半
導体基板１上に第１ゲート電極５が、第１絶縁膜４を介
して複数本略平行に形成されており、所望の領域上に、
この第１ゲート電極５と略同程度の膜厚で配線切断用絶
縁膜１４、１５を有している。また、これら第１ゲート
電極５及び配線切断用絶縁膜１４、１５によって形成さ
れた凹部に、自己整合的に形成された第２ゲート電極９
を複数本有している。

【００３５】なお、この半導体装置は、高密度ＮＯＲ型
ＲＯＭメモリセル方式（特開昭６４−３１４５６号）に
準じて構成しているが、上述のダブルポリ構造によるＮ
ＡＮＤ型ＲＯＭ（特開昭６３−１０４４６９号、特開昭
６３−２３９９７６号等）でも同様に実現できる。以下
に上述の半導体装置の製造方法を図３〜図７に基づいて
説明する。ここで、図３〜図７中（ａ）、（ｂ）、
（ｃ）、（ｄ）、（ｅ）は、それぞれ図１又は２のＡ−
Ａ′線、Ｂ−Ｂ′線、Ｃ−Ｃ′線、Ｄ−Ｄ′線及びＥ−
Ｅ′線断面図である。

【００３６】まず、半導体基板１上に注入前酸化膜（図
示せず）を形成する。続いて半導体基板１上に複数の互
いに平行なレジストパターン（図示せず）を形成し、こ
れをマスクとして用いて、半導体基板１と逆導電型のイ
オン注入を行い、ソース／ドレイン領域２を複数本互い
に平行に形成する。この際、半導体基板１は表面がフラ
ットであるため、レジストパターンを最小の加工線幅で
形成でき、高密度のセルを得ることができる。また、イ
オン注入は、例えば、ＮＭＯＳを形成する場合には、砒
素イオン（Ａｓ⁺）を１０¹⁵ｃｍ^-2台のドーズ、４０ｋ
ｅＶの注入エネルギーで行う。

【００３７】次に、膜厚２０００〜５０００Å程度の酸
化膜をＣＶＤ等の方法で堆積し、パターニングして、所
望の領域に素子分離酸化膜３を形成する。なお、この素
子分離酸化膜３の形成のために、ＬＯＣＯＳ酸化法を用
いても良いが、ソース／ドレイン領域２の拡散を防ぐた
め、できるだけ低温の処理が望ましい。この後、素子分
離特性向上のため、素子分離酸化膜３（図示せず）下の
半導体基板１に基板と同一導電型のフィールドイオン注
入を行う。また、この際、図１及び２に示すように、周
辺回路領域における素子分離酸化膜１４と、メモリセル
における端部付近に配線切断用酸化膜１５とを同時に形
成するとともに、メモリセルにおけるソース／ドレイン
領域２のコンタクト領域１１上にも配線切断用酸化膜１
５を形成する。

【００３８】次いで、得られた半導体基板１上に膜厚５
０〜３００Å程度の第１ゲート絶縁膜４を形成し、さら
に第１ゲート絶縁膜４上に第１ゲート電極５を、ソース
／ドレイン領域２に直交して、互いに平行に複数本配設
する。ゲート電極５としては、例えば、１０００Å厚の
下層Ｎ⁺ポリシリコン膜と１０００Å厚のタングステン
シリサイド膜とからなる２層構造のものが挙げられ、こ
の２層構造膜の膜厚は素子分離酸化膜３と同程度の膜厚
にするのが好ましい。ゲート電極５は、その端部及び端
部付近において、図２に示すように、周辺回路領域にお
ける素子分離酸化膜１４上と、素子分離酸化膜１４と同
時に形成した配線切断用酸化膜１５上にオーバーラップ
するように配設する。なお、この際のゲート電極５の形
成は、アライメントずれ等によって、後工程で形成され
る第２電極の切断不良が生じ無いようにすることが必要
である。また、ゲート電極５上には、後工程で一つおき
にコンタクトホールが形成されるため、コンタクトホー
ルが形成されないゲート電極５端部でゲート電極５が切
断されるように配線切断用酸化膜１５を形成する必要が
ある。

【００３９】その後、図３に示したように、第２ゲート
絶縁膜６及びゲート電極間の絶縁膜７を形成する。続い
て、図４に示したように、得られた半導体基板１上に導
電膜８を堆積させ、第１ゲート電極５と、素子分離酸化
膜３、素子分離酸化膜１４及び配線切断用酸化膜１５と
の間に十分に埋め込む。導電膜８としては、例えば、２
０００Å〜６０００Å厚のＮ⁺ポリシリコン膜が用いら
れる。

【００４０】次に、図５に示したように、埋め込んだ導
電膜８を、セルフアラインで第１ゲート電極５と、素子
分離酸化膜３、素子分離酸化膜１４及び配線切断用酸化
膜１５との間に残し、第２ゲート電極９及び分離用電極
９ａとを形成する。この方法としては、例えば、まずＣ
ＭＰでゲート電極５間の絶縁膜７の一部が表面に露出す
るまで導電膜８を除去し、次にゲート電極５間の絶縁膜
７と導電膜８とが同じエッチングレートとなる条件でエ
ッチバックし、最後にＣＭＰを用いて素子分離酸化膜
３、素子分離酸化膜１４及び配線切断用酸化膜１５の表
面でエッチングを止める等の方法が挙げられる。

【００４１】さらに、図６に示したように、酸化工程を
行い、得られた半導体基板１表面全面に酸化膜１３を形
成することで、膜厚ばらつきのために素子分離酸化膜
３、素子分離酸化膜１４及び配線切断用酸化膜１５上や
第１ゲート電極５上に薄く残っている導電膜８を酸化さ
せ、第２ゲート電極９間のショートを防止する。続い
て、ＲＯＭデータの書き込みを行う（図示せず）。ＲＯ
Ｍデータの書き込みはＮＯＲ型のセルトランジスタにお
いては、基板と同一導電型のイオン注入により選択的に
閾値電圧を電源電圧以上に設定してＯＦＦトランジスタ
を設定することで行う。例えば、ＮＭＯＳの場合には、
ＲＯＭデータ書き込み用レジストパターンをマスクにし
て、ボロンイオン（Ｂ⁺）を注入する。また、第１ゲー
ト電極５と第２ゲート電極９の直下の基板には全てチャ
ネルが生じるので、寄生トランジスタの動作を防ぐため
に、このＲＯＭデータ書き込み用イオン注入を用いる。

【００４２】次いで、図７に示したように、層間絶縁膜
１０の形成、コンタクトホール１１の形成、金属配線１
２の形成、保護膜形成工程等を経て、半導体装置の前半
工程を完了させる。なお、ＲＯＭデータの書き込みは後
工程にするほど、ＲＯＭ入れ後の工程が短くなり、短納
期化が図れるので、さらに層間絶縁膜１０を積んだ後、
コンタクト１１開口後、あるいは、金属配線１２形成後
等の工程で、高いエネルギーの注入を用いてＲＯＭデー
タ書き込み用イオン注入を行っても良い。

【００４３】また、層間絶縁膜の形成以降の工程は、完
全に平坦化されており、金属配線１２の形成工程が非常
に容易となり、高密度化にも効果がある。さらに、後半
工程のアセンブリ工程を行って、半導体装置が完了す
る。また、上述の例ではＮＭＯＳについて説明したが、
ＰＭＯＳ又はＣＭＯＳでも同様に形成できる。

【００４４】実施の形態２本発明に係る半導体装置を構成するマスクＲＯＭのメモ
リセルの別の平面図を図８に示す。この半導体装置によ
れば、メモリセルの第１ゲート電極５と同時に、同一材
料によりバンクトランジスタＢの選択線５ａ及び素子分
離用電極５ｂが形成されており、所望の領域上に、この
第１ゲート電極５と略同程度の膜厚で配線切断用絶縁膜
１５を有している。また、これら第１ゲート電極５と選
択線５ａ及び配線切断用絶縁膜１５によって形成された
凹部に、自己整合的に形成された第２ゲート電極９及び
第２ゲート電極９と同時に、同一材料により形成された
素子分離用電極９ａ及び選択線９ｂを有している。な
お、トランジスタとして用いないチャネル部はＲＯＭデ
ータ書き込み時等にオフトランジスタとし、素子分離を
行っている。

【００４５】なお、図８において、第１ゲート電極５及
び第２ゲート電極９とは逆のレイアウトで配設されてい
てもよい。このような平面構造を有する半導体装置にお
いても、実質的に上記実施の形態と同様に形成すること
ができる。

【００４６】実施の形態３図９は本発明に係る半導体装置を構成する他のマスクＲ
ＯＭのメモリセルの平面図であり、図１０はこの半導体
装置を構成する周辺回路におけるトランジスタの平面図
を示す。また、図１５（ｆ）〜（ｉ）に図９及び図１０
の断面図をそれぞれ示す。

【００４７】本発明の半導体装置のマスクＲＯＭにおい
ては、半導体基板２１上に第１ゲート電極２５が、第１
絶縁膜２３を介して複数本略平行に形成されており、所
望の領域上に、この第１ゲート電極２５と略同程度の膜
厚で配線切断用絶縁膜１７を有している。また、これら
第１ゲート電極２５間及び第１ゲート電極２５と配線切
断用絶縁膜１７とによって形成された凹部に、自己整合
的に形成された第２ゲート電極３０を複数本有してい
る。

【００４８】また、周辺回路においては、半導体基板２
１上に第１ゲート電極２５が形成されており、さらに、
その周辺に素子分離領域１６が形成されている。また、
第１ゲート電極２５と素子分離領域１６との間に形成さ
れた凹部に、自己整合的に形成されたソース／ドレイン
電極３１が形成されている。以下に上述の半導体装置の
製造方法を図１１〜図１５に基づいて説明する。ここ
で、図１１〜図１５中（ｆ）、（ｇ）、（ｈ）、（ｉ）
は、それぞれ図９又は１０のＦ−Ｆ′線、Ｇ−Ｇ′線、
Ｈ−Ｈ′線及びＩ−Ｉ′線断面図である。

【００４９】まず、半導体基板２１上に膜厚２０００〜
５０００Å程度の酸化膜を熱酸化あるいはＣＶＤ等の方
法で堆積し、パターニングを行って、素子分離酸化膜１
６を形成する。ここで、ＬＯＣＯＳ酸化法を用いても良
い。この後、素子分離特性向上のため、素子分離酸化膜
１６下の半導体基板２１に基板と同一導電型のフィール
ドイオン注入を行う。なお、この際、図９及び１０に示
すように、素子分離酸化領域１６と同時に、配線切断用
酸化膜１７を形成しておく。

【００５０】次に、半導体基板２１上に注入前酸化膜
（図示せず）（あるいはゲート絶縁膜２３でも良い）を
形成し、半導体基板２１上に複数の互いに平行なレジス
トパターン（図示せず）を形成し、これをマスクとして
用いて、半導体基板２１と逆導電型のイオン注入を行
い、ソース／ドレイン領域２４を複数本互いに平行に形
成する。この際、半導体基板２１は表面がフラットであ
るため、レジストパターンを最小の加工線幅で形成で
き、高密度のセルを得ることができる。また、イオン注
入は、例えば、ＮＭＯＳを形成する場合には、砒素イオ
ン（Ａｓ⁺）を１０¹⁵ｃｍ^-2台のドーズ、４０ｋｅＶの
注入エネルギーで行う。

【００５１】さらに、図１１に示したように、膜厚５０
〜３００Å程度の第１ゲート絶縁膜２３を形成し、ゲー
ト絶縁膜２３上に第１ゲート電極２５を、ソース／ドレ
イン領域２４に直交して、複数本互いに平行に配設す
る。ゲート電極２５としては、例えば、１０００Å厚の
下層Ｎ⁺ポリシリコン膜と１０００Å厚の上層タングス
テンシリサイド膜とからなる２層構造のものが用いられ
る。また、ゲート電極２５上には、ゲート電極のパター
ニングの際にマスクとして使用した絶縁膜２６が被覆さ
れていてもよい。ゲート電極２５の膜厚は、絶縁膜２６
との合計が素子分離酸化膜１６と同じ膜厚にするのが好
ましい。なお、メモリセルのソース／ドレイン領域２４
のコンタクト部となる領域では、第１ゲート電極２５
が、コンタクトの間で配線切断用酸化膜１７上にオーバ
ーラップするように配置されている。これにより、後工
程においてソース／ドレイン電極３１と分離することが
できる。また、配線切断用酸化膜１７上の第１ゲート電
極２５は、後工程で切断されるので、コンタクト両側に
配置される第１ゲート電極２５は問題なく使用できる。
さらに、図１０に示すように、第１ゲート電極２５は、
周辺回路領域における素子分離酸化膜１６上にオーバー
ラップするように配設されている。なお、この際の第１
ゲート電極２５の形成は、アライメントずれ等によっ
て、後工程で形成されるソース／ドレイン電極３１のシ
ョート等が生じ無いようにすることが必要である。

【００５２】次いで、図１２に示したように、第１ゲー
ト電極２５に、サイドウォールスペーサ２７を既存の方
法で形成する。この絶縁膜２６及びサイドウォールスペ
ーサ２７は、後の工程で第２ゲート絶縁膜のエッチング
時に、第１ゲート電極２５が露出しないようする役目も
ある。続いて、得られた半導体基板２１を酸化処理に付
し、第２ゲート絶縁膜２８を形成する。

【００５３】さらに、図１３に示したように、レジスト
パターン２９を用い、第２ゲート絶縁膜２８の一部でソ
ース／ドレイン電極３１を形成する領域上にある第２ゲ
ート絶縁膜２８を除去する（図１３中、Ａで示す）。次
に、レジストパターン２９を除去し、その後、得られた
半導体基板２１上全面に導電膜を堆積させ、第１ゲート
電極２５と素子分離酸化膜１６及び配線切断用酸化膜１
７との間に十分に埋め込む。導電膜としては、例えば、
２０００Å〜６０００Å厚のＮ⁺ポリシリコン膜を用い
る。

【００５４】次いで、図１４に示したように、埋め込ん
だ導電膜を、セルフアラインで第１ゲート電極２５と素
子分離酸化膜１６及び配線切断用酸化膜１５との間に残
し、第２ゲート電極３０及びソース／ドレイン電極３１
を形成する。この方法としては、例えば、まずＣＭＰで
第１ゲート電極２５上の絶縁膜２６の一部が表面に露出
するまで導電膜を除去し、次に第１ゲート電極２５間の
絶縁膜２６、サイドウォールスペーサ２７と導電膜とが
同じエッチングレートとなる条件でエッチバックし、最
後にＣＭＰを用いて素子分離酸化膜１６及び配線切断用
酸化膜１５の表面で止める等の方法を挙げることができ
る。

【００５５】続いて、得られた半導体基板２１表面に酸
化膜３２を形成することで、膜厚ばらつきのために素子
分離酸化膜１６及び配線切断用酸化膜１７上や第１ゲー
ト電極２５上に薄く残っている導電膜を酸化させ、第２
ゲート電極３０間及び第２ゲート電極３０とソース／ド
レイン電極３１との間のショートを防止する。この酸化
工程以降の熱処理により、ソース／ドレイン電極３１下
の半導体基板２１に、ソース／ドレイン電極３１に含ま
れていた基板と逆導電型の不純物が拡散し、浅いソース
／ドレイン接合領域３３を形成することができる。

【００５６】さらに、ＲＯＭデータの書き込みを行う
（図示せず）。ＲＯＭデータの書き込みはＮＯＲ型のセ
ルトランジスタにおいては、基板と同一導電型のイオン
注入により選択的に閾値電圧を電源電圧以上に設定して
ＯＦＦトランシスタを設定することで行う。例えば、Ｎ
ＭＯＳであれば、ＲＯＭデータ書き込み用レジストパタ
ーンをマスクにして、ボロンイオン（Ｂ⁺）を注入す
る。また、第１ゲート電極２５と第２ゲート電極３０の
直下の基板には全てチャネルが生じるので、寄生トラン
ジスタの動作を防ぐために、このＲＯＭデータ書き込み
用イオン注入を用いる。

【００５７】続いて、図１５に示したように、層間絶縁
膜３４の形成、コンタクトホール３５の形成、金属配線
３６の形成、保護膜形成工程等を経て、半導体装置の前
半工程が完了し、さらに、後半工程のアセンブリ工程を
行って、半導体装置を完成する。なお、ＲＯＭデータの
書き込みは後工程にするほど、ＲＯＭ入れ後の工程が短
くなり、短納期化が図れるので、さらに層間絶縁膜３４
を積んだ後、コンタクト３５開口後、あるいは、金属配
線３６形成後等の工程で、高いエネルギーの注入を用い
て行っても良い。

【００５８】また、上記例ではＮＭＯＳの場合で説明し
たが、ＰＭＯＳ及びＣＭＯＳでも同様に形成できる。

【００５９】実施の形態４本発明に係る半導体装置を構成するマスクＲＯＭのメモ
リセルの別の平面図を図１６に示す。

【００６０】この半導体装置によれば、メモリセルの第
１ゲート電極２５と同時に、同一材料によりバンクトラ
ンジスタＣの選択線２５ａ及び素子分離電極２５ｂが形
成されており、所望の領域上に、この第１ゲート電極２
５と略同程度の膜厚で配線切断用絶縁膜１７を有してい
る。また、これら第１ゲート電極２５と選択線２５ａと
素子分離電極２５ｂ及び配線切断用絶縁膜１７によって
形成された凹部に、自己整合的に形成された第２ゲート
電極３０及び第２ゲート電極３０と同時に、同一材料に
より形成された選択線３０ａ及びバンクトランジスタの
ソース／ドレイン電極３１ａを有している。

【００６１】このような平面構造を有する半導体装置に
おいても、実質的に上記実施の形態と同様に形成するこ
とができる。

【００６２】実施の形態５ＮＯＲ型ＲＯＭでは、メモリセルトランジスタを多値と
することで、メモリセルの高集積化が図れる。一つの例
として、ＮＯＲ型メモリセルトランジスタの閾値を選択
的に異ならせ、４値とすれば、実施の形態１及び３の集
積度は２倍から４倍へとなる。さらに、多値レベルを多
段に設定すれば、更なる高集積化が図れる。製造方法と
しては、例えば、情報書き込み注入時に、イオン注入量
を変えて複数回行えば良い。

【００６３】

【発明の効果】本発明の半導体装置によれば、第１及び
第２ゲート電極が、最小加工寸法と等しいピッチで得ら
れるため、高密度の素子（従来の２倍）を実現すること
ができ、大規模回路化、チップ縮小によるコスト削減に
有効である。また、上記半導体装置がメモリセル部と周
辺回路部とからなる半導体装置に適用することにより、
大容量のマスクＲＯＭ等の半導体記憶装置を得ることが
できる。

【００６４】さらに、本発明の半導体装置の製造方法に
よれば、第２ゲート電極をマスクパターンを使用するこ
となく、比較的容易な方法で、自己整合的に精度よく形
成することができるため、大規模回路化、高密度のデバ
イス化等を図ることができ、特に大容量メモリの製造及
びプロセスコストの抑制を実現することができる。従っ
て、半導体プロセスにおいて、加工精度及び歩留りの向
上に有効であるとともに、半導体装置の高性能化、高信
頼性化を図ることができる。

【図面の簡単な説明】

【図１】本発明の半導体装置の一例であるマスクＲＯＭ
メモリセルの概略平面図である。

【図２】図１における半導体装置のゲート電極端近傍の
概略平面図である。

【図３】本発明の半導体装置の製造工程を説明するため
の概略断面図である。なお、（ａ）〜（ｅ）は図１にお
けるＡ−Ａ′、Ｂ−Ｂ′、Ｃ−Ｃ′、図２におけるＤ−
Ｄ′、Ｅ−Ｅ′断面図である。

【図４】本発明の半導体装置の製造工程を説明するため
の概略断面図である。

【図５】本発明の半導体装置の製造工程を説明するため
の概略断面図である。

【図６】本発明の半導体装置の製造工程を説明するため
の概略断面図である。

【図７】本発明の半導体装置の製造工程を説明するため
の概略断面図である。

【図８】本発明の半導体装置の別の実施例を示す概略平
面図である。

【図９】本発明の半導体装置の一例である別のマスクＲ
ＯＭメモリセルの概略平面図である。

【図１０】図９における半導体装置のゲート電極端近傍
の概略平面図である。

【図１１】本発明の半導体装置の製造工程を説明するた
めの概略断面図である。なお、（ｆ）〜（ｉ）は図９に
おけるＦ−Ｆ′、Ｇ−Ｇ′、図１０におけるＨ−Ｈ′、
Ｉ−Ｉ′断面図である。

【図１２】本発明の半導体装置の製造工程を説明するた
めの概略断面図である。

【図１３】本発明の半導体装置の製造工程を説明するた
めの概略断面図である。

【図１４】本発明の半導体装置の製造工程を説明するた
めの概略断面図である。

【図１５】本発明の半導体装置の製造工程を説明するた
めの概略断面図である。

【図１６】本発明の半導体装置のさらに別の実施例を示
す概略平面図である。

【図１７】従来のＮＯＲ型のマスクＲＯＭメモリセルを
示す概略平面図及び概略断面図である。

【図１８】従来のダブルポリ構造のＮＡＮＤ型マスクＲ
ＯＭメモリセルの製造工程を示す概略断面図である。

【符号の説明】

１、２１半導体基板２、２４ソース／ドレイン領域４、２３第１ゲート絶縁膜５、２５第１ゲート電極５ａ、９ｂ、２５ａ、３０ａ選択線６、２８第２ゲート絶縁膜７絶縁膜８導電膜９、３０第２ゲート電極９ａ、２５ｂ素子分離用電極１０、３４層間絶縁膜１１、３５コンタクトホール１２３６金属配線１４、１６素子分離用絶縁膜１５、１７配線切断用絶縁膜２６絶縁膜２７サイドウォールスペーサ２９レジストパターン３１ソース／ドレイン電極３１ａバンクトランジスタのソース／ドレイン電極３２酸化膜３３浅いソース／ドレイン接合領域Ａ第２ゲート絶縁膜除去領域Ｂ、Ｃバンクトランジスタ

Claims

(57)【特許請求の範囲】

【請求項１】半導体基板上に第１ゲート絶縁膜を介し
て並列に複数本形成された第１ゲート電極と、前記半導
体基板上の所望の領域に形成された配線切断用絶縁膜
と、前記半導体基板上に第２ゲート絶縁膜を介して、前
記第１ゲート電極間又は第１ゲート電極と前記配線切断
用絶縁膜との間の凹部に自己整合的に複数本形成された
第２ゲート電極と、前記半導体基板上に前記配線切断用
絶縁膜と同時に形成された素子分離用絶縁膜とを有して
なり、前記配線切断用絶縁膜が、第１ゲート電極及び／
又は第２ゲート電極に取り囲まれてなることを特徴とす
る半導体装置。
【請求項２】メモリセル部とその周辺回路部とからな
り、前記メモリセル部において、半導体基板上に形成された
素子分離用絶縁膜と、該素子分離用絶縁膜が形成された
領域以外の領域に第１ゲート絶縁膜を介して並列に複数
本形成された第１ゲート電極と、半導体基板上の所望の
領域に形成された配線切断用絶縁膜と、前記半導体基板
上に第２ゲート絶縁膜を介して、前記第１ゲート電極
間、第１ゲート電極と前記配線切断用絶縁膜又は第１ゲ
ート電極と素子分離用絶縁膜との間の凹部に自己整合的
に複数本形成された第２ゲート電極を有し、前記周辺回路部において、少なくともメモリセル部にお
ける前記配線切断用絶縁膜と同時に形成された素子分離
用絶縁膜を有することを特徴とする半導体装置。
【請求項３】さらに、第１ゲート電極間又は第１ゲー
ト電極と配線切断用絶縁膜との間の凹部に、半導体基板
と直接接続されるとともに、第２電極と同時に自己整合
的に形成されたソース／ドレイン電極を有する請求項１
又は２記載の半導体装置。
【請求項４】 (i) 半導体基板上の所望の領域に配線切
断用絶縁膜を形成すると同時に素子分離用絶縁膜を形成
し、 (ii)得られた半導体基板上に第１ゲート絶縁膜を介し、
前記配線切断用絶縁膜の一部を被覆するように、並列に
複数本第１ゲート電極を形成し、 (iii) 前記配線切断用絶縁膜及び第１ゲート電極を含む
半導体基板上に第２ゲート絶縁膜を介し、前記第１ゲー
ト電極間又は第１ゲート電極と前記配線切断用絶縁膜と
の間の凹部に自己整合的に第２ゲート電極を複数本形成
することからなる半導体装置の製造方法。
【請求項５】工程(iii) において、第２ゲート電極と
ともに、第１ゲート電極間又は第１ゲート電極と配線切
断用絶縁膜との間の凹部に、半導体基板と直接接続され
るソース／ドレイン電極を形成する請求項４記載の半導
体装置の製造方法。
【請求項６】第２ゲート電極を、埋め込みエッチバッ
ク、ＣＭＰあるいはその組み合わせによって形成する請
求項４又は５記載の半導体装置の製造方法。
【請求項７】第２ゲート電極を、配線切断用絶縁膜の
膜厚と同程度の膜厚に設定する請求項４〜６のいずれか
に記載の半導体装置の製造方法。
【請求項８】第２ゲート電極を形成する際に、配線切
断用絶縁膜上に配置する第１ゲート電極を配線切断用絶
縁膜上で切断する請求項４〜７のいずれかに記載の半導
体装置の製造方法。
【請求項９】第２ゲート電極を形成した後に酸化処理
に付す請求項４〜８のいずれかに記載の半導体装置の製
造方法。