JP2617217B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JP2617217B2 JP2617217B2 JP1012271A JP1227189A JP2617217B2 JP 2617217 B2 JP2617217 B2 JP 2617217B2 JP 1012271 A JP1012271 A JP 1012271A JP 1227189 A JP1227189 A JP 1227189A JP 2617217 B2 JP2617217 B2 JP 2617217B2
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- JP
- Japan
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- conductivity type
- source
- type semiconductor
- gate
- forming
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Description
【発明の詳細な説明】 （イ） 産業上の利用分野 本発明は半導体装置の製造方法に関し、特に配線パタ
ーンの変更により種々の論理機能を実現出来るＣ−MOS
型半導体集積回路装置を、例えばゲートアレイを利用し
てユーザーの注文仕様に応じて作成可能にする方法に関
するものである。
ーンの変更により種々の論理機能を実現出来るＣ−MOS
型半導体集積回路装置を、例えばゲートアレイを利用し
てユーザーの注文仕様に応じて作成可能にする方法に関
するものである。
（ロ） 従来の技術 半導体関係では一般にASICと呼ばれるユーザーの仕様
に応じたIC/LSIを開発することが多くなり、今後も益々
増加する傾向にある。この場合、出来るだけ安価なIC/L
SIを出来るだけ早く提供することが重要なポイントとな
る。
に応じたIC/LSIを開発することが多くなり、今後も益々
増加する傾向にある。この場合、出来るだけ安価なIC/L
SIを出来るだけ早く提供することが重要なポイントとな
る。
一例としてゲートアレイと呼ばれる方式がある。ゲー
トアレイは規格化された多数の基本セルを配置した内部
回路部と周辺回路部とであらかじめ構成されており、こ
れによって基本セル上及び基本セル間などを接続する配
線パターンだけをユーザーの注文仕様に応じて決定する
ことにより任意の回路機能をもつことが出来る。
トアレイは規格化された多数の基本セルを配置した内部
回路部と周辺回路部とであらかじめ構成されており、こ
れによって基本セル上及び基本セル間などを接続する配
線パターンだけをユーザーの注文仕様に応じて決定する
ことにより任意の回路機能をもつことが出来る。
従来この種の方法によって第２図に示すＣ−MOS型の
基本セルが製造されている。
基本セルが製造されている。
第２図において、基本セルを作成するには、低濃度の
Ｐ型（P-）シリコン基板21上に低濃度のＮ型（N-）ウェ
ル22を形成し、シリコン基板21のソース・ドレイン領域
となる部分を除いて全面に、Ｐ型不純物をイオン注入
し、しかる後シリコン基板21およびウェル22のそれぞれ
ソース・ドレイン領域となる部分を除いた全面をLOCOS
酸化して素子分離のためのフィールド酸化膜20としての
シリコン酸化膜を形成する。その膜厚は8000Å程度であ
る。その後、上記各ソース・ドレイン領域直上にそれぞ
れゲート酸化膜29としてのシリコン酸化膜を積層する。
Ｐ型（P-）シリコン基板21上に低濃度のＮ型（N-）ウェ
ル22を形成し、シリコン基板21のソース・ドレイン領域
となる部分を除いて全面に、Ｐ型不純物をイオン注入
し、しかる後シリコン基板21およびウェル22のそれぞれ
ソース・ドレイン領域となる部分を除いた全面をLOCOS
酸化して素子分離のためのフィールド酸化膜20としての
シリコン酸化膜を形成する。その膜厚は8000Å程度であ
る。その後、上記各ソース・ドレイン領域直上にそれぞ
れゲート酸化膜29としてのシリコン酸化膜を積層する。
次に、シリコン基板21およびウェル22上にポリシリコ
ンからなるゲート配線23を形成する。次いで、このゲー
ト配線をマスクとしてシリコン基板21にＮ型不純物26
を、ウェル22にＰ型不純物27を注入してＮ型ソース・ド
レイン領域24bおよびＰ型ソース・ドレイン領域24dを自
己整合的に形成する。最後に、絶縁膜28を形成する。
ンからなるゲート配線23を形成する。次いで、このゲー
ト配線をマスクとしてシリコン基板21にＮ型不純物26
を、ウェル22にＰ型不純物27を注入してＮ型ソース・ド
レイン領域24bおよびＰ型ソース・ドレイン領域24dを自
己整合的に形成する。最後に、絶縁膜28を形成する。
なお、30,31はＮ型MOSにおけるチャネル領域である。
（ハ） 発明が解決しようとする課題 上記ゲートアレイは回路規模の急激な増加と出来るだ
け安価であることとの相反する要望にこたえていくため
に、プロセスの微細化が進められている。プロセスの微
細化に伴い、配線に用いられる一層目のメタルと二層目
のメタルの線幅は急激に細くなっている。一方、配線の
下地になる基本セルはプロセスの微細化に伴い、二次元
的には縮小されているものの縦方向の縮小はそれほど進
んでおらず、結果的には基本セルはフィールド酸化膜20
があるために表面の段差は相当激しく、平坦化すること
は難しい。
け安価であることとの相反する要望にこたえていくため
に、プロセスの微細化が進められている。プロセスの微
細化に伴い、配線に用いられる一層目のメタルと二層目
のメタルの線幅は急激に細くなっている。一方、配線の
下地になる基本セルはプロセスの微細化に伴い、二次元
的には縮小されているものの縦方向の縮小はそれほど進
んでおらず、結果的には基本セルはフィールド酸化膜20
があるために表面の段差は相当激しく、平坦化すること
は難しい。
従って、基本セルの上を走る配線は断線等の不良に至
る可能性が高く、結果的には安価なゲートアレイをユー
ザーに提供するための障害になる。上記障害はゲートア
レイの中のSOG（ＳG:Sea of Gateゲート敷き詰め方式
ゲートアレイ）では特に問題となる。
る可能性が高く、結果的には安価なゲートアレイをユー
ザーに提供するための障害になる。上記障害はゲートア
レイの中のSOG（ＳG:Sea of Gateゲート敷き詰め方式
ゲートアレイ）では特に問題となる。
本発明は上記従来の問題点を鑑みてなされたものであ
り、配線パターンの不良を防止してより安価なIC/LSIを
製造できるための方法を提供するものである。
り、配線パターンの不良を防止してより安価なIC/LSIを
製造できるための方法を提供するものである。
（ニ） 課題を解決するための手段および作用 この発明は、第一導電型半導体基板上に、ソース・ド
レイン領域をなす該基板とは逆導電型の第二導電型不純
物領域と、第二導電型半導体ウェル上にソース・ドレイ
ン領域をなす第一導電型不純物領域とを有し、さらにゲ
ート絶縁膜を介してゲート配線が上記各ソース・ドレイ
ン領域に交差して構成された相補型MOS半導体素子を形
成するに際し、 ゲート絶縁膜を第一導電型半導体基板上および第二導
電型半導体ウェル上全面に実質的に薄く、かつ均一な膜
厚に積層した後、ゲート配線を上記各ソース・ドレイン
領域と交差させて形成し、しかる後、ゲート配線をマス
クとして自己整合的に第一導電型半導体基板上全面に第
一導電型不純物を注入し、第二導電型半導体ウェル全面
に第二導電型不純物を注入して素子分離領域を形成する
ことよりなる半導体装置の製造方法であり、より具体的
に製造工程を順を追って列記すると、第一導電型半導体
基板上に該基板とは逆導電型の第二導電型半導体ウェル
を形成する工程と、 第一導電型半導体基板上及び第二導電型半導体ウェル
上全面にゲート絶縁膜を形成する工程と、 前記第一導電型半導体基板上にソース・ドレイン領域
をなす第二導電型不純物領域を形成する工程と、 前記第二導電型半導体ウェルにソース・ドレイン領域
をなす第一導電型不純物領域を形成する工程と、 前記第一導電型半導体基板および第二導電型半導体ウ
ェル上に、それぞれ前記各ソース・ドレイン領域と交差
させてゲート配線を形成する工程と、 前記第一導電型半導体基板における前記ソース・ドレ
イン領域との間であり、かつ前記ゲート配線の直下位置
に、第一導電型不純物を選択的に注入してチャネル領域
を形成する工程と、 前記第二導電型半導体ウェルのソース・ドレイン領域
との間であり、かつ前記ゲート配線の直下位置に、第一
導電型不純物を選択的に注入してチャネル領域を形成す
る工程と、 前記ゲート配線をマスクとして前記第一導電型半導体
基板全面に第一導電型不純物を注入し、前記第二導電型
半導体ウェル全面に第二導電型不純物を注入して、少な
くとも前記各ソース・ドレイン領域およびゲート配線か
らなるＣ−MOS型半導体素子の素子分離領域を自己整合
的に形成する工程とからなる半導体装置の製造方法であ
る。
レイン領域をなす該基板とは逆導電型の第二導電型不純
物領域と、第二導電型半導体ウェル上にソース・ドレイ
ン領域をなす第一導電型不純物領域とを有し、さらにゲ
ート絶縁膜を介してゲート配線が上記各ソース・ドレイ
ン領域に交差して構成された相補型MOS半導体素子を形
成するに際し、 ゲート絶縁膜を第一導電型半導体基板上および第二導
電型半導体ウェル上全面に実質的に薄く、かつ均一な膜
厚に積層した後、ゲート配線を上記各ソース・ドレイン
領域と交差させて形成し、しかる後、ゲート配線をマス
クとして自己整合的に第一導電型半導体基板上全面に第
一導電型不純物を注入し、第二導電型半導体ウェル全面
に第二導電型不純物を注入して素子分離領域を形成する
ことよりなる半導体装置の製造方法であり、より具体的
に製造工程を順を追って列記すると、第一導電型半導体
基板上に該基板とは逆導電型の第二導電型半導体ウェル
を形成する工程と、 第一導電型半導体基板上及び第二導電型半導体ウェル
上全面にゲート絶縁膜を形成する工程と、 前記第一導電型半導体基板上にソース・ドレイン領域
をなす第二導電型不純物領域を形成する工程と、 前記第二導電型半導体ウェルにソース・ドレイン領域
をなす第一導電型不純物領域を形成する工程と、 前記第一導電型半導体基板および第二導電型半導体ウ
ェル上に、それぞれ前記各ソース・ドレイン領域と交差
させてゲート配線を形成する工程と、 前記第一導電型半導体基板における前記ソース・ドレ
イン領域との間であり、かつ前記ゲート配線の直下位置
に、第一導電型不純物を選択的に注入してチャネル領域
を形成する工程と、 前記第二導電型半導体ウェルのソース・ドレイン領域
との間であり、かつ前記ゲート配線の直下位置に、第一
導電型不純物を選択的に注入してチャネル領域を形成す
る工程と、 前記ゲート配線をマスクとして前記第一導電型半導体
基板全面に第一導電型不純物を注入し、前記第二導電型
半導体ウェル全面に第二導電型不純物を注入して、少な
くとも前記各ソース・ドレイン領域およびゲート配線か
らなるＣ−MOS型半導体素子の素子分離領域を自己整合
的に形成する工程とからなる半導体装置の製造方法であ
る。
すなわち、この発明は、少なくともソース・ドレイン
領域およびゲート配線からなるＣ−MOS型半導体素子の
作成に際して、半導体ウェルを有する基板上全面にゲー
ト絶縁膜を積層し、このゲート絶縁膜直上の所定位置に
ソース・ドレイン領域と交差させてゲート配線を形成
し、このゲート配線をマスクとして基板全面に特定の不
純物を注入し、Ｃ−MOS型半導体素子の素子分離領域を
自己整合的に形成するようにしたことから、ゲート絶縁
膜は均一な厚みを有するとともに、ゲート絶縁膜形成後
の表面を段差なく構成でき、これによりゲート配線形成
後の素子表面を段差のない状態で平坦化でき、その結
果、配線に使われる第一層メタルや第二層メタルの断線
に至る可能性を防止できる。また、素子分離のために従
来のごとくLOCOS酸化によってフィールド酸化膜を作成
する必要はないので、LOCOS酸化におけるバーズビーク
等の発生によって少なくとも素子がゲート配線の長手方
向に延びるのを防止できて素子面積を小さくできる。
領域およびゲート配線からなるＣ−MOS型半導体素子の
作成に際して、半導体ウェルを有する基板上全面にゲー
ト絶縁膜を積層し、このゲート絶縁膜直上の所定位置に
ソース・ドレイン領域と交差させてゲート配線を形成
し、このゲート配線をマスクとして基板全面に特定の不
純物を注入し、Ｃ−MOS型半導体素子の素子分離領域を
自己整合的に形成するようにしたことから、ゲート絶縁
膜は均一な厚みを有するとともに、ゲート絶縁膜形成後
の表面を段差なく構成でき、これによりゲート配線形成
後の素子表面を段差のない状態で平坦化でき、その結
果、配線に使われる第一層メタルや第二層メタルの断線
に至る可能性を防止できる。また、素子分離のために従
来のごとくLOCOS酸化によってフィールド酸化膜を作成
する必要はないので、LOCOS酸化におけるバーズビーク
等の発生によって少なくとも素子がゲート配線の長手方
向に延びるのを防止できて素子面積を小さくできる。
この発明において、ゲート絶縁膜を実質的に薄く、か
つ均一な膜厚に積層するとは、素子の応答感度を維持で
きる膜厚で、かつ従来のように素子分離のためのLOCOS
酸化が不要な積層膜のみから絶縁膜が構成されているこ
とを意味する。
つ均一な膜厚に積層するとは、素子の応答感度を維持で
きる膜厚で、かつ従来のように素子分離のためのLOCOS
酸化が不要な積層膜のみから絶縁膜が構成されているこ
とを意味する。
（ホ） 実施例 以下、図面を用いて本発明の一実施例を説明するが、
本発明はこれに限定されるものではない。
本発明はこれに限定されるものではない。
第１図において、本方法によって製造されたＣ−MOS
型半導体素子の基本セルは、N-型ウェル２を有するP-型
シリコン基板１と、この基板上のＮ型MOSを構成するＮ
型ソース・ドレイン領域4b,4bと、ウェル２上のＰ型MOS
を構成するＰ型ソース・ドレイン領域4a,4aと、これら
各領域4a,4b間にそれぞれ形成され、ボロン等のＰ型不
純物7a,6aを含む領域からなるチャネル７および６と、
Ｐ型不純物5aが注入された素子分離領域５と、シリコン
基板１上に均一に積層されたシリコン酸化膜９と、この
酸化膜上のＮ型およびＰ型ソース・ドレイン領域4bおよ
び4a直上にそれぞれこれら領域4b,4aとはそれぞれ交差
して配設されたポリシリコンからなるゲート配線３と、
表面に積層されたボロン・リン・シリカゲート・ガラ
ス、いわゆるBPSGからなる絶縁膜８とを有する。
型半導体素子の基本セルは、N-型ウェル２を有するP-型
シリコン基板１と、この基板上のＮ型MOSを構成するＮ
型ソース・ドレイン領域4b,4bと、ウェル２上のＰ型MOS
を構成するＰ型ソース・ドレイン領域4a,4aと、これら
各領域4a,4b間にそれぞれ形成され、ボロン等のＰ型不
純物7a,6aを含む領域からなるチャネル７および６と、
Ｐ型不純物5aが注入された素子分離領域５と、シリコン
基板１上に均一に積層されたシリコン酸化膜９と、この
酸化膜上のＮ型およびＰ型ソース・ドレイン領域4bおよ
び4a直上にそれぞれこれら領域4b,4aとはそれぞれ交差
して配設されたポリシリコンからなるゲート配線３と、
表面に積層されたボロン・リン・シリカゲート・ガラ
ス、いわゆるBPSGからなる絶縁膜８とを有する。
而して、Ｃ−MOS型半導体素子を製造するには、ま
ず、ボロンをドーズ量７×1014〜１×1015/cm3程度含む
低濃度のＰ型シリコン基板１上に、リン又はヒ素をドー
ズ量１×1016〜２×1016/cm3程度含む低濃度のＮ型ウェ
ル２を形成する。
ず、ボロンをドーズ量７×1014〜１×1015/cm3程度含む
低濃度のＰ型シリコン基板１上に、リン又はヒ素をドー
ズ量１×1016〜２×1016/cm3程度含む低濃度のＮ型ウェ
ル２を形成する。
次に、基板１およびウェル２の一主面上に200Å程度
の膜厚を有するシリコン酸化膜９を均一に形成する。そ
して、基板１上にＮ型の不純物として、例えば、リン又
はヒ素をイオン注入することにより、１×1020〜２×10
20/cm3程度のＮ形ソース・ドレイン領域4b,4bを形成
し、又、ウェル２にＰ型の不純物としてボロンを注入し
てＰ型ソース・ドレイン領域4a,4aを形成する。
の膜厚を有するシリコン酸化膜９を均一に形成する。そ
して、基板１上にＮ型の不純物として、例えば、リン又
はヒ素をイオン注入することにより、１×1020〜２×10
20/cm3程度のＮ形ソース・ドレイン領域4b,4bを形成
し、又、ウェル２にＰ型の不純物としてボロンを注入し
てＰ型ソース・ドレイン領域4a,4aを形成する。
次いで、基板１およびウェル２上にＮ型ソース・ドレ
イン領域4b,4bおよびＰ型ソース・ドレイン4a,4aと交差
させて4000Å厚のポリシリコンからなるゲート配線３を
形成する。
イン領域4b,4bおよびＰ型ソース・ドレイン4a,4aと交差
させて4000Å厚のポリシリコンからなるゲート配線３を
形成する。
その後、ソース・ドレイン領域4b,4b間で、かつゲー
ト配線３の直下位置にボロンのＰ型不純物6aを選択的に
注入してチャネル領域６を形成するとともに、ソース・
ドレイン領域4a,4a間で、かつゲート配線３の直下位置
に、Ｐ型不純物7aを選択的に注入してチャネル領域７を
形成する。
ト配線３の直下位置にボロンのＰ型不純物6aを選択的に
注入してチャネル領域６を形成するとともに、ソース・
ドレイン領域4a,4a間で、かつゲート配線３の直下位置
に、Ｐ型不純物7aを選択的に注入してチャネル領域７を
形成する。
その後、基板１全面にボロンなどのＰ型不純物5aをイ
オン注入して上記各領域4a,4b間に素子分離領域５を形
成する。また、ウェル２に対して全面にP,As等をドーズ
量〜２×1013/cm2程度イオン注入する。これによりイオ
ン注入後アニールすることによってフィールド反転を高
くして素子分離ができる。
オン注入して上記各領域4a,4b間に素子分離領域５を形
成する。また、ウェル２に対して全面にP,As等をドーズ
量〜２×1013/cm2程度イオン注入する。これによりイオ
ン注入後アニールすることによってフィールド反転を高
くして素子分離ができる。
ここでウェル２に対しては、上述したように、全面に
Ｎ型不純物をイオン注入するか、ウェル濃度を初めから
２×1016〜３×1016/cm3に上げておくことによって素子
分離を行う。
Ｎ型不純物をイオン注入するか、ウェル濃度を初めから
２×1016〜３×1016/cm3に上げておくことによって素子
分離を行う。
このように本実施例では、ゲートアレイのマスターを
構成する基本セルの表面は従来素子分離に用いられてい
た8000Å膜厚のフィールド酸化膜がなくなり、4000Å膜
厚のゲート配線３による段差をもつのみのものに構成で
き、ほとんど平坦であり第一層メタル配線や第二層メタ
ル配線が断線に至る可能性を軽減できる。また、従来フ
ィールド酸化膜の形成時にバーズビーク等の発生によっ
て基本セルが少なくともゲート配線の長手方向に延びて
いたのを防止できるから、基本セルの面積を小さくでき
る。
構成する基本セルの表面は従来素子分離に用いられてい
た8000Å膜厚のフィールド酸化膜がなくなり、4000Å膜
厚のゲート配線３による段差をもつのみのものに構成で
き、ほとんど平坦であり第一層メタル配線や第二層メタ
ル配線が断線に至る可能性を軽減できる。また、従来フ
ィールド酸化膜の形成時にバーズビーク等の発生によっ
て基本セルが少なくともゲート配線の長手方向に延びて
いたのを防止できるから、基本セルの面積を小さくでき
る。
なお、上記実施例において、ゲート配線３としてポリ
シリコンを用いたが、本発明はこれに限定されるもので
はなく、前記アニールに耐え得る材料であれば金属ある
いは高融点金属シリサイド等の材料を適用しても良い。
シリコンを用いたが、本発明はこれに限定されるもので
はなく、前記アニールに耐え得る材料であれば金属ある
いは高融点金属シリサイド等の材料を適用しても良い。
また、上記実施例において半導体基板としてＰ型シリ
コンを用いたが、本発明はこれに限定されるものではな
く、Ｎ型シリコン基板もしくはＮ型のほかの半導体基板
であっても良い。
コンを用いたが、本発明はこれに限定されるものではな
く、Ｎ型シリコン基板もしくはＮ型のほかの半導体基板
であっても良い。
（ヘ） 発明の効果 この発明によれば、少なくともソース・ドレイン領域
およびゲート配線からなるＣ−MOS型半導体素子の作成
に際して、半導体ウェルを有する基板上全面にゲート絶
縁膜を積層し、このゲート絶縁膜直上の所定位置にソー
ス・ドレイン領域と交差させてゲート配線を形成し、こ
のゲート配線をマスクとして基板全面に特定の不純物を
注入し、素子分離領域を自己整合的に形成するようにし
たことから、ゲート絶縁膜は均一な厚みを有するととも
に、ゲート絶縁膜形成後の表面を段差なく構成でき、こ
れによりゲート配線形成後の素子表面を段差のない状態
で平坦化でき、配線に使われる第一層メタル配線や第二
層メタル配線が断線に至る可能性を軽減できる。また、
素子分離のために従来のごとくLOCOS酸化によってフィ
ールド酸化膜を作成する必要はないので、LOCOS酸化に
おけるバーズビーク等の発生によって少なくとも素子が
ゲート配線の長手方向に延びるのを防止できて素子面積
を小さくでき、結果としてより安価な大規模ゲートアレ
イをユーザーに提供することが可能になる。
およびゲート配線からなるＣ−MOS型半導体素子の作成
に際して、半導体ウェルを有する基板上全面にゲート絶
縁膜を積層し、このゲート絶縁膜直上の所定位置にソー
ス・ドレイン領域と交差させてゲート配線を形成し、こ
のゲート配線をマスクとして基板全面に特定の不純物を
注入し、素子分離領域を自己整合的に形成するようにし
たことから、ゲート絶縁膜は均一な厚みを有するととも
に、ゲート絶縁膜形成後の表面を段差なく構成でき、こ
れによりゲート配線形成後の素子表面を段差のない状態
で平坦化でき、配線に使われる第一層メタル配線や第二
層メタル配線が断線に至る可能性を軽減できる。また、
素子分離のために従来のごとくLOCOS酸化によってフィ
ールド酸化膜を作成する必要はないので、LOCOS酸化に
おけるバーズビーク等の発生によって少なくとも素子が
ゲート配線の長手方向に延びるのを防止できて素子面積
を小さくでき、結果としてより安価な大規模ゲートアレ
イをユーザーに提供することが可能になる。
第１図（ａ）は本発明の一実施例を説明するための構成
説明図、第１図（ｂ）は第１図（ａ）におけるＡ−Ａ′
断面図、第１図（ｃ）は第１図（ａ）におけるＢ−Ｂ′
断面図、第２図（ａ）は従来例を説明するための構成説
明図、第２図（ｂ）は第２図（ａ）におけるＡ−Ａ′断
面図、第２図（ｃ）は第２図（ａ）におけるＢ−Ｂ′断
面図である。 １……P-型シリコン、２……N-型ウェル、 ３……ゲート配線、 4a,4a……Ｐ型ソース・ドレイン領域、 4b,4b……Ｎ型ソース・ドレイン領域、 ５……素子分離領域、 6,7……チャネル領域、 ９……ゲート絶縁膜。
説明図、第１図（ｂ）は第１図（ａ）におけるＡ−Ａ′
断面図、第１図（ｃ）は第１図（ａ）におけるＢ−Ｂ′
断面図、第２図（ａ）は従来例を説明するための構成説
明図、第２図（ｂ）は第２図（ａ）におけるＡ−Ａ′断
面図、第２図（ｃ）は第２図（ａ）におけるＢ−Ｂ′断
面図である。 １……P-型シリコン、２……N-型ウェル、 ３……ゲート配線、 4a,4a……Ｐ型ソース・ドレイン領域、 4b,4b……Ｎ型ソース・ドレイン領域、 ５……素子分離領域、 6,7……チャネル領域、 ９……ゲート絶縁膜。
Claims (1)
- 【請求項１】第一導電型半導体基板上に、ソース・ドレ
イン領域をなす該基板とは逆導電型の第二導電型不純物
領域と、第二導電型半導体ウェル上にソース・ドレイン
領域をなす第一導電型不純物領域とを有し、さらにゲー
ト絶縁膜を介してゲート配線が上記各ソース・ドレイン
領域に交差して構成された相補型MOS半導体素子を形成
するに際し、 ゲート絶縁膜を第一導電型半導体基板上および第二導電
型半導体ウェル上全面に実質的に薄く、かつ均一な膜厚
に積層した後、ゲート配線を上記各ソース・ドレイン領
域と交差させて形成し、しかる後、ゲート配線をマスク
として自己整合的に第一導電型半導体基板上全面に第一
導電型不純物を注入し、第二導電型半導体ウェル全面に
第二導電型不純物を注入して素子分離領域を形成するこ
とよりなる半導体装置の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63-297917 | 1988-11-24 | ||
| JP29791788 | 1988-11-24 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02224270A JPH02224270A (ja) | 1990-09-06 |
| JP2617217B2 true JP2617217B2 (ja) | 1997-06-04 |
Family
ID=17852764
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1012271A Expired - Fee Related JP2617217B2 (ja) | 1988-11-24 | 1989-01-20 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2617217B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7917879B2 (en) * | 2007-08-02 | 2011-03-29 | Tela Innovations, Inc. | Semiconductor device with dynamic array section |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0247849A (ja) * | 1988-08-10 | 1990-02-16 | Nec Corp | 半導体装置 |
-
1989
- 1989-01-20 JP JP1012271A patent/JP2617217B2/ja not_active Expired - Fee Related
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| JPH02224270A (ja) | 1990-09-06 |
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