JPH0210741A - Ｍｏｓトランジスタにおいてセルフアラインソース／ドレインコンタクトを形成する方法 - Google Patents
Ｍｏｓトランジスタにおいてセルフアラインソース／ドレインコンタクトを形成する方法Info
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- JPH0210741A JPH0210741A JP1071642A JP7164289A JPH0210741A JP H0210741 A JPH0210741 A JP H0210741A JP 1071642 A JP1071642 A JP 1071642A JP 7164289 A JP7164289 A JP 7164289A JP H0210741 A JPH0210741 A JP H0210741A
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- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
- H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、一般に、集積回路内にコンタクトを形成する
方法に関するものであり、さらに詳細には、ＭＯＳトラ
ンジスタのソース領域とドレイン領域にコンタクトを形
成する方法に関する。
方法に関するものであり、さらに詳細には、ＭＯＳトラ
ンジスタのソース領域とドレイン領域にコンタクトを形
成する方法に関する。
従来の技術
従来のＭＯＳ ＦＥＴ装置は一般に、チャネル領域の
上にゲート酸化物によって隔離されて堆積されたゲート
電極を備えている。導電領域は基板内でゲート電極およ
び対応するチャネルのいずれかの側に形成されて、ソー
ス領域とドレイン領域を形成する。しかし、ソース領域
とドレイン領域の大部分は、ソース接合部とドレイン接
合部への導電路として利用される。ソース領域とドレイ
ン領域のサイズは、設計のレイアウト、様々なコンタク
トマスクを揃えるのに必要とされるフォトリソグラフィ
ー段階、アラインメント公差などに依存する。
上にゲート酸化物によって隔離されて堆積されたゲート
電極を備えている。導電領域は基板内でゲート電極およ
び対応するチャネルのいずれかの側に形成されて、ソー
ス領域とドレイン領域を形成する。しかし、ソース領域
とドレイン領域の大部分は、ソース接合部とドレイン接
合部への導電路として利用される。ソース領域とドレイ
ン領域のサイズは、設計のレイアウト、様々なコンタク
トマスクを揃えるのに必要とされるフォトリソグラフィ
ー段階、アラインメント公差などに依存する。
通常は、ＭＯＳトランジスタは、まずゲート電極を形成
し、次にソース領域とドレイン領域を形成し、続いて層
間酸化物層を基板の上に堆積させることによって製造さ
れる。次にコンタクトホールが独立したマスクによって
パターニングされて層間酸化物から切り出され、下に存
在しているソース領域とドレイン領域が露出する。この
独立したマスクを用いる段階では、マスクをゲート電極
の縁部（チャネル領域の縁部でもある）に揃えるアライ
ンメント段階が必要とされる。もちろん、コンタクトの
理想的な位置がゲート電極からどれだけ離れているかを
決定する所定のアラインメント公差が存在している。例
えば、アラインメント公差が１ミクロンであれば、これ
は、コンタクトの壁が一方の側ではゲート電極の縁部か
ら１ミクロン離れた位置に配置されており、反対側では
最も近い構造の縁部から１ミクロン離れていることを意
味する。従って、ソース領域とドレイン領域は、コンタ
クトの幅に２ミクロンを加えたサイズになる。従って、
全体の幅は、アラインメント公差、導電性相互接続部の
幅、それに隣接構造からの距離の最小値によって決まる
。この結果、表面積のかなりの部分がマスクアラインメ
ントに主として使用される。
し、次にソース領域とドレイン領域を形成し、続いて層
間酸化物層を基板の上に堆積させることによって製造さ
れる。次にコンタクトホールが独立したマスクによって
パターニングされて層間酸化物から切り出され、下に存
在しているソース領域とドレイン領域が露出する。この
独立したマスクを用いる段階では、マスクをゲート電極
の縁部（チャネル領域の縁部でもある）に揃えるアライ
ンメント段階が必要とされる。もちろん、コンタクトの
理想的な位置がゲート電極からどれだけ離れているかを
決定する所定のアラインメント公差が存在している。例
えば、アラインメント公差が１ミクロンであれば、これ
は、コンタクトの壁が一方の側ではゲート電極の縁部か
ら１ミクロン離れた位置に配置されており、反対側では
最も近い構造の縁部から１ミクロン離れていることを意
味する。従って、ソース領域とドレイン領域は、コンタ
クトの幅に２ミクロンを加えたサイズになる。従って、
全体の幅は、アラインメント公差、導電性相互接続部の
幅、それに隣接構造からの距離の最小値によって決まる
。この結果、表面積のかなりの部分がマスクアラインメ
ントに主として使用される。
ＭＯ３装置を例えばＣＭＯ３装置のように補償構成で用
いる場合には、アラインメント公差に余分なスペースが
必要とされるために問題がさらに深刻になる。これは、
ＣＭＯ３装置が等価な機能のＮチャネルまたはＰチャネ
ルのＦＥＴ装置よりも本質的に大きくて表面積の広い基
板を必要とすることに起因する。例えば、集積回路内の
ＣＭＯ８装置の密度は４０％にすることができるが、従
来のＮＭＯ３技術を利用して達成される密度よりは小さ
い。
いる場合には、アラインメント公差に余分なスペースが
必要とされるために問題がさらに深刻になる。これは、
ＣＭＯ３装置が等価な機能のＮチャネルまたはＰチャネ
ルのＦＥＴ装置よりも本質的に大きくて表面積の広い基
板を必要とすることに起因する。例えば、集積回路内の
ＣＭＯ８装置の密度は４０％にすることができるが、従
来のＮＭＯ３技術を利用して達成される密度よりは小さ
い。
発明が解決しようとする課題
サイズにおけるこの不利な点は、ＣＭＯ３装置の製造に
おいてＮチャネルまたはＰチャネルのトランジスタがＰ
型ウェルに対して適切に配置されていることを保証する
ためにアラインメントと処理に寛容度をもたせるのに必
要とされる基板の表面積に直接関係している。さらに、
ＮチャネルとＰチャネルのトランジスタはその下に存在
するチャネル停止領域に固定された酸化物層を介して相
互に離す必要がある。周知のように、チャネル停止領域
は、隣接するトランジスタ同士の間に寄生チャネルが形
成されるのを防止するのに必要である。一般には、チャ
ネル停止領域は基板内に各トランジスタを取り囲んで形
成された高濃度ドーピング領域であり、基板表面の反転
閾値電圧をかなり大きくすることによって寄生チャネル
の形成を阻止する。また、短絡を避けるために、近くに
配置されているチャネル停止領域はソース領域およびド
レイン領域の伝導型とは反対の伝導型である必要がある
。しかし、この結果として高濃度ドーピング領域が形成
され、従って逆破壊電圧の低いＰ−Ｎ接合が形成される
。もちろん、チャネル停止領域を利用した従来の技術を
用いる場合には、寄生チャネルが形成されるのを防止し
て十分な絶縁を行うために隣接したトランジスタ同士を
離すべき最小の距離が存在している。
おいてＮチャネルまたはＰチャネルのトランジスタがＰ
型ウェルに対して適切に配置されていることを保証する
ためにアラインメントと処理に寛容度をもたせるのに必
要とされる基板の表面積に直接関係している。さらに、
ＮチャネルとＰチャネルのトランジスタはその下に存在
するチャネル停止領域に固定された酸化物層を介して相
互に離す必要がある。周知のように、チャネル停止領域
は、隣接するトランジスタ同士の間に寄生チャネルが形
成されるのを防止するのに必要である。一般には、チャ
ネル停止領域は基板内に各トランジスタを取り囲んで形
成された高濃度ドーピング領域であり、基板表面の反転
閾値電圧をかなり大きくすることによって寄生チャネル
の形成を阻止する。また、短絡を避けるために、近くに
配置されているチャネル停止領域はソース領域およびド
レイン領域の伝導型とは反対の伝導型である必要がある
。しかし、この結果として高濃度ドーピング領域が形成
され、従って逆破壊電圧の低いＰ−Ｎ接合が形成される
。もちろん、チャネル停止領域を利用した従来の技術を
用いる場合には、寄生チャネルが形成されるのを防止し
て十分な絶縁を行うために隣接したトランジスタ同士を
離すべき最小の距離が存在している。
課題を解決するための手段
ここに開示して権利を請求した本発明は、基板上で上方
の第２の構造レベルから下方の第１０構造レベルまで延
びるセルフアラインメント状態のコンタクトを形成する
方法を含んでいる。この方法は、まず最初に、第１の構
造レベルの位置に導電材料からなる倣い層を形成し、次
に、この導電材料倣の表面に絶縁材料からなる被覆層を
形成する操作を含んでいる。次に、導電材料倣と絶縁材
料層をまとめてパターニングしエツチングして表面には
絶縁層が保護層を形成している導電構造を画成する。こ
の導電構造は、少なくとも１つのほぼ鉛直な表面を有す
る。次に、側壁絶縁層をこの導電構造のほぼ鉛直な表面
の上に所定の厚さに形成する。この側壁絶縁層の外面が
コンタクトホールまたはピアホールを形成する。次に第
２の導電材料倣を第２の構造レベルに形成して、絶縁材
料からなる上記保護層によって第１の導電材料倣から隔
離する。次に、この第２の導電材料倣をパターニングし
エツチングして第２のレベルに導電パターンを画成する
。
の第２の構造レベルから下方の第１０構造レベルまで延
びるセルフアラインメント状態のコンタクトを形成する
方法を含んでいる。この方法は、まず最初に、第１の構
造レベルの位置に導電材料からなる倣い層を形成し、次
に、この導電材料倣の表面に絶縁材料からなる被覆層を
形成する操作を含んでいる。次に、導電材料倣と絶縁材
料層をまとめてパターニングしエツチングして表面には
絶縁層が保護層を形成している導電構造を画成する。こ
の導電構造は、少なくとも１つのほぼ鉛直な表面を有す
る。次に、側壁絶縁層をこの導電構造のほぼ鉛直な表面
の上に所定の厚さに形成する。この側壁絶縁層の外面が
コンタクトホールまたはピアホールを形成する。次に第
２の導電材料倣を第２の構造レベルに形成して、絶縁材
料からなる上記保護層によって第１の導電材料倣から隔
離する。次に、この第２の導電材料倣をパターニングし
エツチングして第２のレベルに導電パターンを画成する
。
本発明の別の実施例によると、第１の構造レベルは、厚
い絶縁材料層で囲まれた少なくとも１つの活性領域を備
えている。導電構造は、ゲート絶縁材料層によって活性
領域の表面から隔離されたトランジスタのゲートを備え
ている。ゲート電極はほぼ鉛直な２つの表面を備えてお
り、それぞれの表面には側壁絶縁材料層が堆積されてい
る。伝導型が基板とは反対の少量の不純物が、側壁絶縁
層を形成する前に基板の表面に注入される。側壁絶縁層
を形成した後、伝導型が基板とは反対の不純物を基板に
大量に注入して、トランジスタの高濃度にドーピングさ
れたソース／ドレイン領域を形成する。次に、第２の導
電材料倣を堆積してバターニンクシ、トランジスタのソ
ース／ドレインを形成する。
い絶縁材料層で囲まれた少なくとも１つの活性領域を備
えている。導電構造は、ゲート絶縁材料層によって活性
領域の表面から隔離されたトランジスタのゲートを備え
ている。ゲート電極はほぼ鉛直な２つの表面を備えてお
り、それぞれの表面には側壁絶縁材料層が堆積されてい
る。伝導型が基板とは反対の少量の不純物が、側壁絶縁
層を形成する前に基板の表面に注入される。側壁絶縁層
を形成した後、伝導型が基板とは反対の不純物を基板に
大量に注入して、トランジスタの高濃度にドーピングさ
れたソース／ドレイン領域を形成する。次に、第２の導
電材料倣を堆積してバターニンクシ、トランジスタのソ
ース／ドレインを形成する。
本発明のさらに別の実施例によると、厚い絶縁層と活性
領域は、まず最初に厚いフィールド酸化層を基板上に形
成し、次にこのフィールド酸化層をパターニングして活
性領域を形成することにより形成される。厚い酸化物層
をエツチングして活性領域を形成するにあたっては、活
性領域がこの厚い酸化物層との境界に絶縁材料からなる
ほぼ鉛直な表面を備えているようにする。このほぼ鉛直
な表面は、ゲート電極のほぼ鉛直な表面が側壁絶縁層で
被覆されるのと同時に側壁絶縁層で覆われる。従って、
不純物をわずかにドーピングは側壁絶縁層の下に拡がっ
ているのに対し、高濃度ドーピングした領域領域は厚い
酸化物層のほぼ鉛直な表面からは離されている。
領域は、まず最初に厚いフィールド酸化層を基板上に形
成し、次にこのフィールド酸化層をパターニングして活
性領域を形成することにより形成される。厚い酸化物層
をエツチングして活性領域を形成するにあたっては、活
性領域がこの厚い酸化物層との境界に絶縁材料からなる
ほぼ鉛直な表面を備えているようにする。このほぼ鉛直
な表面は、ゲート電極のほぼ鉛直な表面が側壁絶縁層で
被覆されるのと同時に側壁絶縁層で覆われる。従って、
不純物をわずかにドーピングは側壁絶縁層の下に拡がっ
ているのに対し、高濃度ドーピングした領域領域は厚い
酸化物層のほぼ鉛直な表面からは離されている。
本発明のさらに別の実施例によると、絶縁材料からなる
被覆層をパターニングし、第１の導電材料倣までエツチ
ングしてこの導電材料倣の所定の位置を露出させる。こ
の操作の後には、第２の導電材料倣を独立なコンタクト
ホールパターンなしに第１の導電材料倣と接触させるこ
とができる。
被覆層をパターニングし、第１の導電材料倣までエツチ
ングしてこの導電材料倣の所定の位置を露出させる。こ
の操作の後には、第２の導電材料倣を独立なコンタクト
ホールパターンなしに第１の導電材料倣と接触させるこ
とができる。
本発明とその利点をさらに完全に理解するため、添付の
図面を参照して以下に説明する。
図面を参照して以下に説明する。
実施例
まず第１図を参照する。シリコン基板１０をＣＭＯＳプ
ロセスに使用するのに準備することが好ましい。この基
板１０にはＮ型ウェル領域とＰ型ウェル領域が規定され
ている。Ｐ型ウェル領域の全体を参照番号１２で表し、
Ｎ型ウェル領域の全体を参照番号１４で表す。この操作
の後、保護用窒化物被覆層（図示せず）を用いて基板の
Ｐ型ウェル領域１２を被覆し、次にＮ型不純物をＮ型ウ
ェル領域１４に注入する。次に、この基板に水蒸気酸化
プロセスを施し、Ｎ型ウェル領域１４の上に厚い酸化物
層１６を成長させる。次に、上記の窒化物被覆層（図示
せず）を除去し、Ｐ型不純物をＰ型ウェル領域１２に注
入する。Ｐ型ウェル領域に不純物を注入するエネルギは
酸化物層１６を貫通するには不十分である。
ロセスに使用するのに準備することが好ましい。この基
板１０にはＮ型ウェル領域とＰ型ウェル領域が規定され
ている。Ｐ型ウェル領域の全体を参照番号１２で表し、
Ｎ型ウェル領域の全体を参照番号１４で表す。この操作
の後、保護用窒化物被覆層（図示せず）を用いて基板の
Ｐ型ウェル領域１２を被覆し、次にＮ型不純物をＮ型ウ
ェル領域１４に注入する。次に、この基板に水蒸気酸化
プロセスを施し、Ｎ型ウェル領域１４の上に厚い酸化物
層１６を成長させる。次に、上記の窒化物被覆層（図示
せず）を除去し、Ｐ型不純物をＰ型ウェル領域１２に注
入する。Ｐ型ウェル領域に不純物を注入するエネルギは
酸化物層１６を貫通するには不十分である。
次に第２図を参照する。Ｐ型ウェル領域１２とＮ型ウェ
ル領域１４に不純物の注入を行った後、注入された不純
物を基板１０内に拡散させてＰ型ウェル１８とＮ型ウェ
ル２０を形成する。次に酸化物層１６を除去する。
ル領域１４に不純物の注入を行った後、注入された不純
物を基板１０内に拡散させてＰ型ウェル１８とＮ型ウェ
ル２０を形成する。次に酸化物層１６を除去する。
次に第３図を参照する。Ｐ型ウェル１８とＮ型ウェル２
０を形成した後、基板に水蒸気酸化プロセスを施し、こ
の基板１０全体の上に厚い酸化物層２２を約５．０００
人の厚さに成長させる。フォトレジスト層２４を基板上
に堆積させてパターニングし、Ｐ型ウェル１８の上の活
性領域２６とＮ型ウェル２０の上の活性領域２８を形成
する。
０を形成した後、基板に水蒸気酸化プロセスを施し、こ
の基板１０全体の上に厚い酸化物層２２を約５．０００
人の厚さに成長させる。フォトレジスト層２４を基板上
に堆積させてパターニングし、Ｐ型ウェル１８の上の活
性領域２６とＮ型ウェル２０の上の活性領域２８を形成
する。
次に第４図を参照する。パターニングした後、基板１０
にプラズマエツチングを施して、活性領域２６および２
８内の酸化物層２２を除去して基板表面を露出させ、こ
の活性領域の境界がほぼ鉛直な壁となるようにする。次
に薄いゲート酸化物層を基板上にほぼ２００への厚さに
堆積または成長させて、活性領域２６内のゲート酸化物
層３０と活性領域２８内のゲート酸化物層３２を形成す
る。次に、Ｎ型ウェル領域１４をマスク（図示せず）し
てＰ型ウェル領域１８が開放された状態に残し、次に、
Ｎチャネルトランジスタの闇値電圧を調整して、活性領
域２６に注入された不純物がこの領域内に形成された活
性素子の閾値を調節するようにする。
にプラズマエツチングを施して、活性領域２６および２
８内の酸化物層２２を除去して基板表面を露出させ、こ
の活性領域の境界がほぼ鉛直な壁となるようにする。次
に薄いゲート酸化物層を基板上にほぼ２００への厚さに
堆積または成長させて、活性領域２６内のゲート酸化物
層３０と活性領域２８内のゲート酸化物層３２を形成す
る。次に、Ｎ型ウェル領域１４をマスク（図示せず）し
てＰ型ウェル領域１８が開放された状態に残し、次に、
Ｎチャネルトランジスタの闇値電圧を調整して、活性領
域２６に注入された不純物がこの領域内に形成された活
性素子の閾値を調節するようにする。
次に第５図を参照する。Ｐ型ウェル領域１８の閾値を調
節した後、多結晶シリコン層３４を基板の上に堆積させ
て、ほぼ４．０００ Ａの厚さの倣い層を形成する。次
にこの多結晶シリコン層３４にＮ型不純物をドーピング
してこの層のコンダクタンスを大きくする。次に酸化物
層３６を多結晶シリコン層３４の上に約２．０００人の
厚さに堆積させる。以下に説明する理由により、酸化物
層３６の上面をパターニングして開口部３８を設け、下
方の多結晶シリコン層３４を厚い酸化物層２２の上に堆
積されている領域で露出させる。しかし、開口部３８は
、以下に説明するように活性領域２６または２８の上に
配置することもできる。
節した後、多結晶シリコン層３４を基板の上に堆積させ
て、ほぼ４．０００ Ａの厚さの倣い層を形成する。次
にこの多結晶シリコン層３４にＮ型不純物をドーピング
してこの層のコンダクタンスを大きくする。次に酸化物
層３６を多結晶シリコン層３４の上に約２．０００人の
厚さに堆積させる。以下に説明する理由により、酸化物
層３６の上面をパターニングして開口部３８を設け、下
方の多結晶シリコン層３４を厚い酸化物層２２の上に堆
積されている領域で露出させる。しかし、開口部３８は
、以下に説明するように活性領域２６または２８の上に
配置することもできる。
次に第６図を参照する。活性領域２６と２８のそれぞれ
にトランジスタを形成するのに必要とされる追加段階を
、Ｎ型ウェル２０の活性領域２８内にトランジスタを形
成する場合についてのみ説明する。
にトランジスタを形成するのに必要とされる追加段階を
、Ｎ型ウェル２０の活性領域２８内にトランジスタを形
成する場合についてのみ説明する。
わかりやすくするため、第３図〜第５図には図示されて
いない別の活性領域４０がＮ型ウェル２０に示されてい
る。多結晶シリコン層３４を形成し、その上に保護用酸
化物層３６を堆積させた後、ゲート電極をパターニング
し、ゲート電極４２を活性領域２８に形成し、ゲート電
極４４を活性領域４０に形成する。
いない別の活性領域４０がＮ型ウェル２０に示されてい
る。多結晶シリコン層３４を形成し、その上に保護用酸
化物層３６を堆積させた後、ゲート電極をパターニング
し、ゲート電極４２を活性領域２８に形成し、ゲート電
極４４を活性領域４０に形成する。
ゲート電極４２は、ゲート酸化物層３２から形成された
ゲート酸化物層４６と、多結晶シリコン層３４から形成
されたドーピング多結晶シリコン層４８と、酸化物層３
６から形成された保護用酸化物層５０からなる被覆層と
で構成されている。同様に、ゲート電極４４は、ゲート
酸化物層５２と、多結晶シリコン層５４と、保護用酸化
物層５６とで構成されている。
ゲート酸化物層４６と、多結晶シリコン層３４から形成
されたドーピング多結晶シリコン層４８と、酸化物層３
６から形成された保護用酸化物層５０からなる被覆層と
で構成されている。同様に、ゲート電極４４は、ゲート
酸化物層５２と、多結晶シリコン層５４と、保護用酸化
物層５６とで構成されている。
サイズの観点からすると、ゲート電極４２と４４は幅が
それぞれ約０．８ミクロンであり、チャネル長の０．８
ミクロンに対応している。ソース領域とドレイン領域は
チャネルのいずれかの側に形成されており、幅が約１．
０ミクロンである。すなわち、ゲート電極の縁部と酸化
物層２２の縁部の距離は約１．０ミクロンであり、この
領域をコンタクト用に利用することができる。以下に説
明するように、本発明の方法を用いると、酸化物層２２
のうちの２つの活性領域２８と４０を隔離する部分を１
．０ミクロンまで狭くし、しかも十分な絶縁がなされて
いるようにすることができる。
それぞれ約０．８ミクロンであり、チャネル長の０．８
ミクロンに対応している。ソース領域とドレイン領域は
チャネルのいずれかの側に形成されており、幅が約１．
０ミクロンである。すなわち、ゲート電極の縁部と酸化
物層２２の縁部の距離は約１．０ミクロンであり、この
領域をコンタクト用に利用することができる。以下に説
明するように、本発明の方法を用いると、酸化物層２２
のうちの２つの活性領域２８と４０を隔離する部分を１
．０ミクロンまで狭くし、しかも十分な絶縁がなされて
いるようにすることができる。
ゲート電極４２と４４を形成した後、少量のＰ型不純物
をゲート電極４２と４４のいずれかの側で基板の露出領
域に注入する。好ましい実施例ではＰ型不純物はホウ素
であり、約１×１０′３イオン／ｃＩＩｉのドーズ量が
注入される。アニールを行うと、厚さが約０．１５ミク
ロンのイオン注入層が形成される。このイオン注入段階
の間、基板１０のＰ型ウェル１８が形成されている部分
はマスクし、次のＮ型不純物注入段階において、基板内
に形成されるトランジスタのわずかにドープされたソー
ス領域とドレイン領域をで形成する。この結果、ソース
／ドレイン領域５８．６０が活性領域２８においてゲー
ト電極４２のいずれかの側に形成され、ソース／ドレイ
ン領域６２が活性領域４０に形成される。これ以外のソ
ース／ドレイン領域は図示されていない。
をゲート電極４２と４４のいずれかの側で基板の露出領
域に注入する。好ましい実施例ではＰ型不純物はホウ素
であり、約１×１０′３イオン／ｃＩＩｉのドーズ量が
注入される。アニールを行うと、厚さが約０．１５ミク
ロンのイオン注入層が形成される。このイオン注入段階
の間、基板１０のＰ型ウェル１８が形成されている部分
はマスクし、次のＮ型不純物注入段階において、基板内
に形成されるトランジスタのわずかにドープされたソー
ス領域とドレイン領域をで形成する。この結果、ソース
／ドレイン領域５８．６０が活性領域２８においてゲー
ト電極４２のいずれかの側に形成され、ソース／ドレイ
ン領域６２が活性領域４０に形成される。これ以外のソ
ース／ドレイン領域は図示されていない。
次に第７図を参照する。ソース／ドレイン領域５８．６
０．６２を形成した後、同形酸化物層６４を基板上に約
３．０００人の厚さに堆積させる。ゲート電極４２の多
結晶シリコン部分４８とゲート電極４４の多結晶シリコ
ン部分５４の上の酸化物の厚さは、第５図に示した酸化
物層３６から形成された酸化物層５０、５６のために今
や約５．０００人であることに注意することが重要であ
る。
０．６２を形成した後、同形酸化物層６４を基板上に約
３．０００人の厚さに堆積させる。ゲート電極４２の多
結晶シリコン部分４８とゲート電極４４の多結晶シリコ
ン部分５４の上の酸化物の厚さは、第５図に示した酸化
物層３６から形成された酸化物層５０、５６のために今
や約５．０００人であることに注意することが重要であ
る。
次に第８図を参照する。基板上に酸化物層６４を形成し
た後、この基板１０上の構造の表面に異方性エツチング
を施す。わかりやすくするため、活性領域２８とその中
に形成されたトランジスタのみについて説明する。異方
性エツチングはほぼ一方向性であり、残っているほぼ鉛
直な任意の表面が主として酸化物に垂直な方向にエツチ
ングされる。
た後、この基板１０上の構造の表面に異方性エツチング
を施す。わかりやすくするため、活性領域２８とその中
に形成されたトランジスタのみについて説明する。異方
性エツチングはほぼ一方向性であり、残っているほぼ鉛
直な任意の表面が主として酸化物に垂直な方向にエツチ
ングされる。
この結果、側壁酸化物が全鉛直表面に約３．０００人の
厚さに堆積する。上で説明したように、基板の上には酸
化物がほんの３．０００人しか堆積されていないため、
酸化物を３．０００人除去するのに十分な期間だけ表面
をエツチングすればよい。このようにすると、保護用酸
化物被覆層５０の少なくとも一部をゲート電極４２の多
結晶シリコン層４８の上に残すことができる。この結果
、側壁酸化物層６６が厚い酸化物層２２のソース／ドレ
イン領域５８に隣接する部分の鉛直表面に形成され、側
壁酸化物層６８がソース／ドレイン領域５８に隣接する
ゲート電極４２の鉛直表面に堆積され、側壁酸化物層７
０がソース／ドレイン領域６０に隣接する厚い酸化物層
２２の鉛直表面に堆積され、側壁酸化物層７２がソース
／ドレイン領域６０に隣接するゲート電極４２の鉛直表
面に堆積される。ソース／ドレイン領域５８と６０のそ
れぞれは最初は幅が約１．０ミクロンであったため、各
側壁酸化物層６６．６８．７２．７０の外面の間の距離
はほぼ０．２５ミクロンである。この結果、コンタクト
用開口部７４がソース／ドレイン領域５８の上に形成さ
れ、コンタクト用開口部７６がソース／ドレイン領域６
０の上に形成される。開口部７４．７６のサイズはほぼ
０．５ミクロンである。
厚さに堆積する。上で説明したように、基板の上には酸
化物がほんの３．０００人しか堆積されていないため、
酸化物を３．０００人除去するのに十分な期間だけ表面
をエツチングすればよい。このようにすると、保護用酸
化物被覆層５０の少なくとも一部をゲート電極４２の多
結晶シリコン層４８の上に残すことができる。この結果
、側壁酸化物層６６が厚い酸化物層２２のソース／ドレ
イン領域５８に隣接する部分の鉛直表面に形成され、側
壁酸化物層６８がソース／ドレイン領域５８に隣接する
ゲート電極４２の鉛直表面に堆積され、側壁酸化物層７
０がソース／ドレイン領域６０に隣接する厚い酸化物層
２２の鉛直表面に堆積され、側壁酸化物層７２がソース
／ドレイン領域６０に隣接するゲート電極４２の鉛直表
面に堆積される。ソース／ドレイン領域５８と６０のそ
れぞれは最初は幅が約１．０ミクロンであったため、各
側壁酸化物層６６．６８．７２．７０の外面の間の距離
はほぼ０．２５ミクロンである。この結果、コンタクト
用開口部７４がソース／ドレイン領域５８の上に形成さ
れ、コンタクト用開口部７６がソース／ドレイン領域６
０の上に形成される。開口部７４．７６のサイズはほぼ
０．５ミクロンである。
コンタクト用開口部７４．７６をソース／ドレイン領域
５８．６０の上にそれぞれ形成した後、大量のＰ型不純
物をこれら開口部７４．７６から注入する。ドーズ置駒
２８ＩＯ”イオン／Ｃｄでホウ素不純物が高濃度ドーピ
ングソース／ドレイン領域７５と７７を形成するのに十
分なエネルギで注入される。次のアニール駆動段階を経
ると厚さが約０．３ミクロンのソース／ドレイン領域７
５．７７が形成される。駆動段階の間、高濃度に注入さ
れた不純物は横方向に幾分運動することに注意されたい
。この結果、高濃度に不純物が注入されるとソース／ド
レイン領域の両側に拡散低濃度不純物が存在する状態に
なる。ソース／ドレイン領域５８は、高濃度ドーピング
領域７５をゲート電極４２の下に位置するチャネル領域
に接続する拡散低濃度ドーピング領域７８を有すると同
時に、高濃度ドーピング領域７５の反対側に形成されて
いてこの高濃度ドーピング領域７５を厚い酸化物層２２
の縁部に接続する低濃度ドーピング領域８０を有する。
５８．６０の上にそれぞれ形成した後、大量のＰ型不純
物をこれら開口部７４．７６から注入する。ドーズ置駒
２８ＩＯ”イオン／Ｃｄでホウ素不純物が高濃度ドーピ
ングソース／ドレイン領域７５と７７を形成するのに十
分なエネルギで注入される。次のアニール駆動段階を経
ると厚さが約０．３ミクロンのソース／ドレイン領域７
５．７７が形成される。駆動段階の間、高濃度に注入さ
れた不純物は横方向に幾分運動することに注意されたい
。この結果、高濃度に不純物が注入されるとソース／ド
レイン領域の両側に拡散低濃度不純物が存在する状態に
なる。ソース／ドレイン領域５８は、高濃度ドーピング
領域７５をゲート電極４２の下に位置するチャネル領域
に接続する拡散低濃度ドーピング領域７８を有すると同
時に、高濃度ドーピング領域７５の反対側に形成されて
いてこの高濃度ドーピング領域７５を厚い酸化物層２２
の縁部に接続する低濃度ドーピング領域８０を有する。
同様に、ソース／ドレイン領域６０は、高濃度ドーピン
グ領域７７とゲート電極４２の下に位置するチャネル領
域の縁部の間に配置された拡散低濃度ドーピング領域８
２を有すると同時に、高濃度ドーピング領域７７を厚い
酸化物層２２の縁部に接続する拡散ドーピング領域８４
を有する。
グ領域７７とゲート電極４２の下に位置するチャネル領
域の縁部の間に配置された拡散低濃度ドーピング領域８
２を有すると同時に、高濃度ドーピング領域７７を厚い
酸化物層２２の縁部に接続する拡散ドーピング領域８４
を有する。
以下に説明するように、拡散ドーピング領域８０と８４
は、隣接して配置されるトランジスタを絶縁するのに有
効である。低濃度ドーピング領域７８と８２は、低濃度
ドーピングドレイン（ＬＤＤ）トランジスタを形成する
のに役立つ。
は、隣接して配置されるトランジスタを絶縁するのに有
効である。低濃度ドーピング領域７８と８２は、低濃度
ドーピングドレイン（ＬＤＤ）トランジスタを形成する
のに役立つ。
次に第９図を参照する。第５図に示した活性領域２８と
酸化物層３６中の開口部３８とが詳細に図示されている
。ゲート電極４２と４４を形成するために多結晶シリコ
ン層３４をパターニングする間に、この多結晶シリコン
層３４からは基板上の他の構造との相互接続用に利用さ
れる部分８６も形成されることがわかる。開口部３８は
この部分８６の上に形成される。部分８６は、縁部８７
が露出するよう開口部３８の中に形成されることに注意
されたい。先に説明した処理操作に従うと、酸化物層３
６の開口部３８の内側の部分は、分離の目的の多結晶シ
リコン層３４の部分８６の縁部８７の上に形成された側
壁酸化物層８８に加えて、鉛直表面に形成された側壁酸
化物層を備えている。
酸化物層３６中の開口部３８とが詳細に図示されている
。ゲート電極４２と４４を形成するために多結晶シリコ
ン層３４をパターニングする間に、この多結晶シリコン
層３４からは基板上の他の構造との相互接続用に利用さ
れる部分８６も形成されることがわかる。開口部３８は
この部分８６の上に形成される。部分８６は、縁部８７
が露出するよう開口部３８の中に形成されることに注意
されたい。先に説明した処理操作に従うと、酸化物層３
６の開口部３８の内側の部分は、分離の目的の多結晶シ
リコン層３４の部分８６の縁部８７の上に形成された側
壁酸化物層８８に加えて、鉛直表面に形成された側壁酸
化物層を備えている。
ソース／ドレイン領域５８と６０に不純物注入を行い、
次にＰ型ウェル１８内のソース／ドレイン領域（図示せ
ず）に不純物注入を行った後、シリサイドからなる第２
の導電層９０を基板上に堆積させて厚さが約４．０００
人の倣い層を形成する。シリサイド層９０は従来法で堆
積させることができ、タンクルシリサイドなどのシリサ
イドを堆積させるか、あるいはチタンなどの耐火性金属
を堆積させた後にシリサイドであるＴｉ５ｉｚを形成す
る。シリサイドからなる第２の導電層９０は基板とコン
タクト用開口部７４．７６の中で接触し、多結晶シリコ
ン層３４の表面とは部分８６で開口部３８を通じて接触
する。
次にＰ型ウェル１８内のソース／ドレイン領域（図示せ
ず）に不純物注入を行った後、シリサイドからなる第２
の導電層９０を基板上に堆積させて厚さが約４．０００
人の倣い層を形成する。シリサイド層９０は従来法で堆
積させることができ、タンクルシリサイドなどのシリサ
イドを堆積させるか、あるいはチタンなどの耐火性金属
を堆積させた後にシリサイドであるＴｉ５ｉｚを形成す
る。シリサイドからなる第２の導電層９０は基板とコン
タクト用開口部７４．７６の中で接触し、多結晶シリコ
ン層３４の表面とは部分８６で開口部３８を通じて接触
する。
従って、側壁酸化物層を使用することによって形成され
たコンタクト用開口部は一段階で形成されて、シリコン
表面と第１の多結晶シリコン層の選択された表面の両方
を露出させる。ゲート電極４２の上の酸化物層５０を形
成する酸化物層３６は、第１の多結晶シリコン層３４の
上面を選択的に絶縁するという重要な機能を有する。一
方、側壁酸化物層が鉛直表面を絶縁する。従って、コン
タクトホールを設けるために追加パターニング操作も、
それに関係するアラインメント操作も必要とされないセ
ルフアラインメント操作が提供される。これが本発明の
重要なポイントである。
たコンタクト用開口部は一段階で形成されて、シリコン
表面と第１の多結晶シリコン層の選択された表面の両方
を露出させる。ゲート電極４２の上の酸化物層５０を形
成する酸化物層３６は、第１の多結晶シリコン層３４の
上面を選択的に絶縁するという重要な機能を有する。一
方、側壁酸化物層が鉛直表面を絶縁する。従って、コン
タクトホールを設けるために追加パターニング操作も、
それに関係するアラインメント操作も必要とされないセ
ルフアラインメント操作が提供される。これが本発明の
重要なポイントである。
アラインメントの観点からは、ゲート電極４２をパター
ニングするのに使用するマスクと従来のようにして形成
されるコンタクトホールを設けるのに使用するマスクは
、一般に同じアラインメントマークに沿って並ぶ。ゲー
ト電極４２が何らかの理由である一方向に揃っておらず
、コンタクトホールがこれとは反対方向で揃っていない
場合には、累積誤差となる。この誤差は、ゲート電極の
縁部と活性領域の縁部の間に余分にスペースを設けるこ
とにより打ち消すことができる。しかし、本発明の方法
を用いると、ゲート電極４２の縁部に対してセルフアラ
インメント状態となっている側壁酸化物層７０と７２に
よるスペースにはアラインメント操作が必要でなく、従
ってコンタクトホールがゲート電極４２の縁部かられず
かな距離離れる。
ニングするのに使用するマスクと従来のようにして形成
されるコンタクトホールを設けるのに使用するマスクは
、一般に同じアラインメントマークに沿って並ぶ。ゲー
ト電極４２が何らかの理由である一方向に揃っておらず
、コンタクトホールがこれとは反対方向で揃っていない
場合には、累積誤差となる。この誤差は、ゲート電極の
縁部と活性領域の縁部の間に余分にスペースを設けるこ
とにより打ち消すことができる。しかし、本発明の方法
を用いると、ゲート電極４２の縁部に対してセルフアラ
インメント状態となっている側壁酸化物層７０と７２に
よるスペースにはアラインメント操作が必要でなく、従
ってコンタクトホールがゲート電極４２の縁部かられず
かな距離離れる。
次に第１０図を参照する。シリサイド層９０を基板の上
に堆積させた後、このシリサイド層９０をパターニング
しエツチングしてソース／ドレイン領域５８の領域７５
に対するコンタクト９２と、ソース／ドレイン領域６０
の領域７７に対するコンタクト９４と、第１の多結晶シ
リコン層３４の部分８６に対するコンタクト９６とを形
成する。ゲート電極４２を延長して基板の上に戻し、コ
ンタクト９６が部分８６と接触するのと同様にして第２
のシリサイド層９０と接触するようにできることを理解
する必要がある。さらに、コンタクト９６は部分８６な
らびに側壁酸化物層８８の上に重なり合うことに注意さ
れたい。
に堆積させた後、このシリサイド層９０をパターニング
しエツチングしてソース／ドレイン領域５８の領域７５
に対するコンタクト９２と、ソース／ドレイン領域６０
の領域７７に対するコンタクト９４と、第１の多結晶シ
リコン層３４の部分８６に対するコンタクト９６とを形
成する。ゲート電極４２を延長して基板の上に戻し、コ
ンタクト９６が部分８６と接触するのと同様にして第２
のシリサイド層９０と接触するようにできることを理解
する必要がある。さらに、コンタクト９６は部分８６な
らびに側壁酸化物層８８の上に重なり合うことに注意さ
れたい。
コンタクト９２と９４を第２レベルのシリサイド層９０
とソース／ドレイン領域５８．６０の間にそれぞれ形成
した後、これらコンタクトは、所定の距離だけゲート電
極４２から離され、さらに同じ所定の距離だけ厚い酸化
物層２２の鉛直壁から離されることがわかる。この所定
の距離は側壁酸化物層の厚さに等しい。拡散注入不純物
または少量のドーピング不純物は、側壁酸化物層６６．
６８．７０．７２を形成する前に基板１０内に導入され
た。その結果、コンタクト９２．９４と高濃度ドーピン
グソース／ドレイン領域７５と７７は、ゲート電極４２
ならびに厚い酸化物層２２の両方から所定の距離だけ離
される。このようにすると、トランジスタを考えた場合
に周知のＬＤＤトランジスタの破壊電圧が増大する。し
かし、ＬＤＤトランジスタである厚いフィールドトラン
ジスタも形成できることがわかる。集積回路で重要な１
つのパラメータは、厚いフィールドトランジスタの閾値
電圧である。本発明の方法を用いると、コンタクトと高
濃度ドーピング領域が厚い酸化物層２２の縁部から所定
の距離離れており、ゲート電極４２のゲートの縁部から
も所定の距離離れた状態を確保したままトランジスタ同
士をより一層近づけることができる。例えば、活性領域
用のアラインメントマスクと側壁酸化物層の厚さにより
、コンタクト９２がゲート電極４２から離れる距離が決
まる。
とソース／ドレイン領域５８．６０の間にそれぞれ形成
した後、これらコンタクトは、所定の距離だけゲート電
極４２から離され、さらに同じ所定の距離だけ厚い酸化
物層２２の鉛直壁から離されることがわかる。この所定
の距離は側壁酸化物層の厚さに等しい。拡散注入不純物
または少量のドーピング不純物は、側壁酸化物層６６．
６８．７０．７２を形成する前に基板１０内に導入され
た。その結果、コンタクト９２．９４と高濃度ドーピン
グソース／ドレイン領域７５と７７は、ゲート電極４２
ならびに厚い酸化物層２２の両方から所定の距離だけ離
される。このようにすると、トランジスタを考えた場合
に周知のＬＤＤトランジスタの破壊電圧が増大する。し
かし、ＬＤＤトランジスタである厚いフィールドトラン
ジスタも形成できることがわかる。集積回路で重要な１
つのパラメータは、厚いフィールドトランジスタの閾値
電圧である。本発明の方法を用いると、コンタクトと高
濃度ドーピング領域が厚い酸化物層２２の縁部から所定
の距離離れており、ゲート電極４２のゲートの縁部から
も所定の距離離れた状態を確保したままトランジスタ同
士をより一層近づけることができる。例えば、活性領域
用のアラインメントマスクと側壁酸化物層の厚さにより
、コンタクト９２がゲート電極４２から離れる距離が決
まる。
次に第１１図を参照する。基板１０の活性領域２８に形
成されたトランジスタのレイアウトの平面図が示されて
いる。この図面では、既に説明した図面中と同じ部分を
指すのに同じ参照番号が用いられている。ゲート電極４
２が基板上を延びて酸化物層２２の上方を通過し、この
ゲート電極４２の一端において部分８６と似た部分にコ
ンタクトパッド９８を形成していることがわかる。コン
タクト用開口部１００が、ゲート電極４２を覆う酸化物
層３６を貫通するコンタクトパッド９８の上に形成され
て、下に存在する多結晶シリコンを露出させている。コ
ンタクト用開口部１００は、開口部３８を形成したのと
同じ方法で形成される。このコンタクト用開口部１００
のサイズは、約３．０００人の厚さの側壁酸化物で覆わ
れた鉛直表面を有する初期コンタクト用開口部によって
決まることを理解する必要がある。
成されたトランジスタのレイアウトの平面図が示されて
いる。この図面では、既に説明した図面中と同じ部分を
指すのに同じ参照番号が用いられている。ゲート電極４
２が基板上を延びて酸化物層２２の上方を通過し、この
ゲート電極４２の一端において部分８６と似た部分にコ
ンタクトパッド９８を形成していることがわかる。コン
タクト用開口部１００が、ゲート電極４２を覆う酸化物
層３６を貫通するコンタクトパッド９８の上に形成され
て、下に存在する多結晶シリコンを露出させている。コ
ンタクト用開口部１００は、開口部３８を形成したのと
同じ方法で形成される。このコンタクト用開口部１００
のサイズは、約３．０００人の厚さの側壁酸化物で覆わ
れた鉛直表面を有する初期コンタクト用開口部によって
決まることを理解する必要がある。
第１１図に示されているように、コンタクト領域１００
はコンタクト用パッド９８のサイズよりも大きく、従っ
てコンタクト用パッドの上に重なり合う。
はコンタクト用パッド９８のサイズよりも大きく、従っ
てコンタクト用パッドの上に重なり合う。
これは、コンタクトがコンタクト用パッドの全体のサイ
ズよりも小さい場合とははっきりと異なっている。これ
は、一般に「犬の骨」構造と呼ばれている。本発明の方
法を用いると、第１図〜第１０図のコンタクト用開口部
３８に対応するコンタクト用開口部１００のサイズによ
り、第２レベルのシリサイド９０の中の構造が接触する
ことのできる実際の導電性開口部または導電可能開口部
が規定される。従って、コンタクト用開口部よりも大き
なコンタクト用パッドを用意して、コンタクト用パッド
が占めるはずのスペースを小さくする必要がある。
ズよりも小さい場合とははっきりと異なっている。これ
は、一般に「犬の骨」構造と呼ばれている。本発明の方
法を用いると、第１図〜第１０図のコンタクト用開口部
３８に対応するコンタクト用開口部１００のサイズによ
り、第２レベルのシリサイド９０の中の構造が接触する
ことのできる実際の導電性開口部または導電可能開口部
が規定される。従って、コンタクト用開口部よりも大き
なコンタクト用パッドを用意して、コンタクト用パッド
が占めるはずのスペースを小さくする必要がある。
コンタクト用開口部７４と７６は点線で示されている。
点線は、ゲート電極４２の縁部からの距離と厚い酸化物
層２２の縁部からの距離を表している。コンタクト用開
口部７４と７６の縁部の位置は、ゲート電極４２を形成
するのに使用されるマスクと活性領域２６．２８を規定
する初期開口部を形成するのに使用されるマスクの相対
アラインメントのみに依存する。しかし、ゲート電極４
２の縁部からコンタクト用開口部７４．７６の縁部への
距離ならびに厚い酸化物層２２の縁部からコンタクト用
開口部７４．７６の縁部への距離はマスクとは無関係で
ある。方向はこれらサイズに影響を与えないため、下に
存在しているシリコンへの実際のコンタクトは、絶縁用
の厚い酸化物層２２またはゲート電極４２から所定の距
離能れている。このことは、コンタクトマスクが所定の
アラインメントマークと揃っているが、アラインメント
マスクが第１の多結晶層マスクまたは活性領域を規定す
るマスクに対して少しでもずれているとコンタクト用開
口部がゲート電極４２の縁部ならびに厚い酸化物層２２
の縁部に対して移動する従来の方法と対比される。
層２２の縁部からの距離を表している。コンタクト用開
口部７４と７６の縁部の位置は、ゲート電極４２を形成
するのに使用されるマスクと活性領域２６．２８を規定
する初期開口部を形成するのに使用されるマスクの相対
アラインメントのみに依存する。しかし、ゲート電極４
２の縁部からコンタクト用開口部７４．７６の縁部への
距離ならびに厚い酸化物層２２の縁部からコンタクト用
開口部７４．７６の縁部への距離はマスクとは無関係で
ある。方向はこれらサイズに影響を与えないため、下に
存在しているシリコンへの実際のコンタクトは、絶縁用
の厚い酸化物層２２またはゲート電極４２から所定の距
離能れている。このことは、コンタクトマスクが所定の
アラインメントマークと揃っているが、アラインメント
マスクが第１の多結晶層マスクまたは活性領域を規定す
るマスクに対して少しでもずれているとコンタクト用開
口部がゲート電極４２の縁部ならびに厚い酸化物層２２
の縁部に対して移動する従来の方法と対比される。
次に第１２図を参照する。本発明の方法を用いて製造さ
れた６個のトランジスタ（６−Ｔ）からなるスタティッ
クメモリセルが図示されている。このスタティックメモ
リセルは、Ｐチャネルトランジスタ１０２とＮチャネル
トランジスタ１（１４を備えるＣＭＯ３対で構成されて
いる。これらトランジスタのゲートは相互に接続されて
おり、Ｐチャネルトランジスタ１０２のドレインとＮチ
ャネルトランジスタ１（１４のドレインは出力ノード１
０６に接続されている。Ｐチャネルトランジスタ１０８
とＮチャネルトランジスタ１１０を備える第２のＣＭＯ
Ｓ対ではゲートが相互に接続されており、Ｐチャネルト
ランジスタ１０８のドレインとＮチャネルトランジスタ
１１０のドレインがノード１１２に接続されている。第
１のＣＭＯ３対のゲートはノード１１２に接続され、第
２のＣＭＯ３対のゲートはノード１０６に接続されてい
る。両方のＮチャネルトランジスタ１（１４と１１０の
ソースはグラウンドに接続され、両方のＰチャネルトラ
ンジスタ１０２と１０８のソースは電源Ｖ ｃ ｃに接
続されている。トランスファー用Ｎチャネルトランジス
タ１１４が設けられていてそのソースとドレインの間の
経路がノード１０６と出力端子の間に接続され、ゲート
は通過信号に接続されている。第２のトランスファー用
Ｎチャネルトランジスタ１１６が設けられていてそのソ
ースとドレインの間の経路がノード１１２と出力端子の
間に接続され、ゲートは通過信号に接続されている。
れた６個のトランジスタ（６−Ｔ）からなるスタティッ
クメモリセルが図示されている。このスタティックメモ
リセルは、Ｐチャネルトランジスタ１０２とＮチャネル
トランジスタ１（１４を備えるＣＭＯ３対で構成されて
いる。これらトランジスタのゲートは相互に接続されて
おり、Ｐチャネルトランジスタ１０２のドレインとＮチ
ャネルトランジスタ１（１４のドレインは出力ノード１
０６に接続されている。Ｐチャネルトランジスタ１０８
とＮチャネルトランジスタ１１０を備える第２のＣＭＯ
Ｓ対ではゲートが相互に接続されており、Ｐチャネルト
ランジスタ１０８のドレインとＮチャネルトランジスタ
１１０のドレインがノード１１２に接続されている。第
１のＣＭＯ３対のゲートはノード１１２に接続され、第
２のＣＭＯ３対のゲートはノード１０６に接続されてい
る。両方のＮチャネルトランジスタ１（１４と１１０の
ソースはグラウンドに接続され、両方のＰチャネルトラ
ンジスタ１０２と１０８のソースは電源Ｖ ｃ ｃに接
続されている。トランスファー用Ｎチャネルトランジス
タ１１４が設けられていてそのソースとドレインの間の
経路がノード１０６と出力端子の間に接続され、ゲート
は通過信号に接続されている。第２のトランスファー用
Ｎチャネルトランジスタ１１６が設けられていてそのソ
ースとドレインの間の経路がノード１１２と出力端子の
間に接続され、ゲートは通過信号に接続されている。
次に第１３図を参照する。本発明の方法を用いた第１２
図の６−Ｔセルのレイアウトが図示されている。Ｐチャ
ネルトランジスタ１０２はソース１１８とドレイン１２
０を備えており、Ｐチャネルトランジスタ１０８はソー
ス１２２とドレイン１２４を備えている。ソース１１８
と１２２は、Ｐチャネルトランジスタ１０２と１０８の
ソース／ドレインドーピング領域を形成している間に形
成された共通領域１２６を介して相互に接続されている
。同様に、Ｎチャネルトランジスタ１（１４はソース１
２８とドレイン１３０を備えており、Ｎチャネルトラン
ジスタ１１０はソース１３２とドレイン１３４を備えて
いる。Ｎ型ウェルは縁部１３６によって規定される。
図の６−Ｔセルのレイアウトが図示されている。Ｐチャ
ネルトランジスタ１０２はソース１１８とドレイン１２
０を備えており、Ｐチャネルトランジスタ１０８はソー
ス１２２とドレイン１２４を備えている。ソース１１８
と１２２は、Ｐチャネルトランジスタ１０２と１０８の
ソース／ドレインドーピング領域を形成している間に形
成された共通領域１２６を介して相互に接続されている
。同様に、Ｎチャネルトランジスタ１（１４はソース１
２８とドレイン１３０を備えており、Ｎチャネルトラン
ジスタ１１０はソース１３２とドレイン１３４を備えて
いる。Ｎ型ウェルは縁部１３６によって規定される。
Ｐチャネルトランジスタ１０８のゲートとＮチャネルト
ランジスタ１１０のゲートは、第ルベルの多結晶層から
形成された単一の多結晶シリコン層１３８により形成さ
れる。同様に、Ｐチャネルトランジスタ１０２とＮチャ
ネルトランジスタ１（１４は、第ルベルの多結晶層から
形成された第２の多結晶シリコン層１４０により形成さ
れる。多結晶層１３８は、チャネル領域の上に延びてト
ランジスタ１０８のゲート電極を形成するとともに、ト
ランジスタ１１０内のチャネル領域の上に延びてその中
にゲート電極を形成している。相互接続部１４２は多結
晶層１３８から始まり、その端部にはコンタクト用開口
部 １４４を備えている。相互接続部１４６は多結晶シ
リコン層１４０から始まり、その端部にはコンタクト用
開口部１４８を備えている。コンタクト用開口部１４４
と１４８は、多結晶層１３ｇ、１４０ならびに相互接続
部１４２．１４６を覆う保護用酸化物層内の開口部であ
る。この保護用酸化物層は、第１のレベルの多結晶層内
の全多結晶層を覆う。
ランジスタ１１０のゲートは、第ルベルの多結晶層から
形成された単一の多結晶シリコン層１３８により形成さ
れる。同様に、Ｐチャネルトランジスタ１０２とＮチャ
ネルトランジスタ１（１４は、第ルベルの多結晶層から
形成された第２の多結晶シリコン層１４０により形成さ
れる。多結晶層１３８は、チャネル領域の上に延びてト
ランジスタ１０８のゲート電極を形成するとともに、ト
ランジスタ１１０内のチャネル領域の上に延びてその中
にゲート電極を形成している。相互接続部１４２は多結
晶層１３８から始まり、その端部にはコンタクト用開口
部 １４４を備えている。相互接続部１４６は多結晶シ
リコン層１４０から始まり、その端部にはコンタクト用
開口部１４８を備えている。コンタクト用開口部１４４
と１４８は、多結晶層１３ｇ、１４０ならびに相互接続
部１４２．１４６を覆う保護用酸化物層内の開口部であ
る。この保護用酸化物層は、第１のレベルの多結晶層内
の全多結晶層を覆う。
Ｐチャネルトランジスタ１０２のドレインは、上記の本
発明の方法に従って形成されたセルフアラインメント状
態のコンタクト用開口部１５０を備えており、ドレイン
１２４はセルフアラインメント状態のコンタクト用開口
部１５２を備えている。同様に、Ｎチャネルトランジス
タ１（１４のドレインはセルフアラインメント状態のコ
ンタクト用開口部１５４を備えており、Ｎチャネルトラ
ンジスタ１１０のドレインはセルフアラインメント状態
のコンタクト用開口部１５６を備えている。上記のセル
フアラインメント状態のコンタクト用開口部はゲートの
縁部と厚い酸化物層の境界縁部から離れて配置されてい
ることがわかる。この境界部にソース／ドレイン領域が
規定されている。
発明の方法に従って形成されたセルフアラインメント状
態のコンタクト用開口部１５０を備えており、ドレイン
１２４はセルフアラインメント状態のコンタクト用開口
部１５２を備えている。同様に、Ｎチャネルトランジス
タ１（１４のドレインはセルフアラインメント状態のコ
ンタクト用開口部１５４を備えており、Ｎチャネルトラ
ンジスタ１１０のドレインはセルフアラインメント状態
のコンタクト用開口部１５６を備えている。上記のセル
フアラインメント状態のコンタクト用開口部はゲートの
縁部と厚い酸化物層の境界縁部から離れて配置されてい
ることがわかる。この境界部にソース／ドレイン領域が
規定されている。
ノード１０６．１１２と対向するＣＭＯ３対の間に形成
された相互接続部は、第ルベルの多結晶層の上の第２の
レベルのシリサイド層の中に形成されている。この相互
接続部は、この第ルベルの多結晶層の上の酸化物層と本
発明に従って形成された側壁酸化物層との組み合わせに
よって第ルベルの多結晶層からは隔離されて配置されて
いる。
された相互接続部は、第ルベルの多結晶層の上の第２の
レベルのシリサイド層の中に形成されている。この相互
接続部は、この第ルベルの多結晶層の上の酸化物層と本
発明に従って形成された側壁酸化物層との組み合わせに
よって第ルベルの多結晶層からは隔離されて配置されて
いる。
Ｐチャネルトランジスタ１０８のドレインとＮチャネル
トランジスタ１１０のドレインの間のコンタクト１５２
ならびに１５６は、第２のレベルの多結晶層１６０によ
って相互に接続されている。さらに、第２のレベルの多
結晶層１６０を多結晶層１４６と接続するために、コン
タクト用開口部１４８を貫通するコンタクトが形成され
ている。第２のレベルの第２シリサイド層１６２が、Ｐ
チャネルトランジスタ１０２のドレインのセルフアライ
ンメント状態のコンタクト用開口部１５０とＮチャネル
トランジスタ１（１４のドレインのセルフアラインメン
ト状態のコンタクト用開口部１５４の間を接続するとと
もに、第１のポリレベル内の多結晶層１４２との導電性
接続を行うためにコンタクト用開口部１４４と接続する
目的で設けられている。
トランジスタ１１０のドレインの間のコンタクト１５２
ならびに１５６は、第２のレベルの多結晶層１６０によ
って相互に接続されている。さらに、第２のレベルの多
結晶層１６０を多結晶層１４６と接続するために、コン
タクト用開口部１４８を貫通するコンタクトが形成され
ている。第２のレベルの第２シリサイド層１６２が、Ｐ
チャネルトランジスタ１０２のドレインのセルフアライ
ンメント状態のコンタクト用開口部１５０とＮチャネル
トランジスタ１（１４のドレインのセルフアラインメン
ト状態のコンタクト用開口部１５４の間を接続するとと
もに、第１のポリレベル内の多結晶層１４２との導電性
接続を行うためにコンタクト用開口部１４４と接続する
目的で設けられている。
Ｎチャネルトランジスタ１１４と１１６は、第１のレベ
ルの多結晶層を形成する間に、多結晶層１６４と、トラ
ンジスタ１（１４のドレイン１３０に接続されたトラン
ジスタ１１４のソース／ドレイン経路と、トランジスタ
１１０のドレインに接続されたトランジスタ１１６のソ
ース／ドレイン経路とを用いて製造される。トランジス
タ１（１４と１１０のソースは、別のメタライズレベル
（図示せず〉を介して相互に接続されてグラウンドに接
続されている。
ルの多結晶層を形成する間に、多結晶層１６４と、トラ
ンジスタ１（１４のドレイン１３０に接続されたトラン
ジスタ１１４のソース／ドレイン経路と、トランジスタ
１１０のドレインに接続されたトランジスタ１１６のソ
ース／ドレイン経路とを用いて製造される。トランジス
タ１（１４と１１０のソースは、別のメタライズレベル
（図示せず〉を介して相互に接続されてグラウンドに接
続されている。
トランジスタ１１４と１１６のソース／ドレイン経路の
別の側は相互接続用メタライズレベル（図示せず）に接
続されてビット線を形成している。相互接続用メタライ
ズレベルを設けるためには、第２のレベルのシリサイド
から形成されたコンタクトパッド１６ｇをコンタクト用
開口部１７０の上に形成する。コンタクト用開口部１７
０は、活性領域の縁部の表面と、トランジスタ１１４と
１１６のゲートを形成する多結晶層１６４の縁部の表面
とに堆積された側壁酸化物によって形成される。コンタ
クトパッド１６８は多結晶層１６４と多結晶層１７２０
両方の上に重なり、多結晶層１７２が別の隣接した６−
Ｔセルに対するアクセス用トランジスタを形成する。コ
ンタクトパッド１６８は導電面となり、この導電面には
コンタクト用開口部１７４を介して相互接続用上方メタ
ライズレベルが接続される。コンタクト用開口部１７４
は、１つのコンタクト用開口部が中間レベル酸化物層（
図示せず）を貫通して形成されている理想的なコンタク
ト用開口部である。何らかの理由でアラインメントがず
れると、コンタクト用開口部１７４はコンタクトパッド
１６８の一方の端に向けてずれる。コンタクトパッド１
６８により、このコンタクトパッド１６８の下に位置す
るトランジスタのソース／ドレイン領域の面積を広くし
なくとも、相互接続用メタライズレベルが利用すること
のできる面積が広くなっていることがわかる。これは、
コンタクトパッド１６８が多結晶層１６４や多結晶層１
７２などの第１のレベルの多結晶層の隣接層の上に重な
るからである。
別の側は相互接続用メタライズレベル（図示せず）に接
続されてビット線を形成している。相互接続用メタライ
ズレベルを設けるためには、第２のレベルのシリサイド
から形成されたコンタクトパッド１６ｇをコンタクト用
開口部１７０の上に形成する。コンタクト用開口部１７
０は、活性領域の縁部の表面と、トランジスタ１１４と
１１６のゲートを形成する多結晶層１６４の縁部の表面
とに堆積された側壁酸化物によって形成される。コンタ
クトパッド１６８は多結晶層１６４と多結晶層１７２０
両方の上に重なり、多結晶層１７２が別の隣接した６−
Ｔセルに対するアクセス用トランジスタを形成する。コ
ンタクトパッド１６８は導電面となり、この導電面には
コンタクト用開口部１７４を介して相互接続用上方メタ
ライズレベルが接続される。コンタクト用開口部１７４
は、１つのコンタクト用開口部が中間レベル酸化物層（
図示せず）を貫通して形成されている理想的なコンタク
ト用開口部である。何らかの理由でアラインメントがず
れると、コンタクト用開口部１７４はコンタクトパッド
１６８の一方の端に向けてずれる。コンタクトパッド１
６８により、このコンタクトパッド１６８の下に位置す
るトランジスタのソース／ドレイン領域の面積を広くし
なくとも、相互接続用メタライズレベルが利用すること
のできる面積が広くなっていることがわかる。これは、
コンタクトパッド１６８が多結晶層１６４や多結晶層１
７２などの第１のレベルの多結晶層の隣接層の上に重な
るからである。
トランジスタ１１６と、ビット線に接続するためのソー
ス／ドレインは、コンタクトパッド１６８と似たコンタ
クトパッド１７６を備えている。コンタクトパッド１７
６は中間メタライズレベルに対してより大きな接触面積
を提供し、下に存在するソース／ドレイン内のコンタク
ト用開口部１７８とのインターフェイスとなる。コンタ
クト用開口部１８０は、相互接続用メタライズレベル（
図示せず）との接触用である。
ス／ドレインは、コンタクトパッド１６８と似たコンタ
クトパッド１７６を備えている。コンタクトパッド１７
６は中間メタライズレベルに対してより大きな接触面積
を提供し、下に存在するソース／ドレイン内のコンタク
ト用開口部１７８とのインターフェイスとなる。コンタ
クト用開口部１８０は、相互接続用メタライズレベル（
図示せず）との接触用である。
次に第１４図と第１５図を参照する。それぞれの図面は
部分１６８の第１３図の線１４−１４に沿った断面図と
斜視図であり、相互接続用メタライズレベルを示してい
る。多結晶層１６４はそれぞれの側が側壁酸化物層１８
２で規定され、多結晶層１７２はそれぞれの側が側壁酸
化物層１８４で規定されている。多結晶層１６４の上部
は保護用酸化物被覆層１８６で保護され、多結晶層１７
２の上部は保護用表面酸化物層１８８で保護されている
。酸化物層１８６と１８８は、第４図に示したように、
保護用酸化物層３６から製造される。多結晶層１６４と
１７２を用いて形成したゲートの下に位置するチャネル
領域は、共通のソース／ドレインウェル１９０によって
分離されている。従って、開口部１７０のコンタクトは
、ソース／ドレインウェル１９０の上に重なる側壁酸化
物層１８２と１８４の外面の間に形成される。
部分１６８の第１３図の線１４−１４に沿った断面図と
斜視図であり、相互接続用メタライズレベルを示してい
る。多結晶層１６４はそれぞれの側が側壁酸化物層１８
２で規定され、多結晶層１７２はそれぞれの側が側壁酸
化物層１８４で規定されている。多結晶層１６４の上部
は保護用酸化物被覆層１８６で保護され、多結晶層１７
２の上部は保護用表面酸化物層１８８で保護されている
。酸化物層１８６と１８８は、第４図に示したように、
保護用酸化物層３６から製造される。多結晶層１６４と
１７２を用いて形成したゲートの下に位置するチャネル
領域は、共通のソース／ドレインウェル１９０によって
分離されている。従って、開口部１７０のコンタクトは
、ソース／ドレインウェル１９０の上に重なる側壁酸化
物層１８２と１８４の外面の間に形成される。
コンタクト用開口部１７０を形成した後、第２のレベル
のシリサイドを表面に堆積させてパターニングし、コン
タクトパッド１６８を形成する。コンタクトパッド１６
８はコンタクト用開口部１７０よりも表面積がはるかに
大きいことがわかる。この操作の後、レベル間酸化物層
１９２を表面に形成して平坦にする。ピアホールの形態
の開口部１７４のコンタクトがレベル間酸化物層１９２
の間に形成される。次にメタライズ層１９４を表面にス
パッタリングしてパターニングし、メタライズレベルで
の相互接続部を形成する。第２のレベルのシリサイドか
ら形成されたコンタクトパッド１６８を用いるとコンタ
クト用開口部１７４をアラインメント状態にする領域を
広くすることができる。このように、コンタクトパッド
１６８は実際には第１のレベルでの表面積を広くするこ
となく開口部１７０のコンタクトを第２のレベルで広く
しているため、コンタクト用開口部１７０の面積を狭く
することができる。
のシリサイドを表面に堆積させてパターニングし、コン
タクトパッド１６８を形成する。コンタクトパッド１６
８はコンタクト用開口部１７０よりも表面積がはるかに
大きいことがわかる。この操作の後、レベル間酸化物層
１９２を表面に形成して平坦にする。ピアホールの形態
の開口部１７４のコンタクトがレベル間酸化物層１９２
の間に形成される。次にメタライズ層１９４を表面にス
パッタリングしてパターニングし、メタライズレベルで
の相互接続部を形成する。第２のレベルのシリサイドか
ら形成されたコンタクトパッド１６８を用いるとコンタ
クト用開口部１７４をアラインメント状態にする領域を
広くすることができる。このように、コンタクトパッド
１６８は実際には第１のレベルでの表面積を広くするこ
となく開口部１７０のコンタクトを第２のレベルで広く
しているため、コンタクト用開口部１７０の面積を狭く
することができる。
まとめると、導体の縁部と揃っているか、あるいは絶縁
用フィールド酸化物の鉛直表面の縁部と揃っているセル
ファライン状態のコンタクトを形成する方法が提供され
る。この方法には、まず最初に、少なくとも１つの鉛直
表面をもつ活性領域に導電構造を規定する操作が含まれ
る。次に、同型酸化物層を基板の上に堆積されてから異
方性エツチングして、鉛直表面に側壁層を形成する。導
電構造は、最初は、この導電構造の全体が保護用酸化物
に囲まれるよう、保護用表面酸化物を上に堆積させて製
造する。鉛直表面の側壁酸化物層は、コンタクト用ピア
ホールの１つの表面を形成する。
用フィールド酸化物の鉛直表面の縁部と揃っているセル
ファライン状態のコンタクトを形成する方法が提供され
る。この方法には、まず最初に、少なくとも１つの鉛直
表面をもつ活性領域に導電構造を規定する操作が含まれ
る。次に、同型酸化物層を基板の上に堆積されてから異
方性エツチングして、鉛直表面に側壁層を形成する。導
電構造は、最初は、この導電構造の全体が保護用酸化物
に囲まれるよう、保護用表面酸化物を上に堆積させて製
造する。鉛直表面の側壁酸化物層は、コンタクト用ピア
ホールの１つの表面を形成する。
この操作の後、基板の上に導電材料倣を堆積させ、この
層をパターニングしエツチングすることによってコンタ
クトを形成する。
層をパターニングしエツチングすることによってコンタ
クトを形成する。
好ましい実施例について詳しく説明したが、特許請求の
範囲に記載された本発明の精神ならびに範囲を逸脱する
ことなく様々な変形、置換、変更を行うことができる。
範囲に記載された本発明の精神ならびに範囲を逸脱する
ことなく様々な変形、置換、変更を行うことができる。
第１図は、最初の基板にＮ型ウェルとＰ型ウェルを形成
するための不純物を注入した後の断面図である。 第２図は、Ｎ型ウェルとＰ型ウェルを形成するための不
純物が注入されてＮ型ウェルとＰ型ウェルが形成された
基板の断面図である。 第３図は、厚い酸化物層を第２図の基板の上に成長させ
てパターニングすることにより活性領域を形成した基板
の断面図である。 第４図は、第３図の基板の活性領域をエツチングし、Ｐ
型ウェル内の閾値電圧Ｖアを調節した後の断面図である
。 第５図は、多結晶シリコン層が第４図の基板を覆って同
形に形成され、その上に酸化物層が堆積された状態の断
面図である。 第６図は、第５図の基板をパターニングしエツチングし
てゲート電極を形成した後、ソース領域とドレイン領域
にわずかに不純物をドーピングした状態の断面図の一部
である。 第７図は、第６図の基板の表面に同形の酸化物層を堆積
させた状態の断面図である。 第８図は、第７図の基板の酸化物層を異方性エツチング
した後にソース／ドレイン領域に不純物の注入を行った
状態の断面図である。 第９図は、第８図の基板の表面にシリサイドからなる第
２の導電層を堆積させた状態の断面図である。 第１０図は、第９図の基板の第２の導電層をパターニン
グしエツチングした状態の断面図である。 第１１図は、第１０図の基板内の１つのトランジスタの
平面図である。 第１２図は、６−ＴスタティックＲＡＭメモリセルの回
路図である。 第１３図は、本発明の方法を利用して製造した第１２図
の６−Ｔメモリセルの平面図である。 第１４図と第１５図は、それぞれ、メタライズレベルと
第２の導電レベルの間の相互接続状態の断面図と斜視図
である。 （主な参照番号） １０・・ （シリコン）基板、 １２・・Ｐ型ウェル領域、１４・・Ｎ型ウェル領域、１
６．２２．３６．５０．５６．６４．１８６．１８８．
１９２・・酸化物層、 １８・・Ｐ型ウェル、２０・・Ｎ型ウェル、２４・・フ
ォトレジスト層、 ２６．２８．４０・・活性領域、 ３０．３２．４６．５２・・ゲート酸化物層、３４．４
８．５４．１３８．１４０．１６０．１６４．１７２・
・多結晶シリコン層（多結晶層）、 ３８．７４．７６．１００．１４４．１４８．１５０．
１５２．１５４．１５６．１７０．１７４．１７８．１
８０・・開口部、４２．４４・・ゲート電極、 ５８．６０．６２・・ソース／ドレイン領域、６６．６
８．７０．７２．８８．１８２．１８４・・側壁酸化物
層、７５．７７・・高濃度ドーピングソース／ドレイン
領域、 ７８．８０．８２．８４・・拡散低濃度ドーピング領域
、９０．１６２・・導電層（シリサイド層）、９２．９
４．１５６・・コンタクト、 ９８．１６８．１７６・・コンタクトパッド、１０２．
１０８・・Ｐチャネルトランジスタ、１（１４．１１０
．１１４．１１６・・Ｎチャネルトランジスタ、１１８
．１２２．１２８．１３２・・ソース、１２０．１２４
．１３０．１３４・・ドレイン、１４２．１４６・・相
互接続部、 １９０・・ソース／ドレインウェル、 １９４ ・・メタライズ層
するための不純物を注入した後の断面図である。 第２図は、Ｎ型ウェルとＰ型ウェルを形成するための不
純物が注入されてＮ型ウェルとＰ型ウェルが形成された
基板の断面図である。 第３図は、厚い酸化物層を第２図の基板の上に成長させ
てパターニングすることにより活性領域を形成した基板
の断面図である。 第４図は、第３図の基板の活性領域をエツチングし、Ｐ
型ウェル内の閾値電圧Ｖアを調節した後の断面図である
。 第５図は、多結晶シリコン層が第４図の基板を覆って同
形に形成され、その上に酸化物層が堆積された状態の断
面図である。 第６図は、第５図の基板をパターニングしエツチングし
てゲート電極を形成した後、ソース領域とドレイン領域
にわずかに不純物をドーピングした状態の断面図の一部
である。 第７図は、第６図の基板の表面に同形の酸化物層を堆積
させた状態の断面図である。 第８図は、第７図の基板の酸化物層を異方性エツチング
した後にソース／ドレイン領域に不純物の注入を行った
状態の断面図である。 第９図は、第８図の基板の表面にシリサイドからなる第
２の導電層を堆積させた状態の断面図である。 第１０図は、第９図の基板の第２の導電層をパターニン
グしエツチングした状態の断面図である。 第１１図は、第１０図の基板内の１つのトランジスタの
平面図である。 第１２図は、６−ＴスタティックＲＡＭメモリセルの回
路図である。 第１３図は、本発明の方法を利用して製造した第１２図
の６−Ｔメモリセルの平面図である。 第１４図と第１５図は、それぞれ、メタライズレベルと
第２の導電レベルの間の相互接続状態の断面図と斜視図
である。 （主な参照番号） １０・・ （シリコン）基板、 １２・・Ｐ型ウェル領域、１４・・Ｎ型ウェル領域、１
６．２２．３６．５０．５６．６４．１８６．１８８．
１９２・・酸化物層、 １８・・Ｐ型ウェル、２０・・Ｎ型ウェル、２４・・フ
ォトレジスト層、 ２６．２８．４０・・活性領域、 ３０．３２．４６．５２・・ゲート酸化物層、３４．４
８．５４．１３８．１４０．１６０．１６４．１７２・
・多結晶シリコン層（多結晶層）、 ３８．７４．７６．１００．１４４．１４８．１５０．
１５２．１５４．１５６．１７０．１７４．１７８．１
８０・・開口部、４２．４４・・ゲート電極、 ５８．６０．６２・・ソース／ドレイン領域、６６．６
８．７０．７２．８８．１８２．１８４・・側壁酸化物
層、７５．７７・・高濃度ドーピングソース／ドレイン
領域、 ７８．８０．８２．８４・・拡散低濃度ドーピング領域
、９０．１６２・・導電層（シリサイド層）、９２．９
４．１５６・・コンタクト、 ９８．１６８．１７６・・コンタクトパッド、１０２．
１０８・・Ｐチャネルトランジスタ、１（１４．１１０
．１１４．１１６・・Ｎチャネルトランジスタ、１１８
．１２２．１２８．１３２・・ソース、１２０．１２４
．１３０．１３４・・ドレイン、１４２．１４６・・相
互接続部、 １９０・・ソース／ドレインウェル、 １９４ ・・メタライズ層
Claims (22)
- （１）半導体構造の第１の構造レベルからこの半導体構
造の第２の構造レベルまでコンタクトホールを形成する
ために、 第１の構造レベルに導電材料層を形成し、 第１の構造レベルのこの導電材料層の上に絶縁材料から
なる被覆層を形成して保護用絶縁層とし、第２の構造レ
ベルはこの被覆層の上面の上方に位置し、 上記被覆層と上記導電材料層をパターニングして、少な
くとも１つのほぼ垂直な壁を有する所定の導電構造を画
成し、 第１の構造レベルの上記導電材料層の上に、当該導電材
料層に倣った絶縁材料からなる倣い層を形成し、 上記絶縁材料倣い層の部分の中で上記導電構造のほぼ鉛
直な壁の上の部分が除去されないように上記絶縁材料倣
い層をほぼ鉛直方向に第２の構造レベルから第１の構造
レベルまで異方性エッチングすることにより、この異方
性エッチング段階で絶縁材料からなる側壁層を残すとと
もに、この絶縁材料側壁層の厚さだけ上記のほぼ鉛直な
壁から離されて第１の構造レベルの表面を露出させる操
作を含む方法であって、 上記被覆層のうちで上記導電構造の上に残っている部分
と、上記側壁絶縁層とが、上記導電構造の導電部分を電
気的に絶縁しており、 上記側壁絶縁層の外面は、この側壁絶縁層の厚さだけ上
記被覆構造のほぼ鉛直な壁から離されたコンタクトホー
ルの側壁となることを特徴とする方法。 - （２）上記被覆層と上記導電材料層のパターニング段階
が、 絶縁材料からなるこの被覆層の上面にパターンを形成し
、 この被覆層とこの導電材料層を、所定のパターンに従っ
て第１の構造レベルまでエッチングする操作を含むこと
を特徴とする請求項１に記載の方法。 - （３）絶縁材料からなる上記被覆層と上記絶縁材料倣い
層が二酸化シリコンを含み、上記半導体構造はシリコン
をベースとした材料を含んでいることを特徴とする請求
項１に記載の方法。 - （４）上記第１の構造レベルを基板の表面上に形成する
ことを特徴とする請求項３に記載の方法。 - （５）上記基板の上に厚い酸化物層を形成し、この厚い
酸化物層をパターニングしエッチングして、ほぼ鉛直な
壁を有する厚い酸化物層の絶縁部分を規定し、該絶縁部
分の一部を第１の構造レベルと一致させる操作をさらに
含み、 上記絶縁材料倣い層の絶縁性側壁層は、この絶縁性側壁
層の厚さの分だけコンタクトホールを上記絶縁部分の縁
部から離すためにこの絶縁部分のほぼ鉛直な側壁の上に
形成することを特徴とする請求項４に記載の方法。 - （６）上記コンタクトホールを形成した後に上記半導体
基板の上に導電材料からなる倣い層を形成し、上記導電
材料層をパターニングして上記コンタクトホールにコン
タクトを形成する操作をさらに含むことを特徴とする請
求項１に記載の方法。 - （７）絶縁材料からなる上記被覆層をパターニングし、
このパターニングされた部分を除去して第１の構造レベ
ル内の上記導電材料層の領域を選択的に露出させた後、
上記絶縁材料倣い層を形成して、層間コンタクトホール
を上記導電構造の表面に形成する操作をさらに含むこと
を特徴とする請求項１に記載の方法。 - （８）上記コンタクトホールを形成した後に上記半導体
基板の上に絶縁材料からなる第２の倣い層を形成し、 上記導電材料層をパターニングして上記層間コンタクト
ホール内にコンタクトを形成する操作をさらに含むこと
を特徴とする請求項７に記載の方法。 - （９）半導体構造基板を含む半導体構造内で上方の第２
の構造レベルから下方の第１の構造レベルまでコンタク
トを形成する方法であって、 半導体基板の上に厚い酸化物層を形成し、 この厚い酸化物層をパターニングして第１のレベルにお
いて少なくとも１つの活性領域を規定し、この活性領域
の表面の少なくとも一部の上に導電構造を形成し、この
導電構造は、上記活性領域の周辺部において厚い上記酸
化物層の縁部から離れた少なくとも１つのほぼ鉛直な壁
を備え、この導電構造は、導電材料層と、この導電材料
層の上に堆積された絶縁材料からなる被覆層とを備え、
第２の構造レベルはこの被覆層の上方に位置し、上記導
電構造のほぼ鉛直な側壁の表面に絶縁材料からなる側壁
層を形成して、この絶縁性側壁層と上記被覆層とが上記
導電構造の導電層の頂部と側部を電気的に絶縁し、 第２の構造レベルに、下方の第１の構造レベルまで延び
ており、上記活性領域の露出表面と接触する導電材料か
らなる倣い層を形成し、 所定のパターンに従って上記導電材料倣い層をパターニ
ングして、第２の構造レベルから第１の構造レベルまで
導電性コンタクトを形成し、上記絶縁性側壁層の外面が
このコンタクトの開口部の周辺部を形成し、かつ、上記
導電構造の被覆層がこの導電構造内の導電層を上記導電
材料倣い層から電気的に絶縁するようにする操作を含む
ことを特徴とする方法。 - （１０）上記導電構造の上の被覆層に選択的に開口部を
形成してその下の導電層の所定の領域を露出させ、上記
導電材料倣い層が上記導電構造の導電層の上面と上記選
択的開口部の位置で接触するようにし、 上記導電材料倣い層をパターニングして、上記選択的開
口部を介して第２の構造レベルと上記導電構造内の導電
材料の上面とが接触するようにする操作をさらに含むこ
とを特徴とする請求項９に記載の方法。 - （１１）厚い酸化物層で囲まれた活性領域を形成する上
記段階が、 上記基板の表面に所定の厚さの厚い酸化物層を形成し、 この厚い酸化物層の上面にマスク層を形成して上記活性
領域を規定し、 厚い上記酸化物層のうちでマスクによって規定された活
性領域の上に堆積された部分を選択的に除去して、この
活性領域の周辺部でほぼ鉛直な壁を厚い上記酸化物層に
形成する操作をさらに含むことを特徴とする請求項９に
記載の方法。 - （１２）厚い上記酸化物層のほぼ鉛直な壁の表面に絶縁
材料からなる側壁層を形成した後、上記構造レベルに導
電材料からなる倣い層を形成する操作をさらに含むこと
を特徴とする請求項１１に記載の方法。 - （１３）上記導電構造が、上記導電層と上記活性領域の
表面の間に配置された絶縁材料層をさらに備え、上記導
電構造はトランジスタのゲート電極を備え、このゲート
電極はソース側のほぼ鉛直な表面と、ドレイン側のほぼ
鉛直な表面とを有している方法であって、 基板とは反対の伝導型の不純物をゲート電極のいずれか
の側において活性領域の表面にわずかにドーピングし、 上記導電構造のほぼ鉛直な表面に絶縁性側壁層を形成す
る上記段階は、ゲート電極のソース側とドレイン側の両
方の側のほぼ鉛直な表面の上に絶縁性側壁層を形成する
操作を含み、 基板とは反対の伝導型の不純物をゲート電極のいずれか
の側において活性領域の表面に大量にドーピングする操
作を含むことを特徴とする請求項９に記載の方法。 - （１４）不純物をわずかにドーピングする方法と不純物
を大量にドーピングする方法がイオン注入技術を含むこ
とを特徴とする請求項１３に記載の方法。 - （１５）上記導電構造のほぼ鉛直な表面に絶縁性側壁を
形成する上記段階が、 上記活性領域の表面に所定の厚さの酸化物倣い層を形成
し、 上記導電構造の絶縁材料からなる被覆層は完全には除去
されず、活性領域の露出面が上記酸化物倣い層の厚さの
分だけ上記導電構造のほぼ鉛直な表面から離れるように
して、上記酸化物倣い層を、主として鉛直方向に、少な
くともこの酸化物倣い層の水平表面を除去するのに必要
とされる所定の時間にわたってエッチングする操作を含
むことを特徴とする請求項９に記載の方法。 - （１６）上記導電構造を形成する段階が、 上記活性領域の表面に導電材料層を堆積させ、この導電
材料層の上に絶縁材料層を形成し、上記導電層と絶縁材
料層を合わせてパターニングして上記導電構造を規定し
、 上記導電層と絶縁材料層を合わせてエッチングして少な
くとも１つのほぼ鉛直な表面を有する所定の導電構造パ
ターンに従う導電構造を形成する操作を含むことを特徴
とする請求項９に記載の方法。 - （１７）上記導電層を形成する上記段階が、上記活性領
域の表面にシリサイド層を堆積させる操作を含み、上記
絶縁材料層を形成する上記段階が、上記活性領域の表面
に二酸化シリコン層を堆積させる操作を含み、上記基板
はシリコンであることを特徴とする請求項１６に記載の
方法。 - （１８）集積回路内にセルファラインコンタクトを備え
るＭＯＳトランジスタを形成する方法であって、基板内
に複数の活性領域を形成し、各活性領域は厚い絶縁層で
境界を規定し、 上記の活性領域と厚い絶縁層の上に絶縁材料からなるゲ
ート層を形成し、 絶縁材料からなるこのゲート層の表面に倣う第１の導電
材料層を形成し、 この第１の導電材料層の上に絶縁材料からなる被覆層を
形成し、 上記のゲート絶縁層と、第１の導電材料層と、絶縁材料
からなる被覆層とをパターニングしエッチングして、上
記活性領域内にほぼ鉛直な側壁を有するゲート電極を形
成し、 基板の伝導型とは反対の伝導型の少量の不純物を上記活
性領域において上記ゲート電極の両側にドーピングして
、わずかにドーピングされたソース／ドレイン領域を形
成し、 上記ゲート電極のほぼ鉛直な側壁の表面に絶縁材料から
なる側壁層を所定の厚さに形成し、基板の伝導型とは反
対の伝導型の不純物を上記活性領域において上記ゲート
電極の両側に大量にドーピングして、大量にドーピング
されたソース／ドレイン領域を形成し、 上記のゲート電極と、活性領域と、絶縁性側壁層と、基
板の形態に合致した厚い絶縁層との上に倣う第２の導電
材料層を形成して、この第２の導電材料層が、ほぼ絶縁
材料からなる上記側壁の厚さの分だけ上記ゲート電極か
ら離された活性領域の表面と接触するようにし、 所定のパターンに従ってこの第２の導電材料層をパター
ニングしエッチングして、基板の表面の上方の第２のレ
ベルから大量にドーピングされたソース／ドレイン領域
までの接続パターンとコンタクトを設ける操作を含むこ
とを特徴とする方法。 - （１９）上記活性領域を形成する上記段階が、基板の表
面に厚い酸化物層を形成し、 この厚い酸化物層をパターニングしエッチングして活性
領域の上に位置する部分を除去することにより活性領域
の境界部での厚い酸化物層がほぼ鉛直な表面を有するよ
うにする操作を含み、ゲート電極の上のほぼ鉛直な表面
の上に絶縁材料からなる側壁層を形成する上記段階にお
いては、厚い上記酸化物層をパターニングしエッチング
した後にこの厚い酸化物層のほぼ鉛直な表面の上に絶縁
材料からなる側壁層も形成することを特徴とする請求項
１８に記載の方法。 - （２０）上記ゲート絶縁材料と絶縁材料からなる上記被
覆層が酸化物であり、第１の導電材料層がドーピングさ
れた多結晶シリコンであることを特徴とする請求項１８
に記載の方法。 - （２１）絶縁材料からなる側壁層を形成する上記段階が
、 上記のゲート電極と、活性領域と、厚い酸化物層との上
に倣う酸化物層を形成し、 上記酸化物層を異方的にエッチングして上記酸化物層の
水平表面の上の部分を除去することにより上記酸化物層
の一部をエッチングされないほぼ鉛直な表面上に残す操
作を含み、 異方性エッチングを行う上記段階は、上記酸化物層が厚
さの分だけ除去されたときに異方性エッチングを停止し
て、最小限に除去された絶縁材料からなる被覆層のゲー
ト電極上に残った部分が除去されるようにする操作を含
むことを特徴とする請求項１８に記載の方法。 - （２２）絶縁材料からなる上記被覆層の選択領域を除去
して下に位置する第１の導電層を露出させた後、パター
ニングを行い、 ゲート電極を形成して、第２の導電材料層を上記の選択
領域で第１の導電材料層の表面と接触させる操作をさら
に含むことを特徴とする請求項１８に記載の方法。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/172,299 US4868138A (en) | 1988-03-23 | 1988-03-23 | Method for forming a self-aligned source/drain contact for an MOS transistor |
| US172299 | 1988-03-23 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001285943A Division JP2002164356A (ja) | 1988-03-23 | 2001-09-19 | Ｍｏｓトランジスタにおいてセルフアラインソース／ドレインコンタクトを形成する方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
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|---|---|---|---|
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| JP2001285943A Pending JP2002164356A (ja) | 1988-03-23 | 2001-09-19 | Ｍｏｓトランジスタにおいてセルフアラインソース／ドレインコンタクトを形成する方法 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001285943A Pending JP2002164356A (ja) | 1988-03-23 | 2001-09-19 | Ｍｏｓトランジスタにおいてセルフアラインソース／ドレインコンタクトを形成する方法 |
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