JPH05145042A - 半導体メモリ素子、メモリ装置及びその製造方法 - Google Patents
半導体メモリ素子、メモリ装置及びその製造方法Info
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- JPH05145042A JPH05145042A JP3334289A JP33428991A JPH05145042A JP H05145042 A JPH05145042 A JP H05145042A JP 3334289 A JP3334289 A JP 3334289A JP 33428991 A JP33428991 A JP 33428991A JP H05145042 A JPH05145042 A JP H05145042A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7827—Vertical transistors
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
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Abstract
(57)【要約】
【目的】 プレーナセル構造をさらに高集積化するとと
もに、動作速度を速める。 【構成】 Ｐ型シリコン基板１に広い面積のソースが形
成され、ソース４上には帯状のワードライン１０，１２
が複数個互いに平行に形成され、ワードラインの両側壁
にはゲート酸化膜１４が形成され、ワードライン間には
エピタキシャル層１６が形成されている。ワードライン
上の酸化膜１２とエピタキシャル層１６上にはワードラ
インと直交する方向に複数のビットラインが互いに平行
な帯状に形成され、ビットラインの多結晶シリコン膜１
８の下側にはエピタキシャル層１６にドレインが形成さ
れている。ゲート酸化膜１４と接するエピタキシャル層
１６にはドレイン２２とソース４の間にチャネルが形成
され、そのメモリ素子がオンとなるときは縦方向の電流
が流れる。
もに、動作速度を速める。 【構成】 Ｐ型シリコン基板１に広い面積のソースが形
成され、ソース４上には帯状のワードライン１０，１２
が複数個互いに平行に形成され、ワードラインの両側壁
にはゲート酸化膜１４が形成され、ワードライン間には
エピタキシャル層１６が形成されている。ワードライン
上の酸化膜１２とエピタキシャル層１６上にはワードラ
インと直交する方向に複数のビットラインが互いに平行
な帯状に形成され、ビットラインの多結晶シリコン膜１
８の下側にはエピタキシャル層１６にドレインが形成さ
れている。ゲート酸化膜１４と接するエピタキシャル層
１６にはドレイン２２とソース４の間にチャネルが形成
され、そのメモリ素子がオンとなるときは縦方向の電流
が流れる。
Description
【０００１】
【産業上の利用分野】本発明はプレーナセル構造と称さ
れる半導体メモリ装置に関するものである。
れる半導体メモリ装置に関するものである。
【０００２】
【従来の技術】一般のＭＯＳ型半導体集積回路装置は、
フィールド酸化膜によって素子分離を行ない、ソース領
域とドレイン領域はゲート電極をマスクにしてセルフア
ライン法により不純物が基板に導入されて形成されてい
る。ソース領域とドレイン領域のコンタクトはトランジ
スタ１個について１個又は２個が必要であるため、コン
タクトマージンや配線ピッチによって高集積化が妨げら
れる欠点がある。そこで、その問題を解決するために、
プレーナセル構造と称される半導体集積回路装置が提案
されている（特開昭６１−２８８４６４号公報，特開昭
６３−９６９５３号公報などを参照）。プレーナセル構
造では、複数のＭＯＳトランジスタのソース領域のため
の連続した拡散領域と、複数のＭＯＳトランジスタのド
レイン領域のための連続した拡散領域とが互いに平行に
基板に形成され、基板上には絶縁膜を介して両拡散領域
に交差するワードラインが形成される。
フィールド酸化膜によって素子分離を行ない、ソース領
域とドレイン領域はゲート電極をマスクにしてセルフア
ライン法により不純物が基板に導入されて形成されてい
る。ソース領域とドレイン領域のコンタクトはトランジ
スタ１個について１個又は２個が必要であるため、コン
タクトマージンや配線ピッチによって高集積化が妨げら
れる欠点がある。そこで、その問題を解決するために、
プレーナセル構造と称される半導体集積回路装置が提案
されている（特開昭６１−２８８４６４号公報，特開昭
６３−９６９５３号公報などを参照）。プレーナセル構
造では、複数のＭＯＳトランジスタのソース領域のため
の連続した拡散領域と、複数のＭＯＳトランジスタのド
レイン領域のための連続した拡散領域とが互いに平行に
基板に形成され、基板上には絶縁膜を介して両拡散領域
に交差するワードラインが形成される。
【０００３】プレーナセル構造では、素子分離用にフィ
ールド酸化膜を設ける必要がなく、また、ソース領域と
ドレイン領域が複数個のトランジスタで共有されるの
で、そのコンタクトも数個または数十個のトランジスタ
に１個の割りですみ、高集積化を図る上で好都合であ
る。提案されているプレーナセル構造の例を図４に示
す。（Ａ）はメモリー部であり、（Ｂ）はメモリー部を
若干簡略化し、周辺トランジスタ部の一部とともに示し
た断面図である。メモリー部と周辺トランジスタ部の間
や周辺トランジスタ間を分離するために、チャネルスト
ッパ層５４とフィールド酸化膜５６が形成されている。
ールド酸化膜を設ける必要がなく、また、ソース領域と
ドレイン領域が複数個のトランジスタで共有されるの
で、そのコンタクトも数個または数十個のトランジスタ
に１個の割りですみ、高集積化を図る上で好都合であ
る。提案されているプレーナセル構造の例を図４に示
す。（Ａ）はメモリー部であり、（Ｂ）はメモリー部を
若干簡略化し、周辺トランジスタ部の一部とともに示し
た断面図である。メモリー部と周辺トランジスタ部の間
や周辺トランジスタ間を分離するために、チャネルスト
ッパ層５４とフィールド酸化膜５６が形成されている。
【０００４】メモリー部においては、複数個のメモリト
ランジスタについて連続する互いに平行な帯状のＮ型拡
散層４２ｓ，４２ｄが形成されている。基板４０上には
ゲート酸化膜４４を介し、拡散層４２ｓ，４２ｄ上には
ゲート酸化膜４４より厚いシリコン酸化膜４６を介して
多結晶シリコン層にてなるゲート電極を兼ねるワードラ
イン４８が拡散層４２ｓ，４２ｄの長手方向と直交して
交差する方向に形成されている。周辺トランジスタにお
いて、５０ｓはソース、５０ｄはドレインであり、基板
４０上にはゲート酸化膜４４を介して多結晶シリコン層
にてなるゲート電極５２が形成されている。
ランジスタについて連続する互いに平行な帯状のＮ型拡
散層４２ｓ，４２ｄが形成されている。基板４０上には
ゲート酸化膜４４を介し、拡散層４２ｓ，４２ｄ上には
ゲート酸化膜４４より厚いシリコン酸化膜４６を介して
多結晶シリコン層にてなるゲート電極を兼ねるワードラ
イン４８が拡散層４２ｓ，４２ｄの長手方向と直交して
交差する方向に形成されている。周辺トランジスタにお
いて、５０ｓはソース、５０ｄはドレインであり、基板
４０上にはゲート酸化膜４４を介して多結晶シリコン層
にてなるゲート電極５２が形成されている。
【０００５】メモリー部において、破線で囲まれた領域
５４は１個のメモリートランジスタを表わしている。各
メモリートランジスタは、ＲＯＭコードを決めるために
イオン注入によってしきい値が設定されている。例え
ば、各メモリートランジスタのチャネル領域に例えばボ
ロンを注入してしきい値を高めるか、注入しないでしき
い値を低いままとしている。いま、メモリートランジス
タ５４のワードラインが選択されて電圧が印加されたと
き、そのメモリートランジスタ５４のしきい値が低いも
のであればビットライン（ドレイン）４２ｄからソース
４２ｓへ電流が流れ、もし、しきい値が高いものであれ
ば電流が流れないので、ビットライン４２ｄに接続され
たセンス回路によってＲＯＭの内容が読み出される。
５４は１個のメモリートランジスタを表わしている。各
メモリートランジスタは、ＲＯＭコードを決めるために
イオン注入によってしきい値が設定されている。例え
ば、各メモリートランジスタのチャネル領域に例えばボ
ロンを注入してしきい値を高めるか、注入しないでしき
い値を低いままとしている。いま、メモリートランジス
タ５４のワードラインが選択されて電圧が印加されたと
き、そのメモリートランジスタ５４のしきい値が低いも
のであればビットライン（ドレイン）４２ｄからソース
４２ｓへ電流が流れ、もし、しきい値が高いものであれ
ば電流が流れないので、ビットライン４２ｄに接続され
たセンス回路によってＲＯＭの内容が読み出される。
【０００６】
【発明が解決しようとする課題】プレーナセル構造にお
いて、さらに微細化を図ろうとした場合、拡散層４２
ｓ，４２ｄによるショートチャネル効果によって微細化
が制約される。周辺トランジスタのような通常のＭＯＳ
トランジスタでは拡散層をＬＤＤ構造とすることにより
ショートチャネル効果の問題を回避できるが、プレーナ
セル構造ではその構造上ＬＤＤ構造を採用することは困
難である。ビットライン４２ｄとソース４２ｓが基板４
０に形成された拡散層により形成されているため、抵抗
値が高く、またドレイン４２ｄとソース４２ｓの底面と
側壁に接合が形成されるため寄生容量が発生し、これら
の高抵抗と寄生容量によって動作速度が遅延することが
考えられる。本発明はプレーナセル構造をさらに高集積
化するとともに、動作速度を速めることを目的とするも
のである。
いて、さらに微細化を図ろうとした場合、拡散層４２
ｓ，４２ｄによるショートチャネル効果によって微細化
が制約される。周辺トランジスタのような通常のＭＯＳ
トランジスタでは拡散層をＬＤＤ構造とすることにより
ショートチャネル効果の問題を回避できるが、プレーナ
セル構造ではその構造上ＬＤＤ構造を採用することは困
難である。ビットライン４２ｄとソース４２ｓが基板４
０に形成された拡散層により形成されているため、抵抗
値が高く、またドレイン４２ｄとソース４２ｓの底面と
側壁に接合が形成されるため寄生容量が発生し、これら
の高抵抗と寄生容量によって動作速度が遅延することが
考えられる。本発明はプレーナセル構造をさらに高集積
化するとともに、動作速度を速めることを目的とするも
のである。
【０００７】
【課題を解決するための手段】本発明の半導体メモリ素
子は、広い面積のソース領域上に絶縁膜を介してワード
ラインが帯状に形成され、ワードラインの両側壁にはゲ
ート酸化膜が形成され、ゲート酸化膜に接してワードラ
インの側方にはシリコンエピタキシャル層が形成されて
おり、ワードライン上には絶縁膜が形成され、そのワー
ドライン上の絶縁膜と前記エピタキシャル層上にワード
ラインと交差する方向のビットラインが形成され、前記
エピタキシャル層に厚み方向のチャネル領域を有し、記
憶すべきデータに応じてチャネル領域に不純物が導入さ
れて電源電圧では動作しない程度にしきい値が高められ
ている。本発明の半導体メモリ装置は、上記のメモリ素
子を複数個配列したものである。
子は、広い面積のソース領域上に絶縁膜を介してワード
ラインが帯状に形成され、ワードラインの両側壁にはゲ
ート酸化膜が形成され、ゲート酸化膜に接してワードラ
インの側方にはシリコンエピタキシャル層が形成されて
おり、ワードライン上には絶縁膜が形成され、そのワー
ドライン上の絶縁膜と前記エピタキシャル層上にワード
ラインと交差する方向のビットラインが形成され、前記
エピタキシャル層に厚み方向のチャネル領域を有し、記
憶すべきデータに応じてチャネル領域に不純物が導入さ
れて電源電圧では動作しない程度にしきい値が高められ
ている。本発明の半導体メモリ装置は、上記のメモリ素
子を複数個配列したものである。
【０００８】本発明の製造方法は、以下の工程（Ａ）か
ら（Ｉ）を含んでいる。（Ａ）シリコン基板の広い面積
に第１導電型の不純物を導入してソース領域を形成する
工程、（Ｂ）ソース領域上に下層絶縁膜を形成し、その
上に多結晶シリコン膜又はさらにその上に高融点金属膜
もしくは高融点金属シリサイド膜を有する第１の導電膜
を形成し、さらにその上に上層絶縁膜を形成する工程、
（Ｃ）上層絶縁膜、第１の導電膜及び下層絶縁膜をパタ
ーン化して互いに平行な帯状のワードラインを形成する
工程、（Ｄ）ワードラインの側壁にゲート酸化膜を形成
する工程、（Ｅ）ワードライン間の領域に第２導電型の
シリコンエピタキシャル層を形成する工程、（Ｆ）前記
エピタキシャル層でチャネル領域となるべき領域のう
ち、記憶すべきデータに応じた領域に第２導電型不純物
を導入して電源電圧では動作しない程度までしきい値電
圧を高める工程、（Ｇ）ワードラインの上層絶縁膜及び
前記エピタキシャル層上に第１導電型の不純物を含む多
結晶シリコン膜又はさらにその上に高融点金属膜もしく
は高融点金属シリサイド膜を有する第２の導電膜を形成
する工程、（Ｈ）第２の導電膜をワードラインに交差す
る互いに平行な帯状にパターン化する工程、（Ｉ）熱処
理を施し、第２の導電膜の多結晶シリコン膜中の不純物
を前記エピタキシャル層に拡散させてドレイン領域を形
成する工程。
ら（Ｉ）を含んでいる。（Ａ）シリコン基板の広い面積
に第１導電型の不純物を導入してソース領域を形成する
工程、（Ｂ）ソース領域上に下層絶縁膜を形成し、その
上に多結晶シリコン膜又はさらにその上に高融点金属膜
もしくは高融点金属シリサイド膜を有する第１の導電膜
を形成し、さらにその上に上層絶縁膜を形成する工程、
（Ｃ）上層絶縁膜、第１の導電膜及び下層絶縁膜をパタ
ーン化して互いに平行な帯状のワードラインを形成する
工程、（Ｄ）ワードラインの側壁にゲート酸化膜を形成
する工程、（Ｅ）ワードライン間の領域に第２導電型の
シリコンエピタキシャル層を形成する工程、（Ｆ）前記
エピタキシャル層でチャネル領域となるべき領域のう
ち、記憶すべきデータに応じた領域に第２導電型不純物
を導入して電源電圧では動作しない程度までしきい値電
圧を高める工程、（Ｇ）ワードラインの上層絶縁膜及び
前記エピタキシャル層上に第１導電型の不純物を含む多
結晶シリコン膜又はさらにその上に高融点金属膜もしく
は高融点金属シリサイド膜を有する第２の導電膜を形成
する工程、（Ｈ）第２の導電膜をワードラインに交差す
る互いに平行な帯状にパターン化する工程、（Ｉ）熱処
理を施し、第２の導電膜の多結晶シリコン膜中の不純物
を前記エピタキシャル層に拡散させてドレイン領域を形
成する工程。
【０００９】
【実施例】図１は一実施例を表わす。（Ａ）は断面図、
（Ｂ）は（Ａ）のｂ−ｂ’線位置での断面図、（Ｃ）は
（Ａ）のｃ−ｃ’線位置での断面図である。ただし、
（Ｂ），（Ｃ）は（Ａ）より縮小して描かれている。Ｐ
型シリコン基板１に砒素やリンなどのＮ型不純物が導入
されて広い面積のＮ型拡散層４が形成されている。拡散
層４はメモリ素子のソースとなる拡散領域であり、複数
個のメモリ素子に共通に広い面積にわたってパターン化
されないで形成されている。ソース４上には紙面垂直方
向に延びる帯状のワードラインが複数個互いに平行に形
成されている。ワードラインは多結晶シリコン膜８とそ
の上に形成された高融点金属のタングステン膜１０とか
らなる導電層にてなり、ゲート電極を兼ねる。ワードラ
イン８，１０とソース４との間には厚い酸化膜６が絶縁
のために形成されている。ワードラインのタングステン
膜１０上にも絶縁のために厚い酸化膜１２が形成されて
いる。ワードライン１０，１２の両方の側壁にはゲート
酸化膜１４が形成されている。
（Ｂ）は（Ａ）のｂ−ｂ’線位置での断面図、（Ｃ）は
（Ａ）のｃ−ｃ’線位置での断面図である。ただし、
（Ｂ），（Ｃ）は（Ａ）より縮小して描かれている。Ｐ
型シリコン基板１に砒素やリンなどのＮ型不純物が導入
されて広い面積のＮ型拡散層４が形成されている。拡散
層４はメモリ素子のソースとなる拡散領域であり、複数
個のメモリ素子に共通に広い面積にわたってパターン化
されないで形成されている。ソース４上には紙面垂直方
向に延びる帯状のワードラインが複数個互いに平行に形
成されている。ワードラインは多結晶シリコン膜８とそ
の上に形成された高融点金属のタングステン膜１０とか
らなる導電層にてなり、ゲート電極を兼ねる。ワードラ
イン８，１０とソース４との間には厚い酸化膜６が絶縁
のために形成されている。ワードラインのタングステン
膜１０上にも絶縁のために厚い酸化膜１２が形成されて
いる。ワードライン１０，１２の両方の側壁にはゲート
酸化膜１４が形成されている。
【００１０】ワードラインとワードラインの間の領域に
はソース４上にＰ型シリコンエピタキシャル層１６が形
成されており、エピタキシャル層１６にチャネル領域が
形成される。チャネル濃度はこのエピタキシャル層１６
の濃度で調整されている。ワードライン８，１０上には
厚い酸化膜１２を介し、その酸化膜１２とエピタキシャ
ル層１６上にはワードラインと直交する方向に複数のビ
ットラインが互いに平行な帯状に形成されている。ビッ
トラインは多結晶シリコン膜１８とその上の高融点金属
のタングステン膜２０及び、多結晶シリコン膜１８の下
側でエピタキシャル層１６に形成されたＮ型不純物拡散
層２２とからなり、拡散層２２がドレインとなってい
る。２４は層間絶縁膜であり、層間絶縁膜２４にはコン
タクトホールが形成され、そのコンタクトホールを経て
ソース４へメタル配線２６が接続され、ビットラインへ
はメタル配線２８が接続されている。メタル配線２６，
２８は例えばアルミニウムで構成されている。
はソース４上にＰ型シリコンエピタキシャル層１６が形
成されており、エピタキシャル層１６にチャネル領域が
形成される。チャネル濃度はこのエピタキシャル層１６
の濃度で調整されている。ワードライン８，１０上には
厚い酸化膜１２を介し、その酸化膜１２とエピタキシャ
ル層１６上にはワードラインと直交する方向に複数のビ
ットラインが互いに平行な帯状に形成されている。ビッ
トラインは多結晶シリコン膜１８とその上の高融点金属
のタングステン膜２０及び、多結晶シリコン膜１８の下
側でエピタキシャル層１６に形成されたＮ型不純物拡散
層２２とからなり、拡散層２２がドレインとなってい
る。２４は層間絶縁膜であり、層間絶縁膜２４にはコン
タクトホールが形成され、そのコンタクトホールを経て
ソース４へメタル配線２６が接続され、ビットラインへ
はメタル配線２８が接続されている。メタル配線２６，
２８は例えばアルミニウムで構成されている。
【００１１】ワードライン８，１０がゲート電極とな
り、ゲート酸化膜１４と接するエピタキシャル層１６に
は上側のドレイン２２と下側のソース４の間がチャネル
領域となり、そのメモリ素子がオンとなるときは矢印に
示される方向に電流が流れる。メモリ素子には記憶すべ
きデータに応じてチャネル領域にＰ型不純物が導入され
て電源電圧では動作しないようにしきい値が高められて
いる。
り、ゲート酸化膜１４と接するエピタキシャル層１６に
は上側のドレイン２２と下側のソース４の間がチャネル
領域となり、そのメモリ素子がオンとなるときは矢印に
示される方向に電流が流れる。メモリ素子には記憶すべ
きデータに応じてチャネル領域にＰ型不純物が導入され
て電源電圧では動作しないようにしきい値が高められて
いる。
【００１２】次に、図２と図３によりこの実施例の製造
方法を説明する。 （Ａ）Ｐ型シリコン基板２に砒素やリンなどのＮ型不純
物を３０〜５０ＫｅＶで１０14〜１０16／ｃｍ2程度イ
オン注入し、メモリトランジスタのソースとなるＮ型拡
散層４を形成する。拡散層４上には絶縁のための厚い酸
化膜６ａを熱酸化又はＣＶＤ法により形成する。 （Ｂ）メモリトランジスタのゲート電極を兼ねるワード
ラインのための多結晶シリコン膜８ａを堆積し、さらに
その上にワードラインの低抵抗化のための高融点金属膜
としてタングステン膜１０ａを堆積する。
方法を説明する。 （Ａ）Ｐ型シリコン基板２に砒素やリンなどのＮ型不純
物を３０〜５０ＫｅＶで１０14〜１０16／ｃｍ2程度イ
オン注入し、メモリトランジスタのソースとなるＮ型拡
散層４を形成する。拡散層４上には絶縁のための厚い酸
化膜６ａを熱酸化又はＣＶＤ法により形成する。 （Ｂ）メモリトランジスタのゲート電極を兼ねるワード
ラインのための多結晶シリコン膜８ａを堆積し、さらに
その上にワードラインの低抵抗化のための高融点金属膜
としてタングステン膜１０ａを堆積する。
【００１３】（Ｃ）絶縁のためにタングステン膜１０ａ
上に厚い酸化膜１２ａをＣＶＤ法により堆積する。 （Ｄ）写真製版とエッチングにより、酸化膜１２ａ、タ
ングステン膜１０ａ、多結晶シリコン膜８ａ及び酸化膜
６ａをパターン化してワードラインを形成する。ワード
ラインは図では紙面垂直方向に延びる帯状の互いに平行
なパターンであり、これは後で形成されるビットライン
に直交する方向である。ワードラインは帯状の多結晶シ
リコン膜８とタングステン膜１０を含み、その下側には
厚い酸化膜６が存在し、上側にも厚い酸化膜１２が存在
する。
上に厚い酸化膜１２ａをＣＶＤ法により堆積する。 （Ｄ）写真製版とエッチングにより、酸化膜１２ａ、タ
ングステン膜１０ａ、多結晶シリコン膜８ａ及び酸化膜
６ａをパターン化してワードラインを形成する。ワード
ラインは図では紙面垂直方向に延びる帯状の互いに平行
なパターンであり、これは後で形成されるビットライン
に直交する方向である。ワードラインは帯状の多結晶シ
リコン膜８とタングステン膜１０を含み、その下側には
厚い酸化膜６が存在し、上側にも厚い酸化膜１２が存在
する。
【００１４】（Ｅ）多結晶シリコン膜８及びタングステ
ン膜１０の側壁にゲート酸化膜を形成するために、酸化
膜１４ａを厚く堆積し、その上にゲート酸化膜形成用の
レジストパターン３０を形成する。レジストパターン３
０をマスクとして酸化膜１４ａをエッチングし、ワード
ラインの側壁に酸化膜をゲート酸化膜として残す。 （Ｆ）次に、チャネル領域となるＰ型のシリコンエピタ
キシャル層１６を形成する。チャネル濃度はこのエピタ
キシャル層１６の濃度で調整する。
ン膜１０の側壁にゲート酸化膜を形成するために、酸化
膜１４ａを厚く堆積し、その上にゲート酸化膜形成用の
レジストパターン３０を形成する。レジストパターン３
０をマスクとして酸化膜１４ａをエッチングし、ワード
ラインの側壁に酸化膜をゲート酸化膜として残す。 （Ｆ）次に、チャネル領域となるＰ型のシリコンエピタ
キシャル層１６を形成する。チャネル濃度はこのエピタ
キシャル層１６の濃度で調整する。
【００１５】（Ｇ）ビットラインを形成するために砒素
やリンを含んだ多結晶シリコン膜及び低抵抗化のための
高融点金属膜としてタングステン膜をその上に堆積し、
写真製版とエッチングによりパターン化を施して、ワー
ドラインに直交する方向の互いに平行な帯状の紙面内方
向に延びる多結晶シリコン膜１８とその上のタングステ
ン膜２０を形成する。その後、熱処理を施して多結晶シ
リコン膜１８中の砒素やリンをエピタキシャル層１６中
にドライブインさせ、ドレイン２２を形成する。ゲート
電極の多結晶シリコン膜８には酸化膜１２，１４がある
ため、砒素やリンはドライブインされない。 （Ｈ）層間絶縁膜２４を堆積し、コンタクトホールを形
成し、メタル配線２６，２８を形成する。データに応じ
た書込みのためのコア注入は、工程（Ｆ）でエピタキシ
ャル層１６を形成した後、ビットラインのための多結晶
シリコン膜を堆積する前に、必要なメモリトランジスタ
のチャネル領域にイオン注入を行なって、そのメモリト
ランジスタのしきい値電圧を電源電圧では動作しない大
きさにまで高める。
やリンを含んだ多結晶シリコン膜及び低抵抗化のための
高融点金属膜としてタングステン膜をその上に堆積し、
写真製版とエッチングによりパターン化を施して、ワー
ドラインに直交する方向の互いに平行な帯状の紙面内方
向に延びる多結晶シリコン膜１８とその上のタングステ
ン膜２０を形成する。その後、熱処理を施して多結晶シ
リコン膜１８中の砒素やリンをエピタキシャル層１６中
にドライブインさせ、ドレイン２２を形成する。ゲート
電極の多結晶シリコン膜８には酸化膜１２，１４がある
ため、砒素やリンはドライブインされない。 （Ｈ）層間絶縁膜２４を堆積し、コンタクトホールを形
成し、メタル配線２６，２８を形成する。データに応じ
た書込みのためのコア注入は、工程（Ｆ）でエピタキシ
ャル層１６を形成した後、ビットラインのための多結晶
シリコン膜を堆積する前に、必要なメモリトランジスタ
のチャネル領域にイオン注入を行なって、そのメモリト
ランジスタのしきい値電圧を電源電圧では動作しない大
きさにまで高める。
【００１６】本発明は実施例で説明した内容に限定され
るものではない。例えばワードラインやビットラインが
多結晶シリコン膜とタングステン膜の二層構造となって
いるが、タングステン膜に代えて他の高融点金属膜を用
いてもよく、さらに高融点金属シリサイド膜を用いても
よい。このように、ワードラインとビットラインをポリ
サイド構造とすることにより、低抵抗化することがで
き、動作速度を速めることができる。しかし、許容でき
るならば、必ずしもポリサイド構造とする必要はなく、
低抵抗化された多結晶シリコン膜一層構造でもよい。
るものではない。例えばワードラインやビットラインが
多結晶シリコン膜とタングステン膜の二層構造となって
いるが、タングステン膜に代えて他の高融点金属膜を用
いてもよく、さらに高融点金属シリサイド膜を用いても
よい。このように、ワードラインとビットラインをポリ
サイド構造とすることにより、低抵抗化することがで
き、動作速度を速めることができる。しかし、許容でき
るならば、必ずしもポリサイド構造とする必要はなく、
低抵抗化された多結晶シリコン膜一層構造でもよい。
【００１７】
【発明の効果】本発明では、ゲート電極を兼ねるワード
ラインの側壁にゲート酸化膜を介してシリコンエピタキ
シャル層を有し、そのエピタキシャル層にチャネル領域
が形成されるため、メモリトランジスタのチャネル長さ
がエピタキシャル層の膜厚により決定され、微細化の妨
げにならない。また１つのゲート電極に対してチャネル
が両側にできるため、通常の２倍のオン電流を得ること
ができる。メモリトランジスタが縦形構造であるため、
従来例として説明したプレーナ構造に比べるとドレイン
側の領域が不要となり、高集積化できる。ソースが大面
積のため低抵抗化される。容量については、チャネル長
がエピタキシャル層の膜厚により決まるため微細化して
もゲート酸化膜を薄くする必要がないので、ＭＯＳ容量
の増加を防ぐことができる。さらに、大面積のソース領
域を形成することにより、メモリ拡散層の周囲長さが減
少し、接合容量を減らすことができる。このような低抵
抗化と低容量化により動作速度を速めることができる。
チャネルドープをエピタキシャル層の濃度で調整するこ
とができるため、イオン注入法に比べて欠陥が少なくな
り、ドーパントの濃度プロファイルがよくなるので、安
定したしきい値電圧を得ることができる。
ラインの側壁にゲート酸化膜を介してシリコンエピタキ
シャル層を有し、そのエピタキシャル層にチャネル領域
が形成されるため、メモリトランジスタのチャネル長さ
がエピタキシャル層の膜厚により決定され、微細化の妨
げにならない。また１つのゲート電極に対してチャネル
が両側にできるため、通常の２倍のオン電流を得ること
ができる。メモリトランジスタが縦形構造であるため、
従来例として説明したプレーナ構造に比べるとドレイン
側の領域が不要となり、高集積化できる。ソースが大面
積のため低抵抗化される。容量については、チャネル長
がエピタキシャル層の膜厚により決まるため微細化して
もゲート酸化膜を薄くする必要がないので、ＭＯＳ容量
の増加を防ぐことができる。さらに、大面積のソース領
域を形成することにより、メモリ拡散層の周囲長さが減
少し、接合容量を減らすことができる。このような低抵
抗化と低容量化により動作速度を速めることができる。
チャネルドープをエピタキシャル層の濃度で調整するこ
とができるため、イオン注入法に比べて欠陥が少なくな
り、ドーパントの濃度プロファイルがよくなるので、安
定したしきい値電圧を得ることができる。
【図１】一実施例を表わす図であり、（Ａ）は断面図、
（Ｂ）は（Ａ）のｂ−ｂ’線位置での断面図、（Ｃ）は
（Ａ）のｃ−ｃ’線位置での断面図である。
（Ｂ）は（Ａ）のｂ−ｂ’線位置での断面図、（Ｃ）は
（Ａ）のｃ−ｃ’線位置での断面図である。
【図２】一実施例の製造方法の前半を示す工程断面図で
ある。
ある。
【図３】一実施例の製造方法の後半を示す工程断面図で
ある。
ある。
【図４】従来のプレーナ構造を示す図であり、（Ａ）は
平面図、（Ｂ）は周辺トランジスタまでも含む断面図で
ある。
平面図、（Ｂ）は周辺トランジスタまでも含む断面図で
ある。
【符号の説明】 ４ ソース ６，１２ 酸化膜 ８ ワードラインの多結晶シリコン膜 １０ タングステン膜 １４ ゲート酸化膜 １６ シリコンエピタキシャル層 １８ ビットラインの多結晶シリコン膜 ２０ タングステン膜 ２２ ドレイン
Claims (3)
- 【請求項１】 広い面積のソース領域上に絶縁膜を介し
てワードラインが帯状に形成され、ワードラインの両側
壁にはゲート酸化膜が形成され、ゲート酸化膜に接して
ワードラインの側方にはシリコンエピタキシャル層が形
成されており、ワードライン上には絶縁膜が形成され、
そのワードライン上の絶縁膜と前記エピタキシャル層上
にワードラインと交差する方向のビットラインが形成さ
れ、前記エピタキシャル層に厚み方向のチャネル領域を
有し、記憶すべきデータに応じてチャネル領域に不純物
が導入されて電源電圧では動作しない程度にしきい値が
高められている半導体メモリ素子。 - 【請求項２】 広い面積のソース領域上に絶縁膜を介し
て複数のワードラインが互いに平行に帯状に形成され、
ワードラインの両側壁にはゲート酸化膜が形成され、ゲ
ート酸化膜に接してワードラインの側方にはシリコンエ
ピタキシャル層が形成されており、ワードライン上には
絶縁膜が形成され、そのワードライン上の絶縁膜と前記
エピタキシャル層上にワードラインと交差する方向の複
数のビットラインが互いに平行に形成され、前記エピタ
キシャル層に厚み方向のチャネル領域を有し、記憶すべ
きデータに応じてチャネル領域に不純物が導入されて電
源電圧では動作しない程度にしきい値が高められている
半導体メモリ装置。 - 【請求項３】 以下の工程（Ａ）から（Ｉ）を含む半導
体メモリ装置の製造方法。 （Ａ）シリコン基板の広い面積に第１導電型の不純物を
導入してソース領域を形成する工程、 （Ｂ）ソース領域上に下層絶縁膜を形成し、その上に多
結晶シリコン膜又はさらにその上に高融点金属膜もしく
は高融点金属シリサイド膜を有する第１の導電膜を形成
し、さらにその上に上層絶縁膜を形成する工程、 （Ｃ）上層絶縁膜、第１の導電膜及び下層絶縁膜をパタ
ーン化して互いに平行な帯状のワードラインを形成する
工程、 （Ｄ）ワードラインの側壁にゲート酸化膜を形成する工
程、 （Ｅ）ワードライン間の領域に第２導電型のシリコンエ
ピタキシャル層を形成する工程、 （Ｆ）前記エピタキシャル層でチャネル領域となるべき
領域のうち、記憶すべきデータに応じた領域に第２導電
型不純物を導入して電源電圧では動作しない程度までし
きい値電圧を高める工程、 （Ｇ）ワードラインの上層絶縁膜及び前記エピタキシャ
ル層上に第１導電型の不純物を含む多結晶シリコン膜又
はさらにその上に高融点金属膜もしくは高融点金属シリ
サイド膜を有する第２の導電膜を形成する工程、 （Ｈ）第２の導電膜をワードラインに交差する互いに平
行な帯状にパターン化する工程、 （Ｉ）熱処理を施し、第２の導電膜の多結晶シリコン膜
中の不純物を前記エピタキシャル層に拡散させてドレイ
ン領域を形成する工程。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33428991A JP3212652B2 (ja) | 1991-11-22 | 1991-11-22 | 半導体メモリ装置の製造方法 |
| US07/978,808 US5426321A (en) | 1991-11-22 | 1992-11-19 | Semiconductor memory element and semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33428991A JP3212652B2 (ja) | 1991-11-22 | 1991-11-22 | 半導体メモリ装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05145042A true JPH05145042A (ja) | 1993-06-11 |
| JP3212652B2 JP3212652B2 (ja) | 2001-09-25 |
Family
ID=18275678
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33428991A Expired - Fee Related JP3212652B2 (ja) | 1991-11-22 | 1991-11-22 | 半導体メモリ装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5426321A (ja) |
| JP (1) | JP3212652B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005303108A (ja) * | 2004-04-14 | 2005-10-27 | Takehide Shirato | 読み出し専用記憶装置 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5510287A (en) * | 1994-11-01 | 1996-04-23 | Taiwan Semiconductor Manuf. Company | Method of making vertical channel mask ROM |
| US6653733B1 (en) | 1996-02-23 | 2003-11-25 | Micron Technology, Inc. | Conductors in semiconductor devices |
| DE19638439C2 (de) | 1996-09-19 | 2000-06-15 | Siemens Ag | Durch Feldeffekt steuerbares, vertikales Halbleiterbauelement und Herstellungsverfahren |
| US6580124B1 (en) | 2000-08-14 | 2003-06-17 | Matrix Semiconductor Inc. | Multigate semiconductor device with vertical channel current and method of fabrication |
| US9847233B2 (en) * | 2014-07-29 | 2017-12-19 | Taiwan Semiconductor Manufacturing Company Limited | Semiconductor device and formation thereof |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60136378A (ja) * | 1983-12-26 | 1985-07-19 | Hitachi Ltd | 半導体装置およびその製造方法 |
| JPS61263152A (ja) * | 1985-05-15 | 1986-11-21 | Nippon Texas Instr Kk | マスクｒｏｍ装置 |
| JPH05102436A (ja) * | 1991-10-09 | 1993-04-23 | Ricoh Co Ltd | 半導体メモリ装置とその製造方法 |
-
1991
- 1991-11-22 JP JP33428991A patent/JP3212652B2/ja not_active Expired - Fee Related
-
1992
- 1992-11-19 US US07/978,808 patent/US5426321A/en not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005303108A (ja) * | 2004-04-14 | 2005-10-27 | Takehide Shirato | 読み出し専用記憶装置 |
| JP4565380B2 (ja) * | 2004-04-14 | 2010-10-20 | 白土 猛英 | 読み出し専用記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3212652B2 (ja) | 2001-09-25 |
| US5426321A (en) | 1995-06-20 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |