KR960010004B1 - 박막과 후막으로 이루어지는 저항소자를 갖는 스테이틱 랜덤 액세스 메모리 - Google Patents

박막과 후막으로 이루어지는 저항소자를 갖는 스테이틱 랜덤 액세스 메모리 Download PDF

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가부시끼가이샤 히다찌세이사꾸쇼
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Abstract

요약 없음

Description

박막과 후막으로 이루어지는 저항소자를 갖는 스테이틱 랜덤 액세스 메모리
제1도는 종래의 SRAM을 도시한 회로도.
제2도는 종래의 고저항소자를 도시한 단면도.
제3도는 본 발명의 제1실시예를 도시한 단면도.
제4도는 본 발명의 제2실시예를 도시한 단면도.
제5도∼제7도는 본 발명의 제3실시예를 도시한 단면도 및 평면도.
제8도는 본 발명의 제4실시예를 도시한 단면도.
본 발명은 반도체 장치에 관한 것으로서, 특히 저항값이 높은 고저항소자를 구비하고 고집적화의 실현에 적합한 반도체 장치에 관한 것이다.
제1도는 스테이틱형 랜덤액세스메모리(Random Access Memory)셀의 회로도를 도시한 것이다. 이 메모리셀을 구동 MOS트랜지스터 Tr1, Tr2와 부하저항 R1, R2로 이루어지는 플립플롭회로 및 전송 MOS트랜지스터 Tr3, Tr4로 구성되어 있다. 워드선(13)과 데이타선(12)에 의해 선택되어 데이타가 리드된다. 부하저항 R1, R2는 1010∼1012Ω의 고정저항값을 갖는다. 이것은 플립플롭회로를 구성하고 있는 MOS트랜지스터 Tr1, Tr2의 오프시의 누설전류를 보상하여 스테이틱동작을 가능하게 하는데 충분한 전류를 MOS트랜지스터 Tr1, Tr2의 드레인에 공급하고, 또한 메모리의 대기전류를 저감하기 위해서이다. 상기의 특성을 갖는 고저항소자에는 다결정실리콘막이 종래부터 사용되고 있다. 그러나, 고집적화에 적합한 고저항소자를 형성하기위해서는 고정항 다결정실리콘막의 폭을 좁게 하거나 막두께를 얇게 하는 것이 효과적이지만 폭을 좁게 하는 것은 미세가공기술에 영향받는 바가 많고, 막두께를 얇게 하는 방법에서는 고저항부 이외의 배선부분의 저항값의 증대나 알루미늄(Al)등의 전극과의 접속구멍의 에칭에서 다결정 실리콘막이 에칭되어 버린다고 하는 문제가 있었다.
또, 다결정실리콘막의 막두께를 얇게 하는 방법은 일본국 특허공개공보 소화 59-210658호에 기재되어 있다. 제2도는 p형 반도체기판(1) 상에 두꺼운 절연막(2)가 마련되고, 이 절연막(2) 상에 얇은 다결정 실리콘막(3)을 전면에 마련해서 원하는 형상으로 포토리도그래피기술에 의해 형성한다. 그리고, 두꺼운 다결정실리콘막(4)를 마찬가지방법으로 마련하고 절연막(5)로 피복하고 개구부를 마련하고 알루미늄 등으로 전극(6)을 마련한다.
그러나, 본 발명자들이 제2도의 구조를 갖는 저항을 실험적으로 제조해 본 결과, 다음과 같은 문제점이 발생했다. 즉, 제2도에 도시한 상기 공지의 예의 구조에 있어서 얇은 다결정실리콘막(3)에 의해 고저항이 얻어지지만, 알루미늄전극(6)과의 접속부가 두꺼운 다결정실리콘막(4)를 에칭하는 경우, 두꺼운 다결정실리콘막(4)의 불균일성이나 실리콘기판면내에서의 에칭속도의 불균일성을 위해 필요한 오버에칭에 의해서 바닥의 얇은 다결정실리콘막(3)도 에칭된다. 즉, 바닥의 얇은 다결정실리콘막(3)의 막두께를 t1, 두꺼운 다결정실리콘막(4)의 막두께를 t2, 막두께의 불균일 비율을 α, 에칭속도의 불균일 비율을 β로 하면,
t1α·β·t21
인 경우에, 바닥의 얇은 다결정실리콘막(3)은 완전히 에칭되어 버린다고 하는 문제가 있다. 또,
t1α·β·t22
의 조건에 있어서도 바닥의 얇은 다결정실리콘막(3)이 에칭되면, 막두께의 불균일성이 한층 더 증가해서 막두께를 제어하는 것은 곤란하게 되므로 저항값의 편차가 커진다고 하는 문제가 있다.
본 발명의 목적은 필요한 면적이 작고 또한 제조방법이 용이한 저항소자를 제공하는 것이다.
본 발명의 다른 목적은 미세치수이고 또한 저항값의 제어가 용이한 저항소자를 제공하는 것이다.
본 발명의 또 다른 목적은 점유면적이 작고 높은 저항값을 갖는 부하소자를 갖는 스테이틱 메모리를 제공하는 것이다.
상기 목적을 달성하기 위해서, 본 발명에 관한 반도체 장치는 저항으로서 배선부분에는 두꺼운 제1다결정실리콘을 사용하고, 고저항 부분에는 얇은 제2다결정실리콘을 사용하고, 또 두꺼운 제1다결정실리콘의 상부에 얇은 제2다결정실리콘이 접속된 구조를 갖는다.
상기와 같이 구성하는 것에 의해 본 발명에 의하면, 얇은 제2다결정실리콘을 가공할 때 바닥에 있는 두꺼운 제1다결정실리콘막의 막두께의 감소는 작고, 또는 다소 감소하더라고 저항값에 영향을 미치지 않아 제조프로세스가 변동하더라도 허용되기 때문에 프로세스 제거가 용이하며 또한 미세하고 고집적화가 가능한 반도체장치를 제공할 수 있다.
본 발명의 상기 및 그 밖의 목적과 새로운 특징은 본 명세서의 기술 및 첨부도면으로부터 명확하게 될 것이다.
이하, 본 발명을 실시예를 이용해서 상세하게 설명한다.
실시예 1
제3도는 본 발명에 의한 고저항소자의 단면구조를 도시한 것이다. 동일도면에 있어서 실리콘기판(1) 상에 형성된 두께 50∼500nm의 실리콘산화막(SiO2막)(2) 상에 두께 100∼1000nm의 제1층째 도전막(저항막)으로 되는 다결정실리콘막(3), (31)이 형성되어 있다. 이 제1층째 다결정실리콘막(3), (31)에는 비소 등의 불순물이 1018∼1021cm-3의 농도로 첨가되어 있어 저저항층이 형성되어 있다. 또, 두께 10∼200nm의 얇은 제2층째 도전막(저항막)으로 되는 다결정실리콘막(4)의 끝은 SiO2를 개재하지 않고 하층인 제1층째의 다결정실리콘막(3)과 직접 접촉하고 있다. 이 제2층째 다결정실리콘막(4)에는 불순물은 첨가되어 있지 않다. 또, 제1층째 다결정실리콘막(3), (31)의 상부 중 제2층째 다결정실리콘막(4)가 접촉하고 있는 부분 이외는 두께 100∼1000nm의 SiO2막 등의 층간절연막(5)가 형성되어 있다.
상기한 구조에서 불순물을 첨가하지 않은 얇은 제2층째 다결정실리콘막(4)가 고저항부로 되고, 두꺼운 제1층째 다결정실리콘막(3), (31)이 알루미늄 등의 금속전극에 이르는 배선부로 되어 있다. 또, 제1층째 다결정실리콘막(3), (31)과 제2층째 다결정실리콘막(4)와의 접촉부에서는 이후의 제조공정에서 열공정(anneal)이 가해지면 고농도의 제1층째 다결정실리콘막(3), (31)에서 비소 등의 불순물이 재분포하는 것에 의해 전기적인 접속이 얻어지기 때문에, 고정부의 길이는 제1층째 다결정실리콘막(3)∼ (31) 사이의 거리에서 불순물 확산길이를 뺀 길이로 되어 자기정합적으로 고저항부의 길이가 결정되므로 고집적화에 적합하다. 또, 제2층째 다결정실리콘막(4)의 막두께는 제1층째 다결정실리콘막(3), (31)의 막두께보다 충분히 얇기 때문에 제2층째 다결정실리콘막(4)을 예를 들면 드라이에칭 등으로 가공하는 경우, 막두께나 에칭속도의 불균일성으로 인해 오버에칭되더라고 제1층째 다결정실리콘막(3), (31)의 감소하는 막두께는 제1층째 다결정실리콘막(3), (31)의 원래의 막두께에 비하면 극히 소량이다. 따라서, 막두께가 감소하는 것에 의해 저항값 변동 등은 거의 없다. 또, 제1층째 다결정실리콘막(3), (31)은 10∼100Ω/□로 저저항이기 때문에 배선으로서 사용할 수 있고, 또 알루미늄 등의 금속전극과 접속되기 때문에 층간절연막(5)에 마련하는 콘택트홀을 형성하는 경우에도 제1층째 다결정실리콘막(3), (31)은 막두께가 두껍기 때문에 절연막의 막두께의 불균일성이나 절연막의 에칭속도의 불균일성으로 인해 필요한 오버에칭에 의해서 바닥의 제1층째 다결정실리콘막(3), (31)의 소실되어 알루미늄 등의 금속전극(6)과 접속되지 않게 되는 일은 없어 제조프로세스에서의 제조효율이 향상하게 된다.
실시예 2
본 실시예는 본 발명에 의한 고저항소자를 사용한 스테이틱형 MOS메모리셀에 관한 것이다.
제4도는 본 실시예에 의한 스테이틱형 MOS메모리셀의 단면구조를 도시한 것이다. 동일도면에 있어서 n형 실리콘기판(1) 내에 형성된 p형 웰(7) 내에는 n형 확산층(8), 게이트산화막(9), 다결정실리콘 또는 금속실리사이드나 금속 등의 게이트전극(11)로 이루어지는 n채널 MOS트랜지스터가 형성되어 있다. 또, 인접하는 MOS트랜지스터는 두께 200∼1000nm의 두꺼운 필드산화막에 의해 전기적으로 절연분리되어 있다. 또, 상기 MOS트랜지스터의 상에는 두께 100∼1000nm의 절연막(10)을 거쳐서 비소 등의 불순물을 1017∼1021cm-3의 농도로 첨가한 두께 100∼1000nm의 제1층째 다결정실리콘막(3)이 형성되어 있고, 또한 불순물을 첨가하지 않는 두께 20∼200nm의 제2층째 다결정실리콘막(4)의 한쪽끝이 제1층째 다결정실리콘막(3) 상에 절연막 등을 거치지 않고 직접 접속하도록 형성되고, 다른쪽끝은 n형 확산층 영역(8) 상에 절연막(10)에 마련된 콘택트홀을 통해서 n형 확산층 영역(8)에 접속되어 있다. 스테이틱동작에 필요한 미소전류는 전원전압(예를 들면 5V)에 접속된 제1층째 다결정실콘막(3)에서 제2층째 고저항 다결정실리콘막(4)를 통해 MOS트랜지스터의 드레인 확산층영역(8)에 공급된다. 또, 제2층째 다결정실리콘막(4)의 막두께를 자유롭게 변경해서 저항값을 임의의 값으로 설정할 수 있기 때문에, 막두께를 얇게 하는 것에 의해 미소한 고저항소자를 갖는 고집적화에 적합한 구조의 스테이틱형 MOS메모리를 제공할 수가 있다.
실시예 3
본 실시예는 실시예 2에 있어서의 제1층째 다결정실리콘막을 n형 확산층과의 접속용 인출전극에도 사용한 것이다. 제5도는 본 실시예에 의한 스테이틱형 MOS메모리셀의 단면구조를 도시한 것이다. 동일도면에 있어서 제1층째 다결정실리콘막(3)에는 알루미늄 등의 금속전극(6)을 거쳐서 전원전압이 인가되고 있다. 또, MOS트랜지스터의 확산층(8)에 접속되는 제2층째 다결정실리콘막(4)나 알루미늄전극(61)은 직접 확산층(8)과 접속하지 않고, 각각 확산층(8)에 접속되어 있는 제1층째 다결정실리콘막(31), (311)에 접속되어 있다. 또한, 제1층째 다결정실리콘막(3), (31), (311)은 비소 등의 불순물이 1018∼1021cm-3의 농도로 첨가되어 저저항화되어 있고, 제2층째 다결정실리콘막(4)에는 불순물은 첨가되어 있지 않고 고저항부가 형성되어 있다.
본 실시예에 의하면 고저항부의 길이는 제1층째 다결정실리콘막(3), (31)의 거리에 의해서 결정되지만, 상기 실시예 1, 2와 마찬가지로 제2층째 다결정실리콘막(4)의 막두께를 얇게 하는 것에 의해서 저항값이 높은 부하저항소자를 갖는 스테이틱형 MOS메모리를 제조할 수 있다. 또, 알루미늄 등의 금속전극(6)은 MOS트랜지스터의 확산층 영역(8)에 직접 접속하는 일 없이 제1층째 다결정실리콘막(311)을 거치고 있기 때문에, 제1층째 다결정실리콘막(311)을 게이트전극 상부에 중첩하도록 형성할 수 있고, 게이트전극과 콘택트홀의 위치맞춤여유를 취할 필요가 없어 고집적화에 적합하다. 또, 모두 제1층째 다결정실리콘막(3), (31), (311) 상에서 알루미늄전극(6)과의 접속을 취하기 때문에, 콘택트홀을 형성하는 절연막의 두께를 균일하게 하는 것이 가능하게 되어 제조의 효율을 좋게 할 수 있다.
상기 반도체 장치의 제조는 이하와 같이 실행한다. 제6도 A∼제6도 D는 본 발명에 의한 스테이틱형 MOS메모리의 제조공정을 도시한 것이다. 먼저, 예를 들면 n형 실리콘기판(1) 내에 1015∼1017cm-3의 불순물농도를 갖는 p형 웰(7)을 이온주입 및 열확산에 의해 형성하고, LOCOS법에 의해 부분적으로 투께 200∼1000nm의 두꺼운 필드산화막(2)를 형성한다(제6도 A). 다음에, 두께 10∼100nm의 게이트산화막(9)를 형성하고 MOS트랜지스터의 스레쉬홀드전압 제어용의 붕소 등의 이온주입을 실행한다. 다음에, 다결정실리콘 등으로 게이트전극(11)을 형성하고, 상기 게이트재료를 마스크로 해서 비소 등의 이온주입 및 활성화를 실행하여 1017∼1021cm-3의 불순물농도를 갖는 n형 확산층(8)을 형성한다(제6도 B). 다음에, 두께 100∼1000nm의 SiO2등의 절연막(10)을 CVD법에 의해 피착하고, 제1층째 다결정실리콘막과 접속하는 부분 콘택홀을 포토리도그래피와 드라이에칭에 의해 형성한다(제6도 C). 다음에, 두께 100∼1000nm의 제1층째 다결정실리콘막을 CVD법에 의해 피착하고, 비소 등의 불순물을 1018∼1021cm-3의 농도로 첨가한 후, 포토리도그래피와 드라이에칭에 의해 패터닝한다(제6도 D). 다음에, 두께 10∼200nm의 제2층째 다결정실리콘막(4)를 CVD법에 의해 피착하고 마찬가지로 패터닝한다(제6도 E). 마지막에, 두께 100~1000nm의 SiO2막(5)를 CVD법에 의해 피착하고 제1층째 다결정실리콘막(3) 상에 콘택트홀을 형성하며 알루미늄을 500∼2000nm의 두께로 패터닝하여 배선전극을 형성한다(제6도 F). 또한, 고저항소자의 저항값의 안정화를 위해서 SiO2막(5)에는 인(P)을 함유하지 않거나 또는 인을 함유하지 않는 SiO2막(5)과 인을 함유하는 SiO2막(PSG)의 2층막을 사용하는 것이 좋다.
다음에, 본 실시예에 의한 스테이틱형 MOS메모리셀의 평면레이아웃을 제7도를 사용해서 설명한다. 동일도면에 있어서, 제1층째 다결정실리콘막(3)은 전원전압(예를 들면 5V)의 공급선으로서 메모리내에 배선되어 있고, 메모리주변에서 알루미늄전극과 접속되어 있다. 또, 다른 제1층째 다결정실리콘막(31), (311)은 MOS트랜지스터의 확산층 상의 콘택트홀(15) 상에 패터닝되어 있고, 제1층째 다결정실리콘막(311) 상에는 알루미늄전극(데이타선)(6)과 접속하기 위한 콘택트홀(16)이 형성되어 있다. 고저항소자는 제2층째 다결정실리콘막(4)에 의해 형성되어 있고 메모리셀면적을 증대하는 일은 없다.
또한, 본 실시예는 n채널 MOS트랜지스터를 사용해서 설명하였지만, p채널 MOS트랜지스터의 경우도 마찬가지이다.
실시예 4
본 실시예는 실시예1의 고저항소자에 있어서의 제1층째와 제2층째 다결정실리콘막의 접속방법에 관한 것이다.
제8도는 본 실시예에 의한 고저항소자의 단면구조를 도시한 것이다. 동일도면에 있어서 제1층째 다결정실리콘막(3)의 측벽에는 SiO2막 등의 절연막의 사이드월스페이서(14)가 형성되어 있고, 제1층째 다결정실리콘막(3)의 상면부에만 제2층째 다결정실리콘막(4)가 접촉하고 있다.
본 실시예에 의하면 제1층째 다결정실리콘막(3) 중의 불순물의 열공정에 의한 제2층째 다결정실리콘막(4) 중으로의 재분포의 거리를 짧게할 수 있다. 또, 다결정실리콘막(3)의 단차를 완화할 수도 있다.
또한, 본 실시예 1∼4는 저항막으로서 다결정실리콘막을 예로 설명하였지만 반드시 다결정실리콘막에 한정되는 것은 아니고, Ta2O5나 이온주입을 한 SiO2막 등 필요한 만큼 약간 도전성 있는 절연물이어도 좋다.
이상의 설명에서 명확한 바와 같이, 본 발명에 의하면 점유면적이 적은 고저항소자를 얻을 수 있다. 또, 저항값의 제어성이 좋은 고저항소자를 얻을 수가 있다.
또한, 제조프로세서 제어를 용이하게 할 수 있고 고저항소자를 얻을 수가 있다.
또, 소요면적이 작은 고저항소자를 갖는 고집적화에 적합한 스테이틱형 MOS메모리셀을 제조효율좋게 용이하게 제조할 수가 있다.
이상 본 발명자에 의해서 이루어진 발명을 상기 실시예에 따라서 구체적으로 설명하였지만 본 발명은 이것에 한정되는 것이 아니라, 그 요지를 이탈하지 않는 범위내에서 여러가지로 변경가능한 것은 물론이다.

Claims (22)

  1. 구동 MOS트랜지스터들과 부하저항들을 포함하는 플립플롭회로 및 전송 MOS트랜지스터들을 각각 갖는 여러개의 메모리셀, 상기 전송 MOS트랜지스터의 게이트전극에 각각 전기적으로 접속되고, 상기 메모리셀 중의 하나를 선택하는 여러개의 워드선, 상기 전송 MOS트랜지스터의 소오스 또는 드레인전극에 각각 전기적으로 접속되고, 그 쌍중의 하나는 고레벨데이타를 갖고 다른 하나는 저레벨데이타를 가지며, 상기 메모리셀 중의 하나를 선택하는 여러개의 데이타선쌍 및 상기 부하저항에 각각 전기적으로 접속되고, 상기 메모리셀에 전원을 공급하는 여러개의 전원전압 전극수단을 포함하며, 하나의 구동 MOS트랜지스터의 소오스 또는 드레인전극은 하나의 부하저항, 하나의 전송 MOS트랜지스터의 소오스 또는 드레인전극 및 다른 하나의 구동 MOS트랜지스터의 게이트전극에 전기적으로 접속되고, 상기 다른 하나의 구동 MOS트랜지스터의 소오스 또는 드레인전극은 상기 다른 하나의 부하저항, 상기 다른 하나의 전송 MOS트랜지스터의 소오스 또는 드레인전극 및 상기 하나의 구동 MOS트랜지스터의 게이트전극에 전기적으로 접속되고, 상기 하나 및 다른 하나의 구동 MOS트랜지스터의 각각의 드레인 또는 소오스전극은 제1전압공급전극에 전기적으로 접속되고, 각각의 부하저항은 제1도전막과 상기 제1도전막의 막두께보다 얇은 막두께를 갖고 상기 제1도전막의 비저항값보다 높은 비저항값을 가지며 상기 제1도전막의 적어도 일부에 걸쳐서 중첩하도록 마련된 제2도전막을 포함하며, 상기 제1 및 제2도전막은 상기 중첩된 부분에서 전기적으로 함께 접속되고, 상기 전송 MOS트랜지스터 및 구동 MOS트랜지스터의 게이트전극은 제1층째 도전층에 의해 형성되고, 상기 제1도전막은 제2층째 도전층에 의해 형성되고, 상기 제2도전막은 제3층째 도전층에 의해 형성되는 스테이틱 랜덤 액세스 메모리.
  2. 제1항에 있어서, 상기 제1 및 제2도전막은 각각 다결정실리콘으로 이루어지고, 상기 제1도전막의 다결정실리콘의 불순물농도는 상기 제2도전막의 다결정실리콘의 불순물농도보다 높은 스테이틱 랜덤 액세스 메모리.
  3. 제2항에 있어서, 상기 제1도전막인 비교적 두꺼운 다결정실리콘에는 불순물이 도프되어 있고, 상기 비교적 두꺼운 다결정실리콘과 상기 제2도전막인 비교적 얇은 다결정실리콘은 상기 두꺼운 다결정실리콘에서 상기 얇은 다결정실리콘으로 열처리에 의한 불순물의 재분포에 의해서 전기적을 함께 접속되는 스테이틱 랜덤 액세스 메모리.
  4. 제1항에 있어서, 상기 제1도전막은 상기 메모리셀에 전원전압을 공급하는 배선으로서 사용되는 스테이틱 랜덥 액세스 메모리.
  5. 제1항에 있어서, 상기 제2도전막은 제2절연막에 의해 피복되어 있고, 상기 제2절연막은 상기 제2도전막에 인접하고 인을 함유하지 않는 산화실리콘으로 이루어지는 스테이틱 랜덤 액세스 메모리.
  6. 제5항에 있어서, 상기 제2절연막은 상기 제2도전막에 인접하고 인을 함유하지 않는 SiO2로 이루어지는 제1서브막과 상기 제1서브막 상에 있고 인을 함유하는 SiO2로 이루어지는 제2서브막인 2개의 서브막을 구비하고, 상기 제2서브막은 인실리케이트글라스막인 스테이틱 랜덤 액세스 메모리.
  7. 제1항에 있어서, 상기 제2도전막은 상기 MOS트랜지스터 중의 하나의 상기 소오스 또는 드레인영역에 집적 접속되어 있는 스테이틱 랜덤 액세스 메모리.
  8. 제1항에 있어서, 상기 제1도전막은 상기 MOS트랜지스터 중의 하나의 상기 소오스 또는 드레인영역과 접촉하도록 제1절연층을 거쳐서 연장하는 부분을 포함하고, 상기 제2도전막은 상기 제1절연층을 거쳐서 연장하는 상기 제1도전막의 상기 부분과 전기적으로 접속되는 스테이틱 랜덤 액세스 메모리.
  9. 제8항에 있어서, 상기 제2도전막은 상기 제1도전막의 상기 부분과 직접 접촉하는 스테이틱 랜덤 액세스 메모리.
  10. 제1항에 있어서, 상기 제2도전막은 상기 제1도전막의 상부 및 측부로 연장하고, 상기 제1도전막의 상기 측부에서 단차의 경사를 완화시키기 위해 사이드월스페이서를 적어도 상기 측부에 마련하는 스테이틱 랜덤 액세스 메모리.
  11. 제1항에 있어서, 상기 제2도전막은 얇은 Ta2O5막 또는 이온을 주입한 얇은 실리콘 산화막에 의해 규정되는 스테이틱 랜덤 액세스 메모리.
  12. 제1항에 있어서, 상기 제1도전막은 상기 메모리셀용 배선으로서 사용되는 스테이틱 랜덤 엑세스 메모리.
  13. 제1항에 있어서, 상기 구동 MOS트랜지스터 중의 하나의 소오스 또는 드레인전극과 배선층 사이에 형성된 또다른 도전막을 또 포함하며, 상기 구동 MOS트랜지스터 중의 하나의 게이트전극 상에는 상기 또다른 도전막가 배선층 사이의 접속용 콘택트홀이 마련되는 스테이틱 랜덤 액세스 메모리.
  14. 제13항에 있어서, 상기 또다른 도전막은 상기 제1층째 도전층으로 형성되고, 상기 제2층째 도전층은 다결정실리콘으로 이루어지는 스테이틱 랜덤 액세스 메모리.
  15. 제1항에 있어서, 상기 제1층째, 제2층째 및 제3층째 도전층은 다결정실리콘으로 이루어지는 스테이틱 랜덤 액세스 메모리.
  16. 제1항에 있어서, 상기 제1도전막과 제2도전막은 직접 접촉하는 스테이틱 랜덤 액세스 메모리.
  17. 제1항에 있어서, 상기 전원전압 전극수단은 상기 제2층째 도전층으로 형성되는 스테이틱 랜덤 액세스 메모리.
  18. 기판, 상기 기판 상에 마련된 제1절연층, 상기 제2절연층 상에 마련되고, 제1층째 도전막으로서 고농도 다결정실리콘으로 형성되는 제1도전막 및 상기 제1도전막의 막두께보다 얇은 막두께를 갖고 상기 제1도전막의 비저항보다 높은 비저항값을 가지며, 상기 제1층째 도전막과는 다르게 제2층째 도전막으로서 불순물이 첨가되지 않은 다결정실리콘으로 형성되고, 상기 제1도전막의 적어도 일부에 걸쳐서 중첩하도록 마련되고, 상기 중첩된 부분에서 상기 제1도전막과 함께 전기적으로 접속되는 제2도전막을 포함하는 저항소자.
  19. 제18항에 있어서, 상기 기판은 소오스와 드레인영역 중의 적어도 하나를 갖는 적어도 하나의 MOS트랜지스터를 갖는 반도체기판이고, 상기 제2도전막은 적어도 하나의 상기 MOS트랜지스터 중의 하나의 소오스 또는 드레인영역과 전기적으로 접속되는 저항소자.
  20. 제18항에 있어서, 상기 제1도전막을 거쳐서 상기 제2도전막으로 전원전압을 공급하는 수단을 또 포함하는 저항소자.
  21. 제18항에 있어서, 상기 제1 및 제2도전막은 고농도 불순물의 상기 제1도전막에서 상기 제2도전막으로 열처리에 의한 불순물의 재분포에 의해서 전기적으로 함께 접속되는 저항소자.
  22. 제18항에 있어서, 상기 제2도전막은 상기 제1도전막과 직접 접촉하는 저항소자.
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