KR940001122B1 - 반도체장치 및 그 제조방법 - Google Patents

반도체장치 및 그 제조방법 Download PDF

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Abstract

내용 없음.

Description

반도체장치 및 그 제조방법
제1도는 본 발명의 1실시예인 SRAM의 메모리셀의 등가 회로도.
제2도는 본 발명의 1실시예인 SRAM의 메모리셀의 구체적인 구조를 도시한 평면도.
제3도는 제2도의 III-III선에 있어서의 단면도.
제4도 내지 제9도는 본 발명의 1실시예인 SRAM의 메모리셀의 각 제조공정에 있어서의 단면도.
제10도는 제6도의 평면도.
제11도는 제9도의 평면도.
본 발명은 반도체장치및 그 제조방법에 관한 것으로, 특히 다결정 실리콘막과 고융점 금속막 또는 고융점 금속실리사이드막으로 구성되는 도전층을 갖는 반도체집적회로장치에 적용해서 유효한 기술에 관한 것이다.
스테이틱형 랜덤액세스 메모리를 구비한 반도체집적회로장치(이하 SRAM이라 한다)는 고집적화의 경향에 있다. 그래서, SRAM의 메모리셀의 점유면적을 축소하기 위해 플립플롭회로의 고저항 소자는 다결정 실리콘막으로 구성하고 있다. 다결정 실리콘막은 저항값을 저감하는 인등의 불순물이 확산되지 않는, 소위 논도프(non dope)의 다결정 실리콘이 사용되고 있다.
이 고저항소자는 통상 2층째의 도전층의 형성공정으로 형성되고, 한쪽끝이 정보의 "1"을 유지하는 전원전압(예를들면, 5V)에 접속되어 있다. 고저항소자의 다른쪽끝은 정보의 "0"을 유지하는 기준전압(예를들면, OV)에 접속된 구동용 MISFET이 게이트전극에 접속되어 있다. 이 게이트전극은 통상 1층째의 도전층의 형성공정으로 형성되어 있다.
이러한 기술에 있어서의 검토결과, 동작속도의 고속화를 도모하기 위해, 다결정 실리콘막과 그 상부에 고융점 금속실리사이드막을 중첩해서 MISFET의 게이트전극을 구성하면, 다음과 같은 문제점이 생기는 것을 본 발명자가 발견하였다.
게이트전극을 구성하는 하층의 다결정 실리콘막은 저항값을 저감하는 인 또는 비소의 불순물이 확산되어 있다. 이 불순물이 특히 고저항 소자를 구성하는 불순물의 논 도프상태의 다결정 실리콘막의 형성공정중에 그것에 확산된다. 즉, 다결정 실리콘막보다 고융점 금속실리사이드막 쪽이 확산 불순물의 확산계수가 크고, 또한 바깥족 확산도 큰 고융점 금속실리사이드막의 불순물의 흡입효과등 때문에, 하층의 다결정 실리콘막의 불순물이 고융점 금속실리사이드막으로 확산해서 들어가고, 이 금속 실리사이드막으로 부터 불순물(금속 실리 사이드막으로 확산되어 들어가 있는 불순물)이 외부 확산해서 상층의 다결정 실리콘막으로 오토 도프된다. 이 때문에, 고저항소자의 저항값에 변동이 발생하므로, SRAM전 전기적 신뢰성에 대한 효율이 저하한다. 본 발명의 실험에 의하면, 고저항소자의 저항값의 변동에 의해 스탠바이 전류가 증가하고, 또한 100μA∼1mμ의 범위에서 변동을 발생하는 것이 확인되고 있다. 따라서, 이 점에서도 SRAM의 전기적 특성을 저하시켜 불량품이 발생한다는 문제점이 있다.
또, 불순물의 확산에 의해 고저항소자의 저항값이 낮게 되므로, SRAM의 소비전력이 증대한다는 문제점이 발생한다.
또한, SRAM에 대해서는, 예를들면 주식회사 사이엔스 포럼(SCIENCE FORUM), [초 LSI디바이스 핸드백], 소화 58년 11월 28일 발생 P.305∼P. 313에 기재되어 있다.
본 발명의 목적은 반도체장치에 있어서 도전층의 저항값을 저감하기 위해 도전층으로 확산되어 있는 불순물이 그 이외의 다른 도전층으로 확산되는 것을 억제할 수 있는 기술을 제공하는 것이다.
본 발명의 다른 목적은 SRAM에 있어서 고저항소자의 저항값의 변동을 억제하고, 전기적 신뢰성에 대한 효율의 저하를 억제할 수 있는 기술을 제공하는 것이다.
본 발명의 또다른 목적은 SRAM에 있어서 소비전력을 저감할 수 있는 기술을 제공하는 것이다.
본 발명의 상기 및 그 밖의 목적과 새로운 특징은 본 명세서의 기술및 첨부도면에 의해서 명확하게 될 것이다.
본원에서 개시되는 발명중, 대표적인 것의 개요를 간단하게 설명하면 다음과 같다.
즉, 저항값을 저감하기 위해 불순물이 확산된 제1의 도전층의 상부에 그 불순물의 외부로의 확산을 억제하는 스토퍼층을 개재시켜서 제2의 도전층을 마련한다.
이것에 의해, 제2의 도전층으로 상기 불순물이 확산되어 첨가되는 것을 억제할 수 있다. 즉, SRAM에서는 고저항소자의 저항값의 변동을 억제하고, 전기적 신뢰성에 대한 효율의 저하를 억제할 수 있다. 또, SRAM에서 고저항소자의 저항값이 변화되지 않고, 또한 종래와 같이 확산 불순물의 오토 도프에 의한 저항값도 저하되지 않으므로, 누설전류가 흐르지 않게 되어 그 누설전류분 만큼 소비전력을 저감할 수 있다.
이하, 본 발명의 구성에 대해서 본 발명을 SRAM에 적용한 1실시예와 함께 설명한다.
또한, 실시예의 전체 도면에 있어서 동일기능을 갖는 것은 동일부호를 붙이고, 그 반복설명은 생략한다.
본 발명의 1실시예인 SRAM의 메모리셀을 제1도의 등가회로도에 도시한다.
제1도에 있어서, DL,
Figure kpo00001
는 행방향으로 1쌍으로 연장하는 데이타선, WL은 열방향으로 연장하는 워드선이다.
SRAM의 메모리셀은 1쌍의 데이타선 DL,
Figure kpo00002
와 워드선 WL과의 교차부에 여러개 마련되어 있다. 메모리셀은 고저항소자, R1, R2및 구동용 n채널 MISFET Q1, Q2로 이루어지는 1쌍의 입출력단자를 갖는 플립플롭회로및 상기 1쌍의 입출력단자와 데이타선 DL,
Figure kpo00003
접속하는 전송용 n채널 MISFET QS1, QS2로 구성되어 있다.
Vcc는 정보의 "1"을 유지하는 전원전압(회로이 동작전압, 예를들면 5V)이며, Vss는 정보의 "0"을 유지하는 기준전압(회로의 접지전압, 예를 들면 OV)이다.
이와같이 구성되는 메모리셀의 구체적인 구조를 제2도의 평면도에 도시하고, 제2도의 III-III선에 있어서 단면을 제3도에 도시한다. 또한, 제2도및 이 이후의 평면도는 본 실시예의 구성을 알기 쉽게 하기 위해 각 도전층사이에 마련되는 필드절연막 이외의 절연막은 도시하지 않는다.
제2도 및 제3도에 있어서, (1)은 단결정 실리콘으로 이루어지는 n-형의 반도체기판, (2)는 p-형이 웰영역, (3)은 필드절연막, (4)는 p형의 채널 스토퍼영역이다. (5)는 MISFET의 게이트절연막, (5A)는 게이트 절연막(5)를 제거해서 마련된 다이렉트 콘택트용의 접속구멍이다. (6A)내지 (6E)는 도전층으로서, 필드절연막(3)의 상부, 절연막(5)의 상부 또는 접속구멍(5A)를 통해서 소정의 웰영역(2)(이 부분은 n+형의 반도체영역이 형성된다)에 접속하도록 마련되어 있다.
도전층(6A)는 전송용 MISFET Qs1, Qs2의 게이트전극을 구성하도록 되어 있다. 도전층(6B)는 워드선 WL을 구성하도록 되어 있다. 도전층(6C), (6D)는 구동용 MISFET Q1, Q2를 구성하도록 되어 있다. 도전층(6E)는 기준전압 Vss용 배선을 구성하도록 되어 있다.
도전층(6A)내지 (6E)는 저항값을 저감하는 인 또는 비소의 N형 불순물이 확산된 다결정 실리콘막의 상부에 몰리브덴 실리사이드(MoSi2)막이 마련된 폴리사이드막(다결정 실리콘막 표면에 고용점 금속의 실리사이드막이 적층되어 있는 막)으로 구성되어 있다. 또, 도전층(6A) 내지 (6E)는 상기 이외의 폴리사이드막, 즉 TaSi2/Poly Si, TiSi2/Poly Si, WSil2/Poly Si라도 좋다. 또, 도전층(6A) 내지 (6E)는 다결정 실리콘막의 상부에 고융점금속, 즉 Mo, Ta, Ti, W를 마련한 중첩막으로 구성하여도 좋다.
이 도전층(6A) 내지 (6E)는 제조공정에 있어서의 제1층째의 도전층 형성공정에 의해 구성된다.
(7)은 스토퍼층으로서, 도전층(6A) 내지 (6E)의 몰리브덴 실리사이드막의 상부에 마련되어 있다. 스토퍼층(7)은 도전층(6A)내지 (6E)의 다결성 실리콘막에 확산되어 있는 인 또는 비소의 불순물, 특히 다음에 기술하는 고저항소자의 불순물이 논 도프상태의 다결정 실리콘막 형성공정중의 열처리상태하에 있어서 상기 불순물이 고저항소자의 논 도프의 다결정 실리콘막중으로 확산되지 않도록 구성되어 있다.
이 스토퍼층(7)은 접속구멍에 의해서 표면이 노출하고 있는 고융점 금속막 또는 고융점금속 실리사이드막에 적어도 마련한 것으로 하여도 좋다. 이것은 이 접속구멍 부분으로 부터 고융점 금속막 또는 고융점금속실리사이드막중의 확산 불순물이 바깥쪽으로 확산되는 것을 스토퍼층(7)에 의해서 억제하기 위함이다. 다른 부분의 고융점 금속막 또는 고융점금속 실리사이드막의 표면은 절연막(11)에 의해 피복되어 있으며, 이 절연막(11)이 스토퍼층(7)의 역할을 수행하고, 확산 불순물의 바깥쪽으로 확산을 억제하는 효과를 갖는다.
스토퍼층(7)은 확산 불순물이 확산되어 있는 다결정 실리콘막과 그 막에 적층되어 있는 고융점 금속막 또는 고융점금속 실리사이드막으로 이루어지는 도전층으로 부터 확산 불순물이 바깥쪽으로 확산되지 않도록 하기 위한 것이다. 특히, 이러한 도전층에 있어서 다결정 실리콘막에 적층되어 있는 고융점 금속막 또는 고융점 실리사이드막으로 부터 확산 불순물이 다량으로 바깥쪽으로 확산된다. 그 이유를 기술하면, 다음과 같다.
고융점 금속막 또는 고융점 실리사이드막은 다결정 실리콘막보다 확산 불순물의 확산계수가 크고, 또한, 확산 불순물의 바깥쪽으로 확산량이 크다.
따라서, 다결정 실리콘막에 첨가되어 확산되는 불순물이 여러가지 열 처리중에 고융점 금속막 또는 고융점금속 실리사이드막으로 이동(확산)한다. 그 결과, 고융점 금속막 또는 고융점금속 실리사이드막에 다결정 실리콘막에 포함되어 있던 불순물이 다량으로 포함되게 된다.
이것은 고융점 금속막 또는 고융점금속 실리사이드막에 있어서의 확산 불순물의 확산개수값이 다결정 실리콘막에 있어서의 확산 불순물의 확산계수값보다 큰 것에 원인이 있다.
또, 고융점 금속막 또는 고융점금속 실리사이드막에 있어서의 확산 불순물의 바깥쪽으로의 확산성이 다결정 실리콘막에 있어서의 확산 불순물의 바깥쪽으로의 확산성보다 크다. 따라서, 다결정 실리콘막으로 부터 바깥쪽으로 확산되는 확산 불순물량보다 다결정 실리콘막과 그것에 적층된 고융점 금속막 또는 고융점금속 실리사이드막으로 이루어지는 도전층으로 부터 바깥쪽으로 확산되는 확산 불순물량이 매우 크게 된다.
그 때문에, 스토퍼층으로서는 고융점 금속 또는 고융점금속 실리사이드보다 확산 불순물(P, As, B등)의 확산계수가 작고 또한 확산 불순물의 바깥쪽으로의 확산이 작은 것이면 좋다. 적어도 스토퍼층은 고융점 금속 또는 고융점금속 실리사이드보다 확산 불순물의 바깥쪽으로의 확산이 작은 것이면 좋다.
이상의 것에서 명확한 바와같이, 스토퍼층은 고융점 금속막 또는 고융점금속 실리사이드막으로 부터의 확산 불순물의 바깥쪽으로의 확산을 억제하는 것이므로, 고융점 금속 또는 고융점금속 실리사이드로 부터 바깥쪽으로 확산되는 확산 불순물의 양보다도 적은 양의 바깥쪽으로 확산되지 않는 재료로 되는 것을 스토퍼층으로서 사용하면 좋다.
구체적으로, 스토퍼층(7)은 다결정 실리콘막 또는 단결정 실리콘막으로 이루어지는 도전층으로 구성되고, 300∼700Å정도의 막두께로 구성된다.
스토퍼층은 하지 도전층으로 부터의 불순물의 바깥쪽으로의 확산을 억제하는 역할을 하는 것 이외에 하지 도전층과 이 위에 형성되는 층간절연막과의 접착성 향상을 위한 역할도 갖는다. 즉, 고융점 금속막 또는 고융점금속 실리사이드막과 층간 절연막, 예를들면 PSG(Phospho Silicate Glass)막 또는 BSG(Boro Silicate Glass)막등의 실리케이트 글라스막 또는 SiO2막과 접착성은 양호하지 않아 그들 상호에 박리현상이 발생하는 일이 있다. 그러나, 본 발명에 있어서는 고융점 금속막 또는 고융점금속 실리사이드막 표면에 다결정 실리콘막 또는 단결정 실리콘막등의 도전성 재료로 이루어지는 스토퍼층을 마련하고 있는 것에 의해, 이 스토퍼층과 고융점 금속막 또는 고융점금속 실리사이드막의 접착성이 높고, 또한 스토퍼층과 층간 절연막과의 접착성도 높게 되므로, 스토퍼층이 상술한 도전층과 층간절연막과의 사이에 개재하는 것에 의해 이러한 구조의 상호간의 막에 있어서의 접착성이 높게 된다. 따라서 이러한 상호간의 막의 박리방지에 스토퍼층이 기여하고 있다.
또, 고융점 금속막 또는 고융점금속 실리사이드막과 상층 배선 도전층과의 접속을 실행할때, 접속영역에서의 도통성이 스토퍼층의 존재에 의해 양호하게 된다. 이것은 스토퍼층이 고융점 금속막 표면 또는 고융점금속 실리사이드막 표면의 보호막으로서 기능하고 있기 때문에, 상층 배선 도전층과의 접속까지의 제조공정중, 고융점 금속막표면 또는 고융점금속 실리사이드막 표면이 산화되거나 표면 손상을 받는 일없이 스토퍼층에 의해 보호되고 있기 때문이다.
상기 제조공정에는 포토에칭, CVD, 스퍼터, 외기와 접촉하는 보관이나 반송공정등의 것이 있으며, 고융점 금속막 또는 고융점 금속실리사이드막을 산화시켜서 표면저항을 높이거나 또는 표면손상을 부여해서 표면저항을 높인다.
(8)은 도전층(6A), (6C)및 (6D)의 양측부의 웰영역(2)의 주면부에 마련된 n형의 반도체영역, (9)는 도전층(6A) 내지 (6E)의 양측부에 마련된 SiO2등으로 이루어지는 절연물의 사이드 월로서, 불순물도입시의 마스크로서도 기능하는 것이다.
(10)는 n+형의 반도체영역으로서, 도전층(6A), (6C)및 (6D)의 양측부의 웰영역(2)의 주면부에 마련되어 있다.
전송용 MISFET Qs1, Qs2는 주로 웰영역(2), 게이트 절연막(5), 도전층(6A)및 소오스영역 또는 드레인영역을 구성하는 1쌍의 반도체영역(8), (10)에 의해 구성되어 있다.
구동용 MISFET Q1, Q2는 주로 웰영역(2), 게이트 절연막(5), 도전층(6D) 또는 (6C)및 소오스영역 또는 드레인영역을 구성하는 1쌍의 반도체영역(8), (10)에 의해 구성되어 있다.
이들의 MISFET Qs1, Qs2, Q1, Q2는 LDD(lightly Doped Drain)구조로 구성되어 있다.
(11)은 반도체소자를 덮는, 즉 도전층(6A) 내의 (6E)의 상부에 마련된 절연막, (11A)는 반도체영역(10)의 상부의 절연막(5), (11)및 도전층(6C), (6D)의 상부의 절연막(11)을 제거해서 마련된 접속구멍이다.
(12A), (12B)는 도전층으로서, 절연막(11)의 상부에 마련되어 있다. 도전층(12A)의 한쪽끝부는 접속구멍(11A)를 통해서 반도체영역(10)에 접속되어 있고, 접속구멍(11A)를 통해서 스토퍼층(7)을 거쳐서 도전층(6C), (6D)에 접속되어 있다. 도전층(12A)의 다른쪽 끝부는 도전층(12B)와 일체화되어 접속되어 있다. 도전층(12A)는 고저항소자 R1, R2를 구성하도록 되어 있다. 도전층(12B)는 전원전압 Vcc용 배선을 구성하도록 되어 있다.
도전층(12A), (12B)는 제조공정에 있어서의 제2층째의 도전층 형성공정으로 구성된다. 도전층(12A)는 온 도프의 다결정 실리콘막으로 구성하고, 도전층(12B)는 논 도프의 다결정 실리콘막으로 저항값을 저감하는 불순물을 확산해서 구성한다.
(13)은 도전층(12A), (12B)를 덮는 절연막, (13A)는 소정의 반도체영역(10)의 상부의 절연막(5), (11), (13)을 제거해서 마련된 접속구멍이다.
(14)는 접속구멍(13A)를 통해서 소정의 반도체영역(10)과 전기적으로 접속하며 절연막(13)의 상부에 마련된 도전층으로서, 데이타선 DL을 구성하도록 되어 있다. 도전층(14)는 제조공정에 있어서의 제3층째의 도전층 형성공정에 의해 구성되고, 예를들면 알루미늄(Aι)막으로 구성되어 있다.
다음에, 본 실시예의 구체적인 제조방법에 대해서 설명한다.
본 발명의 1실시예인 SRAM의 메모리셀을 제4도 내지 제9도의 각 제조공정에 있어서의 단면도로 도시하고, 제6도의 평면도를 제10도에, 제9도의 평면도를 제11도에 도시한다.
먼저, n-형의 반도체기판(1)에 p-형의 웰영역(2)를 형성하고, 이 웰영역(2)의 주면 상부에 필드절연막(3), 그 주면부에 p형의 채널 스토퍼영역(4)를 형성한다.
그리고, 제4도에 도시한 바와같이 반도체소자 형성영역의 웰영역(2)의 주면상부에 게이트절연막(5)를 형성한다.
제4도에 도시한 절연막(5)를 형성하는 공정후에 다이렉트 콘택트 형성영역의 절연막(5)를 제거하고 접속구멍(5A)를 형성한다.
그후, 제1층째의 도전층을 형성하기 위해, 저항값을 저감하는 인 또는 비소의 불순물을 확산한 다결정 실리콘막(6a)및 몰리브덴 실리사이드막(6b)를 순차적으로 적층한다. 접속구멍(5A)를 통해서 다결정 실리콘막(6a)에 포함되어 있는 불순물이 확산되어 n+형의 반도체 영역(부호는 붙이고 있지 않다)이 형성된다.
그후, 제5도에 도시한 바와같이 몰리브덴 실리사이드막(6b)의 상부에 스토퍼층(7)을 형성한다. 스토퍼층(7)은, 예를들면 스퍼터기술 또는 CVD(chemical Vapor Deposition)기술로 형성되는 논 도프의 다결정 실리콘막을 사용하여 300∼700Å정도의 막두께로 형성한다.
스토퍼층(7)의 형성에 있어서는 CVD 장치를 사용하고, 몰리브덴 실리사이드막(6b)를 형성한후, 반응가스와 열적조건을 변경해서 계속해서 다결정 실리콘막 또는 단결정 실리콘막을 형성하는 것이 좋다. 즉, 시료를 CVD장치에서 꺼내는 일이 없고 외기에 시료를 접촉시키는 일없이 몰리브덴 실리사이드막(6b)를 형성한 후, 연속해서 스토퍼층(7)을 형성한다.
이 경우, 모두 여기 CVD 장치를 사용하거나, 스토퍼장치를 사용할 수도 있다.
동일장치내에서 몰리브덴 실리사이드막(6b)와 스토퍼층(7)을 형성하는 것에 의해 몰리브덴 실리사이드막(6b)의 표면을 외기에 의해 산화시키거나 표면특성을 저하시키는 일없이 몰리브덴 실리사이드막(6b)를 형성할 수가 있다. 몰리브덴 실리사이드막(6b)에 한정되지 않고 고융점 금속막 또는 고융점금속 실리사이드막을 상술한 방법에 의해 형성할 수가 있다.
이와같이, 스토퍼층(7)을 몰리브덴 실리사이드막(6b)의 전면에 마련하는 것에 의해 다결정 실리콘막(6a)에 포함되어 있는(확산되어 있는)불순물이 몰리브덴 실리사이드막(6b)의 흡입효과등에 의해 외부로 확산하는 것을 억제할 수 있다. 이것에 의해 다결정 실리콘막(6a)에 확산되어 있는 물순물의 불순물 함유량의 저하를 억제할 수 있으므로, 다결정 실리콘막(6a)의 저항값을 변화시키는 일이 없다. 즉, 종래의 것과, 비교해서 불순물의 바깥쪽으로의 확산을 억제할 수 있으므로, 본 발명에 있어서는 종래의 것에 비해서 다결정 실리콘막(6a)의 저항값을 저감할 수 있게된다.
제5도에 도시한 소토퍼층(7)을 형성하는 공정후에 게이트전극, 워드선 WL및 기준전압 Vss의 배선을 형성하기 위해 스토퍼층(7), 몰리브덴 실리사이드막(6b)및 다결정 실리콘막(6a)를 패터닝한다. 이 패터닝은 RIE(Reactive Ion Etching)등의 이방서 에칭기술로 실행한다.
그리고, 제6도 및 제10도에 도시한 바와같이, 도전층(6A), (6C), (6D)및 (6E)의 양측부에 n형의 반도체영역(8)을 형성한다. 반도체영역(8)은, 예를들면 이온주입기술에 의해 소정의 불순물을 웰영역(2)의 주면부로 도입하고, 이 불순물에 연장확산을 위한 열처리를 실시해서 형성한다.
제6도및 제10도에 도시한 반도체영역(8)을 형성하는 공정후에 도전층(6A)내지 (6E)의 양측부에 SiO2등으로 이루어지는 절연물의 사이드 웰(9)를 형성한다. 이것은 LDD 구조의 반도체소자를 형성하기 위한 불순물 도입용 마스크(9)를 형성하는 것이다.
그후, 불순물 도입용 마스크(9)를 사용해서 제7도에 도시한 바와같이 웰영역(2)의 주면부에 소오스영역 또는 드레인영역으로서 사용되는 LDD 구조의 n+형의 반도체영역(10)을 형성한다. 반도체영역(10)은 상기 반도체영역(8)과 마찬가지로 이온주입기술에 의해 형성한다.
제7도에 도시한 반도체영역(10)을 형성하는 공정후에 전면에 절연막(11)을 형성하고, 소정의 절연막(11)을 제거해서 접속구멍(11A)를 형성한다.
그후, 제8도에 도시한 바와같이 접속구멍(11A)를 통해서 반도체 영역(10)및 스토퍼층(7)을 거쳐서 도전층(6C), (6D)와 접속하도록 논 도프의 다결정 실리콘막(12a)를 형성한다. 이 다결정 실리콘막(12a)는 고저항소자 R1, R2및 전원전압 Vcc용 배선을 구성하기 위한 것이다.
이와같이 적어도 접속구멍(11A) 부분의 도전층(6C), (6D)의 상부에 스토퍼층(7)을 마련한 것에 의해, 이 다결정실리콘막(12a)의 형성공정중에 도전층(6C), (6D)의 다결정 실리콘막으로 확산된 불순물이 외부로 확산하는 것을 억제할 수있다. 즉, 상기 불순물이 다결정 실리콘막(12a), 특히 고저항소자 R1, R2형성영역에 오토 도프되는 일이 없게 된다. 이것에 의해, 고저항소자 R1, R2이 저항값이 변동을 억제하고, 전기적 신뢰성에 대한 효율의 저하를 억제할 수 있다. 본 발명자의 실험에서는 고저항소자 R1, R2의 저항값의 변동을 억제할 수 있으므로, 스탠바이 전류를 극히 작게 할수 있고, 또한 2∼5μA정도의 범위의 변동으로 유지할 수 있는 것을 확인하고 있다. 또, 불순물의 오토 도프를 억제하는 것에 의해, 고저항소자 R1, R2의 저항값이 변화하지 않고 또한 낮게 되지 않게 되어 반도체장치의 동작시나 비동작시에 누설전류가 흐르는 일이 없으므로, 그 분만큼 소비전력을 저감할 수 있다.
제8도에 도시한 다결정 실리콘막(12a)를 형성하는 공정후에 전원전압 Vcc용 배선형성영역의 다결정 실리콘막(12a)에 저항값을 저검하기 위한 불순물을 확산한다.
그리고, 제9도및 제11도에 도시한 바와같이 다결정 실리콘막(12a)에 패터닝을 실시하고, 고저항소자 R1, R2로 되는 도전층(12A)및 전원전압 Vcc용 배선으로 되는 도전층(12B)를 형성한다.
또한, 상기 다결정 실리콘막(12a)에 도입하는 불순물은 제11도에 부호(12)로 나타낸 점선으로 둘러싸여진 영역 이외로 도입된다.
제9도및 제11도에 도시한 공정후에 전면을 덮는 절연막(13), 접속구멍(13A)및 데이타산 DL을 구성하는 도전층(14)를 형성한다.
이들 일련의 제조공정에 의해 상기 제2도및 제3도에 도시한 SRAM의 메모리셀을 포함하는 반도체장치가 완성한다.
또한, 본 실시예는 MISFET Q , QS에 LDD구조를 채용하고 있지만, 본 발명은 이것에 한정되는 것은 아니고 통상의 구조의 MISFET를 채용하여도 좋다.
이상 설명한 바와같이 본원에서 개시되는 새로운 기술에 의하면, 다음에 기술하는 효과를 얻을 수 있다.
(1) 저항값을 저감하기 위한 불순물이 확산된 제1의 도전층의 상부에 그 불순물의 외부로의 확산을 억제하는 스토퍼층을 마련하고 이 스토퍼층을 개재시켜서 제1의 도전층으로 상기 불순물이 확산되는 것을 억제할 수 있다.
(2) 상기 (1)에 의해 SRAM에 있어서 고저항소자의 저항값의 저하와 그 저항값의 변동을 억제할 수 있으므로, 전기적 신뢰성에 대한 효율의 저하를 억제할 수 있다.
(3) 상기 (1)에 의해 SRAM에 있어서 고저항소자의 저항값이 변화하지 않고 또한 낮게 되지 않으므로, 반도체장치의 동작시나 비동작시에 누설전류가 흐르는 일이 없다. 그 때문에, 그 분만큼 소비전력을 저감할 수 있다.
이상 본 발명자에 의해서 이루어진 발명을 상기 실시예에 따라 구체적으로 설명하였지만, 본 발명은 상기 실시예에 한정되는 것은 아니고 그 요지를 이탈하지 않는 범위에서 여러가지 변경가능한 것은 물론이다.

Claims (40)

  1. 저항값을 저감하는 불순물이 확산된 다결정 실리콘막으로 이루어지는 제1의 도전층(6C , 6D), 상기 제1의 도전층상에 형성되고, 상기 제1의 도전층상의 소정의 부분에 있어서 접속구멍(11A)를 갖는 절연막(11), 상기 접속구멍이 형성된 적어도 상기 소정의 영역에 있어서 상기 제1의 도전층상에 마련된 스토퍼층(7), 상기 절연막의 상부에 마련된 다결정 실리콘막으로 이루어지며, 상기 접속구멍과 상기 스토퍼층을 거쳐서 상기 제1의 도전층에 전기적으로 접속되고, 저항소자로서 마련된 소정의 부분을 갖는 제2의 도전층(12A, 12B)를 포함하고, 상기 스토퍼층은 상기 제1의 도전층에 포함된 불순물이 상기 제2의 도전층으로 확산하는 것을 억제하도록 작용하는 것을 특징으로 하는 반도체장치.
  2. 제1항에 있어서, 상기 제2의 도전층은 상기 저항소자를 형성하는 제1의 부분(12A), 고농도의 불순물을 가지며 또한 배선을 형성하는 제2의 부분(12B)로 이루어지는 반도체장치.
  3. 제2항에 있어서, 상기 제2의 부분은 상기 제1의 부분보다 높은 도핑농도를 갖는 반도체장치.
  4. 제3항에 있어서, 상기 스토퍼층은 도전층으로 이루어지는 반도체장치.
  5. 제4항에 있어서, 상기 스토퍼층은 다결정 실리콘막과 단결정 실리콘막중의 하나로 형성되는 반도체장치.
  6. 제4항에 있어서, 상기 제2의 도전층의 상기 소정의 부분및 상기 제1의 도전층은 SRAM의 메모리셀의 부하 저항소자와 MISFET의 게이트전극을 각각 포함하는 반도체장치.
  7. 구동 MISFET(Q1, Q2)와 부하소자(R1, R2)와의 직렬회로를 각각 포함하는 제1및 제2의 인버터를 각각 구비하고, 상기 제1및 제2의 인버터의 출력단자가 제2및 제1의 인버터의 입력단자에 각각 접속된 메모리셀을 갖는 반도체장치로서, 상기 제1및 제2의 인버터의 상기 구동 MISFET는 저항값을 저감하는 불순물이 확산된 제1의 다결정 실리콘막의 각각의 부분으로 이루어지는 게이트전극(6C, 6D), 상기 제1의 다결정 실리콘막상으로 연장하도록 형성되어 상기 제1의 다결정 실리콘막을 직접 피복하는 부분을 구비한 소정의 부분에 형성된 접속구멍(11A)를 갖는 절연막(11), 부하소자에 전기적으로 접속되어 상기 절연막상에 형성된 제2의 다결정 실리콘막(12A, 12B)를 포함하고, 상기 제2의 다결정 실리콘막은 상기 접속구멍의 각각의 하나를 거쳐서 스토퍼층(7)을 경유해서 상기 제1의 다결정 실리콘막과 전기적으로 접촉하도록 연장되고, 상기 구동 MISFET의 상기 제1의 다결정 실리콘막에 포함된 불순물이 상기 제1및 제2의 인버터의 상기 부하소자로 확산하는 것을 억제하도록, 상기 접속구멍이 형성된 적어도 소정의 부분에 있어서 상기 제1의 다결정 실리콘막상에 상기 스토퍼층이 마련되는 반도체장치.
  8. 제7항에 있어서, 상기 제2의 다결정 실리콘막은 상기 부하소자를 형성하는 제1의 부분(12A)와 상기 제1의 부분보다 높은 도핑농도를 갖는 제2의 부분(12B)를 포함하는 반도체장치.
  9. 제8항에 있어서, 상기 스토퍼층은 도전층으로 이루어지는 반도체장치.
  10. 제9항에 있어서, 상기 스토퍼층은 다결정 실리콘막과 단결정 실리콘막중의 하나로 형성되는 반도체장치.
  11. 제10항에 있어서, 상기 제2의 다결정 실리콘막은 상기 제1및 제2의 인버터와 대응하는 관계이며, 또한 상기 제1의 다결정 실리콘막상에 형성되어 상기 제2및 제1의 인버터의 상기 제1의 다결정 실리콘막에 각각 전기적으로 접속된 반도체장치.
  12. 제11항에 있어서, 상기 제1및 제2의 인버터와 대응하는 관계에 있는 상기 제1의 다결정 실리콘막은 상기 제2및 제1의 인버터의 구동 MISFET에 각각 대응하는 드레인영역과 각각의 부하소자에 접속된 반도체장치.
  13. 제12항에 있어서, 상기 메모리셀은 스테이틱 랜덤 액세스 메모리의 메모리셀을 구성하는 반도체장치.
  14. 제13항에 있어서, 상기 구동 MISFET의 상기 게이트전극은 상기 제1의 다결정 실리콘막에 마련된 고융점금속 실리사이드막과 고융점 금속막중의 하나를 포함하는 반도체장치.
  15. 제14항에 있어서, 상기 제1의 부분은 논 도프부분인 반도체장치.
  16. 구동 MISFET(Q1, Q2)와 부하소자(R1, R2)와의 직렬회로를 각각 포함하는 제1및 제2의 인버터를 각각 구비하고, 상기 제1및 제2의 인버터의 출력단자가 제2및 제1의 인버터의 입력단자에 각각 접속된 메모리셀을 갖는 반도체장치로서, 상기 제1및 제2의 인버터의 상기 구동 MISFET는 저항값을 저감하는 불순물이 확산된 제1의 다결정 실리콘막상에 마련된 고융점금속 실리사이드막과 고융점 금속막중의 하나로 이루어지는 게이트전극(6C, 6D), 상기 제1의 다결정 실리콘막을 직접 피복하는 부분을 구비한 소정의 부분에 형성된 접속구멍(11A)를 가지며, 또한 상기 제1의 다결정 실리콘막상으로 연장하도록 형성된 절연막(11), 상기 접속구멍의 각각의 하나를 거쳐서 스토퍼층(7)을 경유해서 상기 제1의 다결정 실리콘막과 전기적으로 접촉하도록 연장되고 또한 각각의 부하소자에 전기적으로 접속되어 상기 절연막상에 형성된 제2의 다결정 실리콘막(12A, 12B)를 포함하고, 상기 스토퍼층은 상기 구동 MISFET의 상기 제1의 다결정 실리콘막에 포함된 불순물이 상기 제1및 제2의 인버터의 상기 부하소자로 확산하는 것을 억제하도록, 접속구멍이 형성된 적어도 소정의 부분에 있어서의 상기 고융점금속 실리사이드막과 고융점 금속막중의 하나의 위에 마련된 반도체장치.
  17. 제16항에 있어서, 상기 제2의 다결정 실리콘막은 상기 부하소자를 형성하는 제1의 부분(12A)와 상기 제1의 부분보다 높은 도핑농도를 갖는 제2의 부분(12B)를 포함하는 반도체장치.
  18. 제17항에 있어서, 상기 스토퍼층은 도전층으로 이루어지는 반도체장치.
  19. 제18항에 있어서, 상기 도전층은 다결정 실리콘막으로 형성되는 반도체장치.
  20. 제19항에 있어서, 상기 메모리셀은 스테이틱 랜덤 액세스 메모리의 메모리셀을 구성하는 반도체장치.
  21. 저항값을 저감하는 불순물이 확산된 다결정 실리콘막의 상부에 마련된 고융점 금속 실리사이드막과 고융점금속막중의 하나로 이루어지는 제1의 도전층(6C , 6D), 상기 제1의 도전층과 동일한 패턴형상을 가지며, 상기 제1의 도전층의 상부에 걸쳐서 배치되어 마련된 스토퍼층(7), 상기 스토퍼층과 상기 제1의 도전층을 피복하도록 형성된 절연막(11), 상기 제1의 도전층상의 상기 절연막의 일부분에 걸쳐서 형성된 접속구멍(11A), 상기 접속구멍과 상기 스토퍼층을 거쳐서 상기 제1의 도전층에 전기적으로 접속되고, 상기 절연막의 상부에 마련된 다결정 실리콘막으로 이루어지는 제2의 도전층(12A, 12B)를 포함하고, 상기 스토퍼층은 상기 제1의 도전층에 포함된 불순물이 상기 제2의 도전층으로 확산하는 것을 억제하도록 작용하는 것을 특징으로 하는 반도체장치.
  22. 제21항에 있어서, 상기 스토퍼층은 상기 고융점 금속막 또는 고융점금속 실리사이드막내의 확산 불순물의 확산계수보다 작은 확산 불순물의 확산계수를 갖는 도전층인 반도체장치.
  23. 제21항에 있어서, 상기 스토퍼층은 다결정 실리콘막인 반도체장치.
  24. 제21항에 있어서, 상기 스토퍼층은 단결정 실리콘막인 반도체장치.
  25. 제21항에 있어서, 상기 제1의 도전층은 MISFET의 게이트 전극을 포함하는 반도체장치.
  26. 제21항에 있어서, 상기 제2의 도전층은 확산 불순물이 첨가되어 배선을 형성하는 도프된 다결정 실리콘막 부분(12B)와 제2의 도전층 배선보다 높은 저항을 갖는 저항소자(R1, R2)를 형성하는 논 도프 다결정 실리콘막 부분(12A)로 이루어지고, 상기 실리콘막 부분은 전기적으로 서로 접속되는 반도체장치.
  27. 제21항에 있어서, 상기 제1의 도전층은 폴리사이드막으로 이루어지는 반도체장치.
  28. 제21항에 있어서, 상기 고융점 금속막은 몰리브덴(Mo), 탄탈(Ta), 티탄(Ti), 텅스텐(W)중에서 선택된 하나의 원소로 이루어지는 반도체장치.
  29. 제21항에 있어서, 상기 고융점금속 실리사이드막은 몰리브덴 실리사이드(MoSi2), 탄탈 실리사이드(TaSi2), 티탄 실리사이드(TiSi2), 텅스텐 실리사이드(WSi)2중에서 선택된 물질로 이루어지는 반도체장치.
  30. 제21항에 있어서, 상기 제2의 도전층은 SRAM의 메모리셀의 저항소자를 형성하는 부분을 포함하는 반도체장치.
  31. 제21항에 있어서, 상기 고융점 금속막및 상기 고융점금속 실리사이드막은 상기 스토퍼층보가 큰 바깥쪽으로의 확산특성을 갖는 반도체장치.
  32. 제31항에 있어서, 상기 스토퍼층은 상기 고융점 금속막 또는 금속 실리사이드의 상면에 마련된 도전성 물질로 이루어지는 반도체장치.
  33. 제32항에 있어서, 상기 도전성 물질은 다결정 실리콘막과 단결정 실리콘막중의 하나를 포함하는 반도체장치.
  34. 제56항에 있어서, 상기 스토퍼층은 300∼700Å의 두께를 갖는 반도체장치.
  35. 저항값을 저감하는 불순물이 확산된 다결정 실리콘막의 상부에 마련된 고융점 금속실리사이드막과 고융점 금속막중의 하나로 이루어지는 제1의 도전층(6C, 6D), 상기 제1의 도전층과 동일한 패턴형상을 가지며, 상기 제1의 도전층의 상부에 걸쳐서 배치되어 마련된 제2의 스토퍼층(7), 상기 스토퍼층과 상기 제1의 구성된 저항소자로서 마련된 소정의 부분을 구비하고, 상기 절연막의 상부에 마련된 제2의 도전층(12A, 12B)를 포함하고, 상기 스토퍼층은 상기 제1의 도전층에 포함된 불순물이 상기 제2의 도전층으로 확산하는 것을 억제하도록 작용하는 것을 특징으로 하는 반도체장치.
  36. 제35항에 있어서, 상기 제1의 MISFET의 게이트전극을 포함하고, 상기 제2의 도전층은 상기 다결정 실리콘막의 각각의 부분으로의 불순물의 확산에 의한 배선(12B)와 상기 다결정 실리콘막을 거친 저항의 막(12A)를 형성하기 위해 마련되는 반도체장치.
  37. 제36항에 있어서, 상기 MISFET와 저항및 배선은 SRAM의 메모리셀을 구성하는 반도체장치.
  38. MISFET(Q1, Q2)와 부하소자(R1, R2)와의 직렬회로를 각각 포함하는 제1및 제2의 인버터를 각각 구비하고, 상기 제1및 제2의 인버터의 출력단자가 제2및 제1의 인버터의 입력단자에 각각 접속된 메모리셀을 갖는 반도체직접회로장치로서, 상기 제2및 제1의 인버터의 상기 MISFET는 저항값을 저감하는 불순물이 확산된 다결정 실리콘의 제1의 막, 실리콘과 고융점 금속의 혼합물로서 형성된 실리사이드의 제2의 막을 포함하는 2층막으로 이루어지는 게이트전극(6C, 6D)를 갖고, 상기 제1및 제2의 인버터의 상기 부하소자는 상기 MISFET의 게이트전극및 스토퍼층(7)과 이들 사이에 개재하는 절연막(11)에 걸쳐서 각각 형성되어 다결정 실리콘막(12A, 12B)로 이루어지고, 상기 스토퍼층은 상기 MISFET의 상기 제1및 제2의 막에 포함된 불순물이 상기 제1및 제2의 인버터의 상기 부하소자로 확산하는 것을 억제하도록, 상기 제2의 막과 동일한 패턴형상을 가지며, 상기 제2막의 상부에 걸쳐서 배치되어 마련되는 반도체집적회로장치.
  39. 제38항에 있어서, 상기 부하소자는 다결정 실리콘막 저항인 반도체집적회로장치.
  40. 제39항에 있어서, 상기 부하소자 및 메모리셀 MISFET의 드레인영역은 상기 스토퍼층에 걸쳐 있는 상기 절연막의 상부에 마련되어 불순물이 확산된 다결정 실리콘막에 의해서 형성된 배선(12B)에 의해 각각의 전원(Vcc)에 접속할 수 있는 반도체집적회로장치.
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