KR100195683B1 - 소프트 에러 억제 저항 부하형 sram 셀 - Google Patents
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Abstract
제1 저항 소자(R1, R2) 및 구동 MOS 트랜지스터(Qd1, Qd2)를 각각 갖는 2개의 교차 결합된 인버터를 포함하는 SRAM에서, 제2저항 소자(r1, r2)는 제1과 저항 소자와 구동 MOS 트랜지스터 사이에 접속된다. 인버터들 중 하나의 구동 MOS 트랜지스터의 게이트 전극은 다른 인버터의 제1과 제2 저항 소자 사이에 접속된다.
Description
제1도는 종래기술의 SRAM셀을 도시한 등가 회로도.
제2도(a), 제2도(b) 및 제2도(c)는 제1도의 접촉 구조의 단면도.
제3도는 제1도의 SRAM 셀을 도시한 평면도.
제4도는 본 발명에 따른 SRAM 셀의 실시예를 도시한 등가 회로도.
제5도(a), 제6도(a), 제7도(a) 및 제8도(a)는 제4도의 SRAM 셀을 제조하는 방법을 설명하기 위한 평면도.
제5도(b), 제6도(b), 제7도(b) 및 제8도(b)는 각각 제5도(a), 제6도(a), 제7도(a) 및 제8도(a)의 선 B-B를 따라 절취한 단면도.
제5도(c), 제6도(c), 제7도(c) 및 제8도(c)는 각각 제5도(a), 제6도(a), 제7도(a) 및 제8도(a)의 선 C-C를 따라 절취한 단면도.
제9도는 제7도(b)의 접촉 구조의 확대 단면도.
제10도(a) 및 제10도(b)는 제9도의 접촉 구조 변경을 도시한 단면도.
제11도는 제7도(b)의 SRAM 셀의 변경을 도시한 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 반도체 기관 2 : 필드 절연층
3 : 게이트 절연층 7 : 절연층
21, 22, 24, 25 : 불순물 화산층 31 : 게이트 전극
81, 82, 83 : 저항층
본 발명은 금속 산화물 반도체(MOS) 장치에 관한 것으로, 특히 저항 부하형 셀을 갖는 스테틱 랜덤 억세스 메모리(SRAM) 장치에 관한 것이다.
종래 기술의 SRAM 셀은 교차 결합된 제1 및 제2 인버터로 형성된 플립-프롭과 플립-플롭의 제1 및 제2 노드에 접속된 전달 게이트로 구성된다. 즉, 제1 인버터는 고 전원 단자와 제1 노드 사이의 제1 저항 소자 및 제1 노드 와 접지 단자 사이의 제1 구동 MOS 트랜지스터로 형성된다. 마찬가지로, 제2 인버터는 고 전원 단자와 제2 노드 사이의 제2 저항 소자와 제2 노드 접지 단자 사이의 제2 구동 MOS 트랜지스터로 형성된다.
또한, 제1 노드는 제2 구동 트랜지스터의 게이트 전극에 직접 접속되어, 제2 구동 트랜지스터는 제1 노드의 전압에 의해 직접 구동된다. 마찬가지로, 제2 노드 는 제1 구동 트랜지스터의 게이트 전극에 직접 접속되어, 제1 구동 트랜지스터는 제2 노드의 전압에 의해 직접 구동된다.
이 종래 기술의 SRAM 셀은 이후 상세히 설명될 것이다.
그러나, 상술한 종래 기술의 SRAM 셀에는 α선에 의해 야기되는 소프트 에러가 생기기 쉽다. 즉, 제1 및 제2 노드는 반도체 기관 내의 불순물 확산 영역에의해 구성된다. 그러므로, α선이 제1 및 제2 노드 또는 그 부근에 침투하면, 제1 및 제2 노드의 전압이 변동하여, 제1 및 제2 구동 트랜지스터의 동장 상태가 즉각 변동한다. 그러므로, SRAM 셀의 상태가 반전될 수 있다.
본 발명의 목적은 α선에 의해 야기되는 소프트 에러를 억제할 수 있는 저항 부하형 SRAM 셀을 제공하는 것이다.
다른 목적은 저항 부하형 대칭 SRAM 장치의 제조 비용을 줄이는 것이다.
본 발명에 따르면, 제1 저항 소자와 구동 MOS 트랜지스터를 각각 갖는 2개의 교차 결합된 인버터를 포함하는 SRAM 셀에서, 제2 저항 소자는 제1 저항 소자와 구동 MOS 트랜지스터 사이에 접속된다. 인버터들 중 하나의 인버터의 구동 MOS 트랜지스터의 게이트 전극은 다른 인버터의 제1과 제2 저항 소자 사이에 접속된다. 그러므로, α선이 인버터들 중의 하나의 인버터의 구동 MOS 트랜지스터의 불순물 확산 영역(또는 드레인 영역)에 침투하여 그 전압이 변동되는 경우에도, 다른 인버터의 구동 MOS 트랜지스터의 게이트 전극의 전압 변동은 제2 저항 소자에 의해 억제된다. 그러므로, α선에 의해 발생되는 소프트 에러는 억제될 수 있다.
또한, 인버터에는 2개의 워드라인이 제공됨으로써 그들 중심에 대해 대칭으로 되어 있다. 그러므로, 구동 MOS 트랜지스터의 게이트 전극은 워드라인과 동시에 형성될 수 있어서 제조 비용이 줄어든다.
본 발명은 첨부 도면을 참조하여, 종래 기술과 비교하여 아래에 기술된 설명으로부터 보다 분명히 이해될 것이다.
양호한 실시예를 설명하기 전에, 종래기술의 SRAM 셀은 제1, 2(a), 2(b), 2(c) 및 3도를 참조하여 설명될 것이다.
종래기술의 SRAM 셀을 도시한 등가 회로도인 제1도에서, 하나의 메모리 셀이 워드라인 WL과 2개의 보수 비트 라인 BL 및사이의 각 교차부에 제공된다. 이 메모리 셀은 2개의 교차 결합된 인버터롤 형성된 플립-플롭과, 플립-플롭의 노드 N1및 N2와 비트 라인 BL 및사이의 2개의 N 채널 전달 MOS 트랜지스터 Qt1과 Qt2로 구성된다.
저항소자 R1및 구동 MOS 트랜지스터 Qd1은 전원 단자 Vcc와 접지 단자 GND 사이에 직렬로 접속되어 인버터를 형성한다. 마찬가지로, 저항소자 R2와 구동 MOS 트랜지스터 Qd2는 전원 단자 Vcc와 접지 단자 GND 사이에 직렬로 접속되어 인버터를 형성한다. 또한, 저항 소자 R1과 구동 트랜지스터 Qd1사이의 노드 N1은 구동 트랜지스터 Qd2의 게이트에 접속되어, 구동 트랜지스터 Qd2는 노드 N1 의 전압에 의해 구동된다. 마찬가지로, 저항 소자 R2와 구동 트랜지스터 Qd2사이의 노드 N2는 구동 트랜지스터 Qd1의 게이트에 접속되어, 구동 트랜지스터 Qd1은 노드 N2의 전압에 의해 구동된다.
워드 라인 WL의 전압이 하이(high)가 되면 전달 트랜지스터 Qt1및 Qt2가 턴온되고, 데이터는 비트 라인 BL 및로부터 노드 N1및 N3 로 기입되거나 노드 N1및 N2로부터 비트라인 BL 및로 판독된다.
제1도의 노드 N1 에 대한 접점 구조가 제2도(a) 제2도(b) 및 제2도(c)를 참조하여 다음에 설명된다. 노드 N2는 노드 N1과 동일한 구성을 갖는 다는 것에 유의한다.
제2도(a)에서 (JP-A-63-193558 참조), 게이트 실리콘 산화물층(102)와 구동 트랜지스터 Qd2의 게이트 전극으로서 기능하는 다결정 실리콘 층(103)은 P형 실리콘 기판(101)상에 형성된다. 또한, 구동 트랜지스터Qd1의 드레인 영역으로서 기능하는 N+형 불순물 확산 영역(104)는 실리콘 기판(101) 내에 형성된다. 또한, 절연층(105), 저항 소자 R1로서 기능하는 다결정 실리콘 층(106) 및 절연층(107)이 순서대로 형성된다. 접촉홀은 절연층(105 및 107)을 관통하고, 다결정 실리콘 접점 구조(108)은 접촉홀 내에 매립된다. 이 경우에, 다결정 실리콘 층(106)(R1)은 저농도 불순물을 가지므로, 다결정 실리콘층(106)의 저항(R1)은 비교적 높고, 다결정 실리콘 접점 구조(108)은 고농도의 불순물을 가지므로, 다결정 접점구조(108)의 저항은 비교적 낮다.
그러므로, 제2도(a)에서, 구동 트랜지스터 Qd2의 게이트 전극이 다결정 접점구조(108)의 저저항을 통해 구동 트랜지스터 Qd1의 드레인 영역에 접속되기 때문에, 구동 트랜지스터 Qd2의 게이트 전극과 구동 트랜지스터 Qd1의 드레인 영역 사이의 저항은 실질적으로 제로(0)이다.
제2도(b)에서 (JP-A-5-90540 참조), 두꺼운 필드 실리콘 산화물 층(202)와 게이트 실리타 산화물층(203)은 P형 실리콘 기판(201) 상에 형성된다. 또한, 구동 트랜지스터 Qd1의 드레인 영역으로서 기능하는 N+형 불순물 확산 영역(204)는 실리콘 기판(201)내에 형성된다. 또한, 구동 트랜지스터 Qd2의 게이트 전극으로서 기능하는 다결정 실리콘층(205)가 형성된다. 다음에, 절연층(206 및 207)이 형성된다. 접축홀은 절연층(206 및 207)을 관통하고, 다결정 실리콘 접점 구조(208)은 접축홀 내에 매립된다. 다음에, 저항 소자 R1로서 기능하는 다결정 실리콘층(209)가 형성된다. 이 경우에, 다결정 실리콘층(209)(R1)은 저농도 불순물을 가지므로, 다결정 실리콘층(209)(R1)의 저항은 비교적 높고, 다결정 실리콘 접점 구조(208)은 고농도 불순물을 가지므로, 다결정 접점 구조(208)의 저항은 비교적 낮다.
그러므로, 제2도(b)에서, 구동 트랜지스터 Qd2의 게이트 전극이 구동 트랜지스터 Qd1의 드레인 영역에 직접 접속되기 때문에, 구동 트랜지스터 Qd2의 게이트 전극과 구동 트랜지스터 Qd1의 드레인 영역 사이의 저항은 거의 제로이다.
제2도(c)에서 (JP-A-5-90540 참조), 제2도(b)의 저저항 다결정 실리콘층(208)이 제거되어, 다결정 실리콘 층(209)(R1)은 또한 구동 트랜지스터 Qd1의 드레인 영역에도 직접 접속된다.
그러므로, 제2도(c)에서도, 구동 트랜지스터 Qd2의 게이트 전극이 구동 트랜지스터 Qd1의 드레인 영역에 직접 접속되기 때문에 구동 트랜지스터 Qd2의 게이트 전극과 구동 트랜지스터 Qd1의 드레인 영역 사이의 저항은 거의 제로이다.
그러나, 상술한 바와 같이, 제1, 2(a) 2(b) 및 2(c) 도에서, SRAM 셀에는 α선에 의해 발생된 소프트 에러가 생기기 쉽다. 즉, α선이 구동 트랜지스터 Qd1의 드레인 영역(104) 또는 그 부근에 영역 내로 침투할 때, 구동 트랜지스터 Qd1의드레인 영역의 전압은 변동하여, 그 직후 구동 트랜지스터 Qd2의 게이트 전극(103)의 전압 또한 변동한다. 그러므로, SRAM 셀의 데이터 보유 특성이 악화되어, SRAM 셀의 상태가 반전될 수 있다.
제1도(JP-A-63-193558 참조)의 SRAM 셀의 평면도인 제3도에서, 참조번호(301 내지 306)은 N+형 불순물 영역을 나타낸다. 이 경우에, 영역(301 및 304)는 접지 단자 GND에 접속되고, 영역(303 및 306)은 비트 라인 BL 및에 각각 접속된다.
구동 트랜지스터 Qd1은 소스 영역으로서 영역(301), 드레인 영역으로서 영역(302), 및 다결정 실리콘으로 이루어진 게이트 전극을 갖는다. 마찬가지로, 구동 트렌지스터 Qd2는 소스 영역으로서 영역(304), 드레인 영역으로서 영역(305), 및 다결정 실리콘으로 이루어진 게이트 전극을 갖는다. 구동 트랜지스터 Qd1및 Qd2는 Z로 표시된 중심 위치에 대해 대칭이다.
전달 트랜지스터 Qt1은 소스 영여그올서 영역(302), 드레인 영역으로서 영역(303) 및 다결정 실리콘으로 이루어진 워드 라인 WL로서 기능하는 게이트 전극을 갖는다. 마찬가지로, 전달 트랜지스터 Qt2는 소스영역으로 서 영역(305), 드레인 영역으로서 영역(306), 및 다결정 실리콘으로 이루어진 워드 라인 WL로서 기능하는 게이트 전극을 갖는다. 전달 트랜지스터 Qt1및 Qt2는 중심위치 Z에 대해 대칭이다.
다결정 실리콘으로 이루어진 저항 소자 R1은 노드 N1에서 영역(302)에 접속된다. 마찬가지로, 다결정 실리콘으로 이루어진 저항 소자 R2는 노드 N2에서 영역(305)에 접속된다. 저항 소자 R1및 R2또한 중심 위치 Z에 대해 대칭이다.
제3도에 도시된 것과 같은 SRAM 셀의 대칭 구성은 2개의 인버터의 동작을 등화시키고, 이는 데이터 보유 특성을 개선시키는 데 도움이 된다.
그러나, 제3도에서, 구동 트랜지스터 Qd1및 Qd2의 게이트 전극은 제1다결정 실리콘층에 의해 형성되고, 워드 라인 WL은 제2 다결정 실리콘 층에 의해 형성되고, 저항 소자 R1및 R2는 제3 다결정 실리콘층에 의해 형성된다. 이러한 다중 결정 실리콘 구성은 제조 비용을 상승시킨다.
본 발명에 따른 SRAM 셀의 실시예를 도시한 등가 회로도인 제4도에서, 저항 소자 r1은 저항 소자 R1과 제1도의 구동 트랜지스터 Qd1의 드레인 사이에 삽입되어, 구동 트랜지스터 Qd1의 드레인 영역은 저항소자 r1을 통해 구동 트랜지스터 Qd2의 게이트 전극에 접속된다. 마찬가지로, 저항 소자 r2은 저항 소자 R2과 제1도의 구동 트랜지스터 Qd2의 드레인 사이에 삽입되어, 구동 트랜지스터 Qd2의 드레인 영역은 저항소자 r2을 통해 구동 트랜지스터 Qd1의 게이트 전극에 접속된다. 따라서, 노드 N1또는 N2의 전압이 구동 트랜지스터 Qd1또는 Qd2의 드레인 영역으로의 α선의 침투로 인해 변동할 때 전압의 변동이 억제되어, 구동 트랜지스터 Qd2및 Qd1의 게이트 전극에서의 전압은 거의 변동하지 않게 됨으로써, 데이터 보유 특성이 향상된다.
또한, 제4도에서, 제1도의 워드 라인 WL은 SRAM 셀의 주변 영역에서 워드 라인 WL1및 WL2로 나누어진다. 그러므로 동일한 전압이 워드 라인 WL1및 WL2에 인가된다. 이러한 이중 워드 라인 구성으 층 수를 감소시킬 수 있다.
제4도의 SRAM 셀의 제조 단계가 제5(a), 5(b), 5(c), 6(a), 6(c), 7(a), 7(b), 7(c), 8(a), 8(b) 및 8(c)도를 참조하여 다음에 설명된다. 제5(b), 6(b), 7(b) 및 8(b)는 각각 제 5(a), 6(a), 7(a) 및 8도(a)의 선 B-B를 따라 절취한 단면도이고, 제5c, 6c, 7c 및 8c도는 각각 제5a, 6a, 7a 및 8a도의 선 C-C를 따라 절취한 단면도이다. 또한, 하나의 SRAM 셀은 제5(a), 6(a), 7(a) 및 8(a)의 실선-점선 MC로 표시된다.
먼저, 제5(a), 5(b) 및 5(c)도를 참조하면, 두꺼운 필드 실리콘 산화물층(2)가 실리콘의 국부 산화(LOCOS) 공정에의해 P-형 단결정 실리콘 기판(1)상에 형성되어, 활성 영역과 활성영역을 서로 분리시키기 위해 활성 영역과 필드 영역을 분리시킨다. 다음에, 게이트 실리콘 산화물층(3)이 기판(1)을 열 산화시킴으로써 성장된다.
다음에, 폴리사이드층이 형성된다. 즉, 약 10 내지 100/□의 시트저항을 갖는 인을 포함하는 다결정 실리콘층이 형성되고, 그 다음에, MoSi, WSi 또는 TiSi로 이루어진 내화성 실리사이드층이 형성된다. 실리사이그층과 다결정 실리콘층은 폴리사이드층을 형성한다. 폴리사이드층이 패턴되어, Y 방향을 따르는 구동 트랜지스터의 Qd1및 Qd2의 게이트 전극(31 및 32)와 X 방향을 따르는 전달 트랜지스터 Qt1및 Qt2의 게이트 전극(33 및 34)(또는 워드 라인 WL1및 WL2)가 형성된다.
다음에, 실리콘 산화물층이 저압 화학 증착(LPCVD) 공정에 의해 전체 표면상에 증착되고, 트랜지스터 Qd1, Qd2, Qt1및 Qt1의 게이트 전극의 측벽상에 측벽 실리콘 산화물층(4)를 형성하도록 비등방성 에칭 공정에 의해 에칭된다.
다음에, 인 이온 또는 비소 이온과 같은 N형 불순물 이온이 트랜지스터 Qd1, Qd2, Qt1및 Qt1의 게이트 전극(31, 32, 33 및 34)의 마스크로 실리콘 기판(1) 내로 주입되어, 약 0.1 내지 0.3㎛깊이의 N+형 불순물 확산 영역(21 내지 26)이 실리콘 기판(1) 내에 형성된다. 다음에, 어닐링 처리가 N+형 불순물 확산 영역(21 내지 26)에 수행된다.
제5도(a)에 도시한 바와 같이, 구동 트랜지스터 Qd1,및 Qd2의 게이트 전극(31 및 32)와 그들의 소스 및 드레인 영역(21, 22, 24 및 25)는 Z로 표시된 중심 위치에 대해 대칭이다. 또한, 전달 트랜지스 Qt1및 Qt1의 게이트 전극(33 및 34)(워드라인 WL1, WL2)는 중심위치 Z에 대해 대칭이다. 그러므로, 메모리 셀 MC는 중심위치 Z에 대해 거의 대칭이다. 또한 메모리셀 MC는 인접한 메모리 셀에 대칭이다.
구동 트랜지스터 Qd1은 소스영역으로서 N+형 불순물 영역(21), 드레인 영역으로 N+형 영역(22), 및 그 사이의 게이트 전극을 갖는다. 마찬가지로, 구동 트랜지스터 Qd2는 소스영역으로서 N+형 불순물 영역(24), 드레인 영역으로서 N+형 영역(25), 및 그 사이의 게이트 전극을 갖는다.
전달 트랜지스터 Qr1은 드레인 영역(또는 소스 영역)으로서 N+형 불순물 영역(23), 소스 영역(또는 드레인 영역)으로서 N+형 불순물 영역(22), 및 워드라인 WL1으로서 기능하는 게이트 전극(13)을 갖는다. 마찬가지로, 전달 트랜지스터 Qr2은 드레인 영역(또는 소스 영역)으로서 N+형 불순물 영역(26), 소스 영역(또는 드레인 영역)으로서 N+형 불순물 영역(22), 및 워드라인 WL1으로서 기능은 게이트 전극(34)을 갖는다.
전달 트랜지스터 Qt1의 소스영역 뿐만 아니라 구동 트랜지스터 Qd1의 드레인 영역으로서 기능하는 N+형 불순물 영역(22)는 제4도의 노드 N1을 형성한다. 이 경우에, 구동 트랜지스터 Qd2의 게이트 전극(32)는 노드 N1으로부터 전기적으로 분리된다. 마찬가지로, 전달 트랜지스터 Qt2의 소스영역 뿐만 아니라 구동 트랜지스터 Qd2의 드레인 영역으로서 기능하는 N+형 불순물 영역(25)은 제4도의 노드 N2을 형성한다. 이 경우에, 구동 트랜지스터 Qd2의 게이트 전극(31)는 노드 N2으로부터 전기적으로 분리된다.
다음에, 제6(a), 6(b) 및 6(c)를 참조하면, 절연층(4)가 형성되고, 접촉홀 CONT1은 N+형 불순물 영역(21, 23, 24 및 26) 상의 절연층(4) 내에 형성된다.
다음에, 내화성 실리사이드 층 및/또는 인 도핑된 다결정된 실리콘층이 형성되고, X방향을 따르는 접지 접속층(61) 및 Y 방향을 따르는 비트 라인 접속층(62)를 형성하도록 패턴된다.
접지 접속층(61)은 구동 트랜지스터 Qd1및 Qd2의 소스 영역에 접촉홀 CONT1을 통해 접속된다. 결과적으로, 구동 트랜지스터 Qd1및 Qd2의 소스 영역은 접지될 수 이TEk.
한편, 아일랜드형으로 되어 있는 비트 접속층(62)는 N+형 불순물 확산 영역(23 또는 26)에 접촉홀 CONT1을 통해 접속된다.
제6도(a)에 도시된 바와 같이, 비트 라인 접속층(62)는 중심 위치 Z에 대해 대칭이다.
다음에, 제7(a), 7(b) 및 7(c)를 참조하면, 실리콘 산화물 또는 실리콘 산화물/포스포 실리케이트 글래스(PSG)의 이중층으로 이루어진 절연층(7)이 형성된다. 다음에, 접촉홀 CONT2가 절연층(7 및 4)을 관통한다. 접촉홀 CONT2는 노드 N1및 N2에서 N+형 불순물 영역(22 및 25)에 도달한다.
다음에, 다결정 실리콘, 단결정 실리콘 또는 아몰퍼스 실리콘으로 이루어진 실리콘층이 전체 표면상에 형성된다. 다음에, 실리콘층이 패턴되어, Y 방향을 따르는 저항 소자 R1및 R2로서 기능하는 저항층(81), 저항소자 r1및 r2로서 기능하는 저항층(82), 및 전원 접속층(62)에 걸쳐 X 방향을 따르는 저항층(83)이 형성된다. 이 경우에, 먼저, N형 불순물 이온은 저항층(81 및 82)를 덮는 마스크(도시 안됨)로 저항층(83)내로 주입되고, 또한 N형 불순물 이온은 저항층(81)을 덮는 마스크(도시 안됨)로 저항층(83 및 82)내로 주입된다. 다음에, 어닐링 처리가 수행된다. 결과적으로, 저항층(83)의 시트 저항은 저항층(82)의 시트 저항보다 작고, 저항층(82)의 시트 저항은 저항층(81)의 시트저항보다 작다. 예를 들어, 실리콘층이 다결정 실리콘으로 이루어진 경우, 저항층(81)의 시트 저항은 약 1GΩ/□ 내지 100TΩ/□이고 따라서, 저항 소자 R1 및 R2의 각각의 저항값은 약 50Ω 내지 500TΩ이다. 또한, 저항층(82)의 시트 저항은 약 500Ω/□ 내지 5MΩ/□이고, 따라서 저항 소자 r1및 r1각각의 저항 값은 약 5KΩ 내지 50MΩ이다.
여기서, 저항 소자 r1및 r2의 각각의 저항값이 1KΩ 보다 적을 때 α선에 의해 발생된 소프트 에러의 발생율이 1이라고 가정하자. 그러면, 저항 소자 r1및 r2의 각각의 저항값이 수 KΩ 내지 수백 KΩ이면, 소프트에러의 발생율을 약 0.7이다. 또한, 저항소자 r1및 r2각각의 저항값이 수MΩ내지 수십 MΩ인 경우, 소프트에러의 발생율은 약 0.2 이다. 그러나, 저항 소자 r1및 r2의 저항값이 너무 큰 경우, 억세스 시간은 증가된다. 그러므로, 저항 소자 r1및 r2의 저항값은 소프트 에러의 발생율과 억세스 시간을 감안하여 결정된다.
저항층(83)이 비트 라인 접속층(62)를 교차하더라도, 저항층(83)은 절연층(7)의 존재로 인해 비트 라인 접속층(62)에 전기적으로 접속되지 않는 것에 주목한다. 저항층(83)은 전원 단자 Vcc에 접속된다.
제7도(b)에 도시한 바와 같이, 구동 트랜지스터 Qd1의 드레인 영역(22)는 구동 트랜지스터 Qd2의 게이트 전극(32)에 직접 접속되지 않는다. 즉, 구동 트랜지스터 Qd1의 드레인 영역(22)는 구동 트랜지스터 Qd2의 게이트 전극(32)의 측벽상의 측벽 실리콘 산화물층(4)를 덮는 저항층(82)를 통해 구동 트랜지스터 Qd2의 게이트 전극(32)에 전기적으로 접속된다.
마찬가지로, 구동 트랜지스터 Qd2의 드레인 영역(25)는 구동 트랜지스터 Qd1의 게이트 전극(31)에 직접 접속되지 않는다. 즉, 구동 트랜지스터 Qd2의 드레인 영역(25)는 구동 트랜지스터 Qd1의 게이트 전극(31)의 측벽상의 측벽 실리콘 산화물층(4)를 덮는 저항층(82)를 통해 구동 트랜지스터 Qd1의 게이트 전극(31)에 전기적으로 접속된다.
제7도(a)에 도시한 바와 같이, 저항층(81, 82 및 83)은 중심 위치 Z에 대해 대칭이다.
마지막으로, 제8(a), 8(b), 및 8(c)를 참조하면, 실리콘 산화물층(9)가 CVD 공정을 이용하여 형성되고, 접촉홀 CONT3은 실리콘 산화물층(9)을 관통한다. 접촉홀 CONT3은 비트라인 접속층(62)에 도달한다.
다음에, 알루미늄층이 스퍼터링 공정을 사용하여 증착되고, Y 방향을 따르는 비트라인 BL 및을 형성하도록 패턴된다. 비트라인 BL은 접촉홀 CONT3 및 비트라인 접속층(62)를 통해 N+형 불순물 확산 영역(23), 즉 전달 트랜지스터 Qt1의 드레인 영역에 접속된다. 마찬가지로, 비트라인은 접촉홀 CONT3 및 비트라인 접속층(62)를 통해 N+형 불순물 확산 영역(26), 즉 전달 트랜지스터 Qt2의 드레인 영역에 접속된다. 비트라인 BL에 대한 비트 라인 접속층(62)는 비트라인에 대한 비트라인 접속층(62)에 대향하여 위치되므로, 비트 라인 접속층(62)는 X 방향으로 비교적 넓다. 또한, 접촉홀 CONT3에 있는 비트 라인 BL 및의 넓은 부분은 서로 떨어져 있다.
제7도(b)의 노드 N1을 상세히 도시한 제9도에서, 거리 D1은 약 0.6㎛이고, 거리 D2는 약 0.2㎛이고, 거리 D3는 약 0.3㎛이고, 거리 D4는 약 0.3㎛이다. 이 경우에, 저항 r1은 거리 D3로 표시된 저항층(82)에 의해 실질적으로 결정된다.
제9도의 노드 N1의 제1 변형인 제10도(a)에서, 구동 트랜지스터 Qd2의 게이트 전극(32')는 필드 실리콘 산화물층(2) 상에서 종단되므로, 저항층(82)(저항소자 r1)은 또한 필드 실리콘 산화물층(2)에 걸쳐 연장한다. 예를 들어, 거리 D5는 약 0.2㎛이고, 거리 D6는 약 0.2㎛이고, 거리 D7은 약 0.2㎛이다. 이 경우에, 저항 r1의 저항 값은 거리 D6로 표시된 저항층(82)에 의해 실질적으로 결정된다.
제9도의 노드 N1의 제2 변형인 제10도(b)에서, 구동 트랜지스터 Qd2의 게이트 전극(32'')는 필드 실리콘 산화물층(2)의 에지에서 종단되므로, 저항층(82)(저항 소자r1)은 필드 실리콘 산화물층(2)의 에지에서 구동 트랜지스터 Qd2의 게이트 전극(32'')와 접촉하게 된다. 예를 들어, 거리 D8는 약 0.4㎛이고, 거리 D9는 약 0.2㎛이고, 거리 D10은 약 0.1㎛이다. 거리 D10는 저항층(82)의 두께라는 것에 주목하여야 한다. 이 경우에, 저항 r1의 저항 값은 거리 D10로 표시된 저항층(82)에 의해 실질적으로 결정된다. 거리 D10이 작은 경우에도, D10으로 표시된 저항 소자(82)내로 이온이 거의 주입되지 않아, 저항 소자 r1의 저항 값은 비교적 크게 될 수 있다.
D6D3D10이기 때문에, 제9, 10(a) 및 10(b)에 도시된 것과 같은 노드 N1의 구조는 저항층(82)의 최대 저항값을 가진다. 그러나, 노드 N1의 구조는 저항층(82)내로 주입된 이온양 뿐만 아니라 소프트 에러의 발생율과 억세스 시간의 허용 가능한 한계에 따라, 제 9, 1(a) 및 10(b)도에 도시한 것들로부터 선택된다.
제7도(b)의 SRAM 셀의 변형인 제11도에서, 저항층(82)는 접지 접촉층(61)에 걸쳐 연장하여, 저항 소자 r1과 노드 N1(즉, 구동 영역의 드레인 영역(22)) 사이의 저항과 저항층(82) 및 접지 접촉층(61)과 그 사이의 절연층(7)에 의해 형성된 MOS 캐패시턴스에 의해 형성된 시상수를 증가시킨다. 즉, 노드 N1의 캐패시턴스는 증가된다. 결과적으로 α선이 노드 N1으로 침투하여도, 노드 N1의 전압은 α선에 의해 거의 영향받지 않고 따라서 데이터 보유 특성이 향상된다.
앞서 설명한 바와 같이, 본 발명에 따르면, 저항 소자가 한 구동 트랜지스터의 드레인 영역과 다른 구동 트랜지스터의 게이트 전극 사이에 삽입되기 때문에, 동일한 한 구동 트랜지스터의 드fp인 영역의 전압이 α선에 의해 변동되어도, 다른 구동 트랜지스터의 게이트 전극의 전압의 유도된 변동이 삽입된 저항 소자에 의해 억제된다. 따라서, 소프트 에러가 억제될 수 있음으로써 양호한 데이터 보유 특성을 유지할 수 있다.
Claims (12)
- 제1 및 제2 전원 단자; 상기 제1 전원 단자에 접속된 제1 및 제2 저항소자; 상기 제2 저항 소자에 접속된 게이트 전극, 상기 제2 전원 단자에 접속된 소스, 및 드레인을 갖는 제1 구동 MOS 트랜지스터; 및; 상기 제1 저항 소자에 접속된 게이트 전극, 상기 제2 전원 단자에 접속된 소스, 및 드레인을 갖는 제2 구동 MOS 트랜지스터를 포함하며 상기 제1 저항 소자와 상기 제1 구동 MOS 트랜지스터의 드레인은 제3저항 소자를 통해 접속되고, 상기 제2 저항 소자와 상기 제2 구동 MOS 트랜지스터의 드레인은 제4저항 소자를 통해 접속되는 스테틱 반도체 메모리 장치.
- 제1항에 있어서, 상기 제3 및 제2 저항 소자는 각각 제1 및 제2 실리콘 층을 포함하는 스테틱 반도체 메모리 장치.
- 제2항에 있어서, 제1 도전형의 반도체 기판; 상기 제1 도전형과 반대인 제2 도전형인 불순물 확산 영역으로서, 상기 반도체 기관내에 형성되고, 상기 제1 및 제2 구동 MOS 트랜지스터의 소스 및 드레인으로서 기능하는 불순물 확산 영역; 상기 반도체 기판상에 형성된 필드 졀연층; 상기 반도체 기판상에 형성되고 상기 필드 절연층에 접속된 게이트 절연층-상기 제1 및 제2 구동 MOS 트랜지스터의 게이트 전극은 상기 필드 절연층과 상기 게이트 절연층상에 형성됨-; 및 상기 제1 및 제2 구동 MOS 트랜지스터의 게이트 전극의 측벽상에 각각 형성된 제1 및 제2 축벽 절연층-상기 측벽들은 상기 게이트 절연층 상에 배치됨-을 더 포함하고, 상기 제1 실리콘 층은 상기 제1 구동 MOS 트랜지스터의 드레인, 상기 제측벽 절연층, 및 상기 제2측벽 절연층에 인접한 상기 제2 구동 MOS 트랜지스터의 게이트 전극의 상부(upper portion)상에 형성되고, 상기 제2 실리콘 층은 상기 제2 구동 MOS 트랜지스터의 드레인, 상기 제1측벽 절연층, 및 상기 제1 측벽 절연층에 인접한 상기 제1 구동 MOS 트랜지스터의 게이트 전극의 상부상에 형성되는 스테틱 반도체 메모리 장치,
- 제2항에 있어서, 제1 도전형의 반도체 기판; 상기 제1 도전형과 반대인 제2 도전형인 불순물 확산 영역으로서, 상기 반도체 기관내에 형성되고, 상기 제1 및 제2 구동 MOS 트랜지스터의 소스 및 드레인으로서 기능하는 불순물 확산 영역; 및 상기 반도체 기판상에 형성된 필드 졀연층;을 더 포함하고, 상기 -상기 제1 및 제2 구동 MOS 트랜지스터의 게이트 전극은 상기 필드 절연층상에 형성되고, 상기 제1 실리콘 층은 상기 제1 구동 MOS 트랜지스터의 드레인, 상기 필드 절연층과 측벽, 및 상기 제2 구동 MOS 트랜지스터의 게이트 전극의 상부상에 형성되고, 상기 제2 실리콘층은 상기 제2 구동 MOS 트랜지스터의 드레인, 상기 필드 절연층과 측벽, 및 상기 제1 구동 MOS 트랜지스터의 게이트 전극의 상부상에 형성되는 스테틱 반도체 메모리 장치,
- 제2항에 있어서, 제1 도전형의 반도체 기판; 상기 제1 도전형과 반대인 제2 도전형인 불순물 확산 영역으로서, 상기 반도체 기판내에 형성되며, 상기 제1 및 제2 구동 MOS 트랜지스터의 소스 및 드레인으로서 기능하는 불순물 확산 영역; 및 상기 반도체 기판상에 형성된 필드 졀연층;을 더 포함하고, 상기 제1 및 제2 구동 MOS 트랜지스터의 게이트 전극은 상기 필드 절연층상에 형성되고 상기 제1 및 제2 구동 MOS 트랜지스터의 게이트 전극의 측벽은 상기 필드 절연층의 에지에 근접하여 배치되고, 상기 제1 실리콘층은 상기 제1 구동 MOS 트랜지스터의 드레인 및 상기 제2 구동 MOS 트랜지스터의 게이트 전극의 측벽과 상부상에 형성되고, 상기 제2 실리콘층은 상기 제2 구동 MOS 트랜지스터의 드레인 및 상기 제1 구동 MOS 트랜지스터의 게이트 전극의 측벽과 상부상에 형성되는 스테틱 반도체 메모리 장치.
- 제1항에 있어서, 상기 제1 및 제2 저항 소자, 상기 제1 및 제2 구동 MOS 트랜지스터, 및 상기 제3 및 제4 저항소자는 SRAM 셀의 중심 위치(Z)에 대해 대칭인 스테틱 반도체 메모리 장치.
- 제1 및 제 2 전원선, 제1 및 제2 노드, 상기 제1 전원선과 상기 제1 노드 사이에 접속된 제1 저항소자, 상기 제1 전원선과 상기 제2 노드사이에 접속된 제2 저항 소자, 상기 제1노드와 상기 제2 전원선 사이에 접속되고 상기 제2노드의 전압에 의해 제어되는 제1구동 MOS 트랜지스터, 상기 제2노드와 상기 제2 전원선 사이에 접속되고 상기 제1 노드의 전압에 의해 제어되는 제2 구동 MOS 트랜지스터, 제1 비트라인과 상기 제1 노드 사이에 접속되고 제1 워드 라인의 전압에 의해 제어되는 제1 전달 MOS 트랜지스터, 및 제2 비트 라인과 상기 제2 노드 사이에 접속되고 상기 제1 워드 라인에 접속된 제2 워드라인의 전압에 의해 제어되는 제2 전달 MOS 트랜지스터를 포함하는 스테틱 메모리 반도체 장치에 있어서, 상기 제1 전원선과 상기 제1노드 사이에 접속되고, 상기 제1 전원선에 접속된 제1 부분과 상기 제1 저항 소자로서 기능하는 제2 부분, 및 제3 부분으로 분할된 제1 저항층-상기 제1노드와 상기 제2 구동 MOS 트랜지스터의 게이트 전극은 상기 제3 부분을 통해 접속됨-; 및 상기 제1 전원선과 상기 제2노드 사이에 접속되고, 상기 제1 전원선에 접속된 제1 부분과 상기 제2 저항 소자로서 기능하는 제2 부분, 및 제3 부분으로 분할된 제2 저항층-상기 제2노드와 상기 제1 구동 MOS 트랜지스터의 게이트 전극은 상기 제3 부분을 통해 접속됨-을 포함하는 스테틱 반도체 메모리 장치.
- 제7항에 있어서, 상기 제1 및 제2 저항층의 상기 제3 부분의 시트 저항값은 상기 제2 부분의 시트 저항값보다 작은 스테틱 반도체 메모리 장치.
- 제7항에 있어서, 상기 제1 및 제2 저항층의 상기 제1 부분의 시트 저항값은 상기 제3 부분의 시트 저항값보다 작은 스테틱 반도체 메모리 장치.
- 제7항에 있어서, 상기 제2 전원선으로서 기능하는 도전층; 및 상기 도전층상에 형성된 절연층을 포함하고, 상기 제1 및 제2 저항층의 상기 제3 부분은 상기 절연층을 통해 상기 도전층 위에 있는 스테틱 반도체 메모리 장치.
- 제7항에 있어서, 상기 제1 및 제2 저항층은 그 중심 위치(Z)에 대해 대칭인 스테틱 반도체 메모리 장치.
- 제7항에 있어서, 상기 제1 및 제2 구동 MOS 트랜지스터의 게이트 전극으로서 각각 기능한는 제1 및 제2 도전층; 상기 제1 전달 MOS 트랜지스터의 게이트 전극과 상기 제1워드 라인으로서 기능하는 제3 도전층; 및 상기 제2 전달 MOS 트랜지스터의 게이트 전극과 상기 제2워드 라인으로서 기능하는 제4 도전층을 각각 포함하고, 상기 제1, 제2, 제3 및 제4 도전층은 동시에 형성되고, 상기 제1 및 제2 도전층은 그 중심 위치(Z)에 대해 대칭이고, 상기 제3 및 제4 도전층은 그 중심위치(Z)에 대해 대칭인 스테틱 반도체 메모리 장치.
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100478375B1 (ko) * | 2000-12-06 | 2005-03-23 | 미쓰비시덴키 가부시키가이샤 | 반도체 기억 장치 |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6510075B2 (en) * | 1998-09-30 | 2003-01-21 | Raj Kumar Jain | Memory cell with increased capacitance |
| JP4618914B2 (ja) | 2001-03-13 | 2011-01-26 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| US6768668B2 (en) * | 2001-06-12 | 2004-07-27 | Infineon Technologies Aktiengesellschaft | Converting volatile memory to non-volatile memory |
| FR2836752A1 (fr) * | 2002-02-11 | 2003-09-05 | St Microelectronics Sa | Cellule memoire a programmation unique |
| JP4252275B2 (ja) * | 2002-10-01 | 2009-04-08 | 株式会社 日立ディスプレイズ | 表示装置 |
| DE102005024897A1 (de) * | 2005-05-31 | 2006-12-07 | Infineon Technologies Ag | Verlustleistungsarme nichtflüchtige Speicherzelle |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3778533D1 (de) * | 1987-01-28 | 1992-05-27 | Advanced Micro Devices Inc | Statische ram-zellen mit vier transistoren. |
| JP2829992B2 (ja) * | 1988-11-10 | 1998-12-02 | セイコーエプソン株式会社 | 半導体装置 |
| EP0469214A1 (en) * | 1990-07-31 | 1992-02-05 | International Business Machines Corporation | Method of forming stacked conductive and/or resistive polysilicon lands in multilevel semiconductor chips and structures resulting therefrom |
| JPH04320371A (ja) * | 1991-04-19 | 1992-11-11 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| JPH0590540A (ja) * | 1991-09-30 | 1993-04-09 | Sanyo Electric Co Ltd | 半導体記憶装置 |
| JPH05226616A (ja) * | 1992-02-17 | 1993-09-03 | Sony Corp | 半導体メモリ装置の製造方法 |
| JPH05291535A (ja) * | 1992-04-15 | 1993-11-05 | Nec Corp | 半導体記憶装置 |
| JPH05299608A (ja) * | 1992-04-23 | 1993-11-12 | Nec Corp | 半導体装置 |
| US5452246A (en) * | 1993-06-02 | 1995-09-19 | Fujitsu Limited | Static semiconductor memory device adapted for stabilization of low-voltage operation and reduction in cell size |
-
1994
- 1994-10-28 JP JP6265870A patent/JPH08125137A/ja active Pending
-
1995
- 1995-10-28 KR KR1019950037883A patent/KR100195683B1/ko not_active IP Right Cessation
- 1995-10-28 CN CN95120385A patent/CN1144974A/zh active Pending
- 1995-10-30 US US08/550,348 patent/US5761113A/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100478375B1 (ko) * | 2000-12-06 | 2005-03-23 | 미쓰비시덴키 가부시키가이샤 | 반도체 기억 장치 |
Also Published As
| Publication number | Publication date |
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| US5761113A (en) | 1998-06-02 |
| CN1144974A (zh) | 1997-03-12 |
| KR960015912A (ko) | 1996-05-22 |
| JPH08125137A (ja) | 1996-05-17 |
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