JPH05299608A - 半導体装置 - Google Patents
半導体装置Info
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- JPH05299608A JPH05299608A JP4104234A JP10423492A JPH05299608A JP H05299608 A JPH05299608 A JP H05299608A JP 4104234 A JP4104234 A JP 4104234A JP 10423492 A JP10423492 A JP 10423492A JP H05299608 A JPH05299608 A JP H05299608A
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Abstract
(57)【要約】
【目的】 半導体装置を構成するセルの２つのノードに
付加する抵抗のバラツキを小さくし、動作を安定化す
る。 【構成】 駆動ＭＯＳ型トランジスタのゲート電極３と
転送ＭＯＳ型トランジスタ４との距離ｄによって抵抗長
が自己整合的に抵抗長が決まる。抵抗はポリシリコン
９、ｎ- 抵抗層１０により構成される。またゲート電極
３はポリシリコン９を介して転送ＭＯＳ型トランジスタ
のドレインまたはソースと電気的に接続される。
付加する抵抗のバラツキを小さくし、動作を安定化す
る。 【構成】 駆動ＭＯＳ型トランジスタのゲート電極３と
転送ＭＯＳ型トランジスタ４との距離ｄによって抵抗長
が自己整合的に抵抗長が決まる。抵抗はポリシリコン
９、ｎ- 抵抗層１０により構成される。またゲート電極
３はポリシリコン９を介して転送ＭＯＳ型トランジスタ
のドレインまたはソースと電気的に接続される。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に関し、特に
スタティック型メモリセルからなる半導体装置の構造に
関する。
スタティック型メモリセルからなる半導体装置の構造に
関する。
【０００２】
【従来の技術】半導体基板、例えばシリコン半導体基板
上に形成される集積回路は、高密度、大容量化の一途を
辿っている。特にＳＲＡＭのような集積回路の場合、４
Ｍビットから１６Ｍビットないしそれ以上へと集積度が
増大し大規模化しており、かつ高速化、低消費電力化が
図られている。このような大規模な集積回路は、多くの
素子を１チップ上に形成する必要がある一方、製品のコ
ストや歩留まりの観点からそのチップサイズを縮小し極
力小さくする必要がある。このようなチップサイズの縮
小においてはメモリセルサイズをいかに小さくするかが
鍵である。
上に形成される集積回路は、高密度、大容量化の一途を
辿っている。特にＳＲＡＭのような集積回路の場合、４
Ｍビットから１６Ｍビットないしそれ以上へと集積度が
増大し大規模化しており、かつ高速化、低消費電力化が
図られている。このような大規模な集積回路は、多くの
素子を１チップ上に形成する必要がある一方、製品のコ
ストや歩留まりの観点からそのチップサイズを縮小し極
力小さくする必要がある。このようなチップサイズの縮
小においてはメモリセルサイズをいかに小さくするかが
鍵である。
【０００３】従来用いられているＳＲＡＭメモリセルの
回路を図１４に例示した。即ち図１４において、Ｎチャ
ネルＭＯＳ型トランジスタＴ１のドレインは節点Ｎ１
に、ゲートは節点Ｎ２に、ソースは接地電位にそれぞれ
接続される。負荷素子Ｚ１が節点Ｎ１と電源ＶDDの間に
接続されており、これはＮチャネルＭＯＳ型トランジス
タＴ１と共に第１のインバータを形成する。またＮチャ
ネルＭＯＳ型トランジスタＴ２のドレインは節点Ｎ２
に、ゲートは節点Ｎ１に、ソースは接地電位にそれぞれ
接続される。負荷素子Ｚ２が節点Ｎ２と電源ＶDDの間に
接続されており、これはＮチャネルＭＯＳ型トランジス
タＴ２と共に第２のインバータを形成する。そして、Ｎ
チャネルＭＯＳ型トランジスタＴ１、Ｔ２は駆動ＭＯＳ
型トランジスタであって、上記の第１，第２のインバー
タによりフリップフロップ回路が形成される。
回路を図１４に例示した。即ち図１４において、Ｎチャ
ネルＭＯＳ型トランジスタＴ１のドレインは節点Ｎ１
に、ゲートは節点Ｎ２に、ソースは接地電位にそれぞれ
接続される。負荷素子Ｚ１が節点Ｎ１と電源ＶDDの間に
接続されており、これはＮチャネルＭＯＳ型トランジス
タＴ１と共に第１のインバータを形成する。またＮチャ
ネルＭＯＳ型トランジスタＴ２のドレインは節点Ｎ２
に、ゲートは節点Ｎ１に、ソースは接地電位にそれぞれ
接続される。負荷素子Ｚ２が節点Ｎ２と電源ＶDDの間に
接続されており、これはＮチャネルＭＯＳ型トランジス
タＴ２と共に第２のインバータを形成する。そして、Ｎ
チャネルＭＯＳ型トランジスタＴ１、Ｔ２は駆動ＭＯＳ
型トランジスタであって、上記の第１，第２のインバー
タによりフリップフロップ回路が形成される。
【０００４】一方、ＮチャネルＭＯＳ型トランジスタＴ
３のドレインはビット線Ｂ、ゲートはワード線Ｗ、ソー
スは節点Ｎ１にそれぞれ接続される。またＮチャネルＭ
ＯＳ型トランジスタＴ４のドレインはビット線Ｘ、ゲー
トはワード線Ｗ、ソースは節点Ｎ２にそれぞれ接続され
る。これらＮチャネルＭＯＳ型トランジスタＴ３，Ｔ４
はワード線Ｗによってビット線Ｂ、Ｘ−節点Ｎ１，Ｎ２
間の導通を制御する転送ＭＯＳ型トランジスタである。
３のドレインはビット線Ｂ、ゲートはワード線Ｗ、ソー
スは節点Ｎ１にそれぞれ接続される。またＮチャネルＭ
ＯＳ型トランジスタＴ４のドレインはビット線Ｘ、ゲー
トはワード線Ｗ、ソースは節点Ｎ２にそれぞれ接続され
る。これらＮチャネルＭＯＳ型トランジスタＴ３，Ｔ４
はワード線Ｗによってビット線Ｂ、Ｘ−節点Ｎ１，Ｎ２
間の導通を制御する転送ＭＯＳ型トランジスタである。
【０００５】図１４の回路を半導体基板上に実現する
際、高密度を要求される製品では、ＮチャネルＭＯＳ型
トランジスタＴ１〜Ｔ４の４素子を半導体基板の主表面
に直接形成するとともに、負荷素子Ｚ１，Ｚ２として絶
縁膜の上にポリシリコンをチャネルとするＰチャネル薄
膜トランジスタ（THIN FILM TRANSISTOR：以下「ＴＦ
Ｔ」と称す。）を積層した姿態に用いる技術が使用され
ている。
際、高密度を要求される製品では、ＮチャネルＭＯＳ型
トランジスタＴ１〜Ｔ４の４素子を半導体基板の主表面
に直接形成するとともに、負荷素子Ｚ１，Ｚ２として絶
縁膜の上にポリシリコンをチャネルとするＰチャネル薄
膜トランジスタ（THIN FILM TRANSISTOR：以下「ＴＦ
Ｔ」と称す。）を積層した姿態に用いる技術が使用され
ている。
【０００６】またＮチャネルＭＯＳ型トランジスタＴ１
〜Ｔ４を形成する際には、図１５に示すように、転送Ｍ
ＯＳ型トランジスタのソース（またはドレイン）３０
は、埋め込みコンタクト３１によってゲート電極３と接
続する構造が用いられている。即ち、ゲート電極３の直
下に形成されたｎ＋ 拡散層３２とソース３０が電気的
接続される構造が採られている。
〜Ｔ４を形成する際には、図１５に示すように、転送Ｍ
ＯＳ型トランジスタのソース（またはドレイン）３０
は、埋め込みコンタクト３１によってゲート電極３と接
続する構造が用いられている。即ち、ゲート電極３の直
下に形成されたｎ＋ 拡散層３２とソース３０が電気的
接続される構造が採られている。
【０００７】ところで負荷素子としてＴＦＴを用いる技
術は、高集積度の大規模メモリ素子の歩留まりを向上さ
せる点において極めて有効な手段であるが、低電力化、
信頼性向上のために電源電圧の低下が必要とされてお
り、このためＳＲＡＭ等のセルでは、電源電圧の低下に
従ってセルの動作安定が確保しにくくなっている。この
問題を解決するための手法のひとつとしてＴＦＴのＯＮ
電流を上げる方法があるが、ＴＦＴの能力は未だ十分で
はない。
術は、高集積度の大規模メモリ素子の歩留まりを向上さ
せる点において極めて有効な手段であるが、低電力化、
信頼性向上のために電源電圧の低下が必要とされてお
り、このためＳＲＡＭ等のセルでは、電源電圧の低下に
従ってセルの動作安定が確保しにくくなっている。この
問題を解決するための手法のひとつとしてＴＦＴのＯＮ
電流を上げる方法があるが、ＴＦＴの能力は未だ十分で
はない。
【０００８】他の手法としては、駆動ＭＯＳ型トランジ
スタと転送ＭＯＳ型トランジスタの能力比を実効的に上
げるために、駆動ＭＯＳ型トランジスタのドレインと転
送ＭＯＳ型トランジスタのソースまたはドレインの間に
抵抗を挿入し、実効的に駆動ＭＯＳ型トランジスタと転
送ＭＯＳ型トランジスタの能力比を高める方法がある。
そしてこの手法は、セルサイズを大きくすることなくセ
ルの動作マージンを広げることができるので、高集積、
高密度のＳＲＡＭセル技術として大変有効である。
スタと転送ＭＯＳ型トランジスタの能力比を実効的に上
げるために、駆動ＭＯＳ型トランジスタのドレインと転
送ＭＯＳ型トランジスタのソースまたはドレインの間に
抵抗を挿入し、実効的に駆動ＭＯＳ型トランジスタと転
送ＭＯＳ型トランジスタの能力比を高める方法がある。
そしてこの手法は、セルサイズを大きくすることなくセ
ルの動作マージンを広げることができるので、高集積、
高密度のＳＲＡＭセル技術として大変有効である。
【０００９】
【発明が解決しようとする課題】上記の通り従来の半導
体装置では、埋め込みコンタクトを介して節点とゲート
電極を接続しているが、基板に掘れが生じたり、あるい
はｎ＋ 拡散層の横方向拡散などによって抵抗長が安
定しないなどの欠点があり、プロセスに起因する寸法の
ずれは免れない。このため、抵抗値の制御が難しく、左
右の駆動ＭＯＳ型トランジスタと転送ＭＯＳ型トランジ
スタの能力比に偏差が生じてしまう結果、抵抗を挿入し
たにもかかわらず最低動作電位（ＶCCmin ）が下がらな
いという問題点があった。
体装置では、埋め込みコンタクトを介して節点とゲート
電極を接続しているが、基板に掘れが生じたり、あるい
はｎ＋ 拡散層の横方向拡散などによって抵抗長が安
定しないなどの欠点があり、プロセスに起因する寸法の
ずれは免れない。このため、抵抗値の制御が難しく、左
右の駆動ＭＯＳ型トランジスタと転送ＭＯＳ型トランジ
スタの能力比に偏差が生じてしまう結果、抵抗を挿入し
たにもかかわらず最低動作電位（ＶCCmin ）が下がらな
いという問題点があった。
【００１０】
【課題を解決するための手段】本発明によれば、第１導
電型の半導体基板またはウェル内に形成された、ゲート
電極とドレインを互いに交差接続した一対の第２導電型
駆動ＭＯＳ型トランジスタと、前記一対の駆動ＭＯＳ型
トランジスタのドレインをそれぞれのソースまたはドレ
インに接続した一対の第２導電型転送ＭＯＳ型トランジ
スタと、前記駆動ＭＯＳ型トランジスタのドレイン、ゲ
ート電極及び電源配線が各々ドレイン、ゲート及びソー
スに接続されている第２導電型ＭＯＳ型トランジスタを
有し、かつ前記転送ＭＯＳ型トランジスタのソースまた
はドレインと前記駆動ＭＯＳ型トランジスタのドレイン
が接続され、接点に抵抗が形成される半導体装置におい
て、前記転送ＭＯＳ型トランジスタのソースまたはドレ
インと前記駆動ＭＯＳ型トランジスタのドレイン間に形
成される抵抗長がそれぞれのゲート電極間隔により自己
整合的に定まることを特徴とする半導体装置が得られ
る。
電型の半導体基板またはウェル内に形成された、ゲート
電極とドレインを互いに交差接続した一対の第２導電型
駆動ＭＯＳ型トランジスタと、前記一対の駆動ＭＯＳ型
トランジスタのドレインをそれぞれのソースまたはドレ
インに接続した一対の第２導電型転送ＭＯＳ型トランジ
スタと、前記駆動ＭＯＳ型トランジスタのドレイン、ゲ
ート電極及び電源配線が各々ドレイン、ゲート及びソー
スに接続されている第２導電型ＭＯＳ型トランジスタを
有し、かつ前記転送ＭＯＳ型トランジスタのソースまた
はドレインと前記駆動ＭＯＳ型トランジスタのドレイン
が接続され、接点に抵抗が形成される半導体装置におい
て、前記転送ＭＯＳ型トランジスタのソースまたはドレ
インと前記駆動ＭＯＳ型トランジスタのドレイン間に形
成される抵抗長がそれぞれのゲート電極間隔により自己
整合的に定まることを特徴とする半導体装置が得られ
る。
【００１１】また本発明によれば、上記半導体装置にお
いて、他方の駆動ＭＯＳ型トランジスタのゲート電極と
転送ＭＯＳ型トランジスタのソースまたはドレインの接
続は前記抵抗体の一部である導電層により行われること
を特徴とする半導体装置が得られる。
いて、他方の駆動ＭＯＳ型トランジスタのゲート電極と
転送ＭＯＳ型トランジスタのソースまたはドレインの接
続は前記抵抗体の一部である導電層により行われること
を特徴とする半導体装置が得られる。
【００１２】
【作用】上記のようにゲート電極間の抵抗長さ（拡散層
の幅）を自己整合的に定めることで、プロセスに起因す
る寸法のずれを低減でき、抵抗のバラツキを低減でき
る。
の幅）を自己整合的に定めることで、プロセスに起因す
る寸法のずれを低減でき、抵抗のバラツキを低減でき
る。
【００１３】
【実施例】以下に本発明の実施例を説明する。図１に本
発明の実施例に係わるＳＲＡＭメモリセルを示した。こ
のＳＲＡＭメモリセルは、駆動ＭＯＳ型トランジスタの
ゲート電極３であり、また４は転送ＭＯＳ型トランジス
タのゲート電極である。距離ｄは、ゲート電極３，４間
において自己整合的に決まる抵抗長である。この抵抗
は、ポリシリコン９、ｎ- 抵抗層５、及びｎ- 抵抗層１
０により形成されまた転送ＭＯＳ型トランジスタのソー
スまたはドレインは、駆動ＭＯＳ型トランジスタのゲー
ト電極３とポリシリコン９を介して電気的に接続されて
いる。
発明の実施例に係わるＳＲＡＭメモリセルを示した。こ
のＳＲＡＭメモリセルは、駆動ＭＯＳ型トランジスタの
ゲート電極３であり、また４は転送ＭＯＳ型トランジス
タのゲート電極である。距離ｄは、ゲート電極３，４間
において自己整合的に決まる抵抗長である。この抵抗
は、ポリシリコン９、ｎ- 抵抗層５、及びｎ- 抵抗層１
０により形成されまた転送ＭＯＳ型トランジスタのソー
スまたはドレインは、駆動ＭＯＳ型トランジスタのゲー
ト電極３とポリシリコン９を介して電気的に接続されて
いる。
【００１４】図２〜９は、図１に示した実施例のＳＲＡ
Ｍメモリセル構造を形成するための製作工程を説明した
もので、半導体基板にｎチャネル型メモリセルを形成す
る場合を例示したものである。尚、ｐチャネル型メモリ
セルを形成する場合は、単にｎをｐに置き換えればよい
ことは言うまでもない。
Ｍメモリセル構造を形成するための製作工程を説明した
もので、半導体基板にｎチャネル型メモリセルを形成す
る場合を例示したものである。尚、ｐチャネル型メモリ
セルを形成する場合は、単にｎをｐに置き換えればよい
ことは言うまでもない。
【００１５】即ちこの場合には、図２の通り、Ｐ型導電
性を有するシリコン基板またはＰウェル領域上に素子分
離酸化膜１を形成し、拡散層２領域を形成した後、ｎ型
の導電性を有するゲート電極３，４を形成する。ここ
で、ゲート電極３はドライバトランジスタ（駆動ＭＯＳ
トランジスタ）のゲート電極に、またゲート電極４はア
クセストランジスタ、即ちワード線の電極に各々なるも
のである。ゲート電極は導電層の上部に絶縁膜を有する
姿態に形成されるのがよい。
性を有するシリコン基板またはＰウェル領域上に素子分
離酸化膜１を形成し、拡散層２領域を形成した後、ｎ型
の導電性を有するゲート電極３，４を形成する。ここ
で、ゲート電極３はドライバトランジスタ（駆動ＭＯＳ
トランジスタ）のゲート電極に、またゲート電極４はア
クセストランジスタ、即ちワード線の電極に各々なるも
のである。ゲート電極は導電層の上部に絶縁膜を有する
姿態に形成されるのがよい。
【００１６】次いで図３を参照して、トランジスタ構造
をＬＤＤ（Lightly Doped Drain ）とするために、１Ｅ
１３ｃｍ-2〜５Ｅ１３ｃｍ-2のリンをイオン注入する。
この工程によって、ｎ- 層５が形成される。次に絶縁膜
を形成しエッチバックを行って、サイドウオール６を形
成する。また、所定の位置のゲート電極３上部の絶縁膜
を除去し、図４の通り開口部７を設ける。次に、別のレ
ジスト露光工程とエッチング工程により抵抗形成領域の
絶縁膜を除去し、図５、６の通り開口部８を設ける。
をＬＤＤ（Lightly Doped Drain ）とするために、１Ｅ
１３ｃｍ-2〜５Ｅ１３ｃｍ-2のリンをイオン注入する。
この工程によって、ｎ- 層５が形成される。次に絶縁膜
を形成しエッチバックを行って、サイドウオール６を形
成する。また、所定の位置のゲート電極３上部の絶縁膜
を除去し、図４の通り開口部７を設ける。次に、別のレ
ジスト露光工程とエッチング工程により抵抗形成領域の
絶縁膜を除去し、図５、６の通り開口部８を設ける。
【００１７】上記の開口部７はゲート電極３及び４にま
たがる。またこの工程に於て露出する拡散層２は、ゲー
ト電極３及び４の間隔にて決定される。これらはマスク
上同一工程にて形成されるため、プロセスにより対称位
置の拡散層の長さもほぼ同一にすることができる。この
際、図６のように。ゲート電極４の絶縁膜は除去されな
い姿態に形成する必要がある。尚、サイドウオール６は
除去してもしなくてもよい。
たがる。またこの工程に於て露出する拡散層２は、ゲー
ト電極３及び４の間隔にて決定される。これらはマスク
上同一工程にて形成されるため、プロセスにより対称位
置の拡散層の長さもほぼ同一にすることができる。この
際、図６のように。ゲート電極４の絶縁膜は除去されな
い姿態に形成する必要がある。尚、サイドウオール６は
除去してもしなくてもよい。
【００１８】次にポリシリコン９を形成し、所定の形状
にパターニングする。ポリシリコン９にはリンまたはヒ
素等の不純物がイオン注入などの方法により導入され
る。注入量は２Ｅ１５ｃｍ-2〜１Ｅ１４ｃｍ-2程度あれ
ば良い。ここで導入された不純物は後の熱処理によりポ
リシリコン９及び拡散層２に拡散され、図７の通り、ｎ
- 抵抗層１０を形成する。抵抗はｎ- 抵抗層５、ｎ- 抵
抗層１０及びポリシン９により形成される。抵抗値はシ
ート抵抗値として１ｋΩ〜２０ｋΩの値になる。尚、ゲ
ート電極４上には絶縁膜が残されているために、ゲート
電極４とポリシリコン９の間は電気的絶縁が保たれてい
る。またポリシリコン９は抵抗体としてのみでなく、後
工程にて形成するＴＦＴのゲート電極としての役割を兼
ねさせてもよい。即ちこの場合には、図８のごとく他方
のゲート電極３上にまでポリシリコン９を延在させる構
成とすれば良い。
にパターニングする。ポリシリコン９にはリンまたはヒ
素等の不純物がイオン注入などの方法により導入され
る。注入量は２Ｅ１５ｃｍ-2〜１Ｅ１４ｃｍ-2程度あれ
ば良い。ここで導入された不純物は後の熱処理によりポ
リシリコン９及び拡散層２に拡散され、図７の通り、ｎ
- 抵抗層１０を形成する。抵抗はｎ- 抵抗層５、ｎ- 抵
抗層１０及びポリシン９により形成される。抵抗値はシ
ート抵抗値として１ｋΩ〜２０ｋΩの値になる。尚、ゲ
ート電極４上には絶縁膜が残されているために、ゲート
電極４とポリシリコン９の間は電気的絶縁が保たれてい
る。またポリシリコン９は抵抗体としてのみでなく、後
工程にて形成するＴＦＴのゲート電極としての役割を兼
ねさせてもよい。即ちこの場合には、図８のごとく他方
のゲート電極３上にまでポリシリコン９を延在させる構
成とすれば良い。
【００１９】次に図９のように、コンタクト穴１１を開
口し、ＴＦＴのボディポリシリコン１２を形成し、ボデ
ィポリシリコン１２中にソースまたはドレインとなる不
純物を形成することにより、ポリシリコンをゲート電極
とするトランジスタが形成される。次いでビットコンタ
クト１３を形成し、アルミ配線１４を形成することによ
りＳＲＡＭメモリセルが形成される。そして、上記のよ
うに構成される実施例の半導体装置によれば、ゲート電
極３及び４間の拡散層の幅は自己整合的に決まるため、
プロセスに起因する寸法のずれを低減できる。この結
果、抵抗値の制御、特にバラツキを低減できる。
口し、ＴＦＴのボディポリシリコン１２を形成し、ボデ
ィポリシリコン１２中にソースまたはドレインとなる不
純物を形成することにより、ポリシリコンをゲート電極
とするトランジスタが形成される。次いでビットコンタ
クト１３を形成し、アルミ配線１４を形成することによ
りＳＲＡＭメモリセルが形成される。そして、上記のよ
うに構成される実施例の半導体装置によれば、ゲート電
極３及び４間の拡散層の幅は自己整合的に決まるため、
プロセスに起因する寸法のずれを低減できる。この結
果、抵抗値の制御、特にバラツキを低減できる。
【００２０】図１０〜１３により本発明の第２の実施例
を説明する。この実施例は、ＴＦＴのゲートポリシリコ
ン下を平坦化した工程を例に採ったものである。この第
２の実施例は、開口部８を設ける工程は、第１の実施例
と同様である。そしてこのような開口部を設けた後、図
１０のようにポリシリコン９を形成し、また不純物を第
１の実施例と同様に導入した後、ポリシリコン９をパタ
ーニングする。次いで図１１のように平坦化膜２３によ
り表面を平坦化した後、コンタクト穴２１を開口し、ポ
リシリコン２２を形成し、ＴＦＴゲートとする。
を説明する。この実施例は、ＴＦＴのゲートポリシリコ
ン下を平坦化した工程を例に採ったものである。この第
２の実施例は、開口部８を設ける工程は、第１の実施例
と同様である。そしてこのような開口部を設けた後、図
１０のようにポリシリコン９を形成し、また不純物を第
１の実施例と同様に導入した後、ポリシリコン９をパタ
ーニングする。次いで図１１のように平坦化膜２３によ
り表面を平坦化した後、コンタクト穴２１を開口し、ポ
リシリコン２２を形成し、ＴＦＴゲートとする。
【００２１】更に、図１２のように、コンタクト穴１１
を開口し、またＴＦＴのボディポリシリコン１２を形成
し、更にボディポリシリコン中にソースまたはドレイン
となる不純物を形成することにより、ポリシリコン９を
ゲート電極とするトランジスタが形成される。次に、図
１３の通り、ビットコンタクト１３を形成し、アルミ配
線１４を形成することによりＳＲＡＭメモリセルが形成
される。そして本発明の実施例の構造を採れば、平坦化
工程が入っても、抵抗形成は阻害されることがなく、従
って安定でバラツキの少ない抵抗値が得られる。
を開口し、またＴＦＴのボディポリシリコン１２を形成
し、更にボディポリシリコン中にソースまたはドレイン
となる不純物を形成することにより、ポリシリコン９を
ゲート電極とするトランジスタが形成される。次に、図
１３の通り、ビットコンタクト１３を形成し、アルミ配
線１４を形成することによりＳＲＡＭメモリセルが形成
される。そして本発明の実施例の構造を採れば、平坦化
工程が入っても、抵抗形成は阻害されることがなく、従
って安定でバラツキの少ない抵抗値が得られる。
【００２２】
【発明の効果】以上の通り本発明によれば、ゲート電極
間の抵抗長幅は自己整合的に決まるため、プロセスに起
因する寸法のずれを低減でき、これによって抵抗のバラ
ツキを低減できる。このため抵抗のバラツキに起因する
最低動作電位の上昇を抑えることができ、低電圧電源動
作可能な半導体装置を実現することができる。
間の抵抗長幅は自己整合的に決まるため、プロセスに起
因する寸法のずれを低減でき、これによって抵抗のバラ
ツキを低減できる。このため抵抗のバラツキに起因する
最低動作電位の上昇を抑えることができ、低電圧電源動
作可能な半導体装置を実現することができる。
【図面の簡単な説明】
【図１】本発明の半導体装置の第１の実施例のＳＲＡＭ
メモリセルの製造工程の説明図である。
メモリセルの製造工程の説明図である。
【図２】図１のＳＲＡＭメモリセルの製造工程の説明図
である。
である。
【図３】図１のＳＲＡＭメモリセルの製造工程の説明図
である。
である。
【図４】図１のＳＲＡＭメモリセルの製造工程の説明図
である。
である。
【図５】図１のＳＲＡＭメモリセルの製造工程の説明図
である。
である。
【図６】図１のＳＲＡＭメモリセルの製造工程の説明図
である。
である。
【図７】図１のＳＲＡＭメモリセルの製造工程の説明図
である。
である。
【図８】図１のＳＲＡＭメモリセルの製造工程の説明図
である。
である。
【図９】図１のＳＲＡＭメモリセルの製造工程の説明図
である。
である。
【図１０】本発明の半導体装置の第２の実施例のＲＡＭ
メモリセルの製造工程の説明図である。
メモリセルの製造工程の説明図である。
【図１１】図１０のＳＲＡＭメモリセルの製造工程の説
明図である。
明図である。
【図１２】図１０のＳＲＡＭメモリセルの製造工程の説
明図である。
明図である。
【図１３】図１０のＳＲＡＭメモリセルの製造工程の説
明図である。
明図である。
【図１４】ＳＲＡＭメモリセルの構成を示した回路図で
ある。
ある。
【図１５】図１４の回路を半導体基板上に実現するため
の構造を示した説明図である。
の構造を示した説明図である。
１ 素子分離酸化膜 ２ 拡散層 ３、４ ゲート電極 ５、１０ ｎ- 抵抗層 ６ サイドウオール ７、８ 開口部 ９、２２ ポリシリコン １１、２１ コンタクト穴 １２ ボディポリシリコン １３ ビットコンタクト １４ アルミ配線 ２０ 絶縁膜 ２３ 平坦化膜 ３０ ソース ３１ 埋め込みコンタクト ３２ ｎ+ 拡散層
Claims (2)
- 【請求項１】 第１導電型の半導体基板またはウェル内
に形成された、ゲート電極とドレインを互いに交差接続
した一対の第２導電型駆動ＭＯＳ型トランジスタと、前
記一対の第２導電型駆動ＭＯＳ型トランジスタのドレイ
ンをそれぞれのソースまたはドレインに接続した一対の
第２導電型転送ＭＯＳ型トランジスタと、前記駆動ＭＯ
Ｓ型トランジスタのドレイン、ゲート電極及び電源配線
が各々ドレイン、ゲート及びソースに接続されている第
２導電型ＭＯＳ型トランジスタを有し、かつ前記転送Ｍ
ＯＳ型トランジスタのソースまたはドレインと前記駆動
ＭＯＳ型トランジスタのドレインが接続され、接点に抵
抗が形成される半導体装置において、転送ＭＯＳ型トラ
ンジスタのソースまたはドレインと駆動ＭＯＳ型トラン
ジスタのドレイン間に形成される抵抗長がそれぞれのゲ
ート電極間隔により自己整合的に定まることを特徴とす
る半導体装置。 - 【請求項２】 第１導電型の半導体基板またはウェル内
に形成された、ゲート電極とドレインを互いに交差接続
した一対の第２導電型駆動ＭＯＳ型トランジスタと、前
記一対の第２導電型駆動ＭＯＳ型トランジスタのドレイ
ンをそれぞれのソースまたはドレインに接続した一対の
第２導電型転送ＭＯＳ型トランジスタと、前記駆動ＭＯ
Ｓ型トランジスタのドレイン、ゲート電極及び電源配線
が各々ドレイン、ゲート及びソースに接続されている第
２導電型ＭＯＳ型トランジスタを有し、かつ前記転送Ｍ
ＯＳ型トランジスタのソースまたはドレインと前記駆動
ＭＯＳ型トランジスタのドレインが接続され、接点に抵
抗が形成される半導体装置において、転送ＭＯＳ型トラ
ンジスタのソースまたはドレインと駆動ＭＯＳ型トラン
ジスタのドレイン間に形成される抵抗長がそれぞれのゲ
ート電極間隔により自己整合的に定まり、他方の駆動Ｍ
ＯＳ型トランジスタのゲート電極と転送ＭＯＳ型トラン
ジスタのソースまたはドレインの接続は前記抵抗体の一
部である導電層により行われることを特徴とする半導体
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4104234A JPH05299608A (ja) | 1992-04-23 | 1992-04-23 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4104234A JPH05299608A (ja) | 1992-04-23 | 1992-04-23 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05299608A true JPH05299608A (ja) | 1993-11-12 |
Family
ID=14375276
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4104234A Withdrawn JPH05299608A (ja) | 1992-04-23 | 1992-04-23 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05299608A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08125137A (ja) * | 1994-10-28 | 1996-05-17 | Nec Corp | 半導体記憶装置 |
-
1992
- 1992-04-23 JP JP4104234A patent/JPH05299608A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08125137A (ja) * | 1994-10-28 | 1996-05-17 | Nec Corp | 半導体記憶装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990706 |