JPH07169858A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH07169858A JPH07169858A JP5317005A JP31700593A JPH07169858A JP H07169858 A JPH07169858 A JP H07169858A JP 5317005 A JP5317005 A JP 5317005A JP 31700593 A JP31700593 A JP 31700593A JP H07169858 A JPH07169858 A JP H07169858A
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- JP
- Japan
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- gate electrode
- source region
- contact hole
- conductivity type
- insulating film
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
- H10B10/125—Static random access memory [SRAM] devices comprising a MOSFET load element the MOSFET being a thin film transistor [TFT]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
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Abstract
(57)【要約】
【目的】ＳＲＡＭセル内のＬＤＤ構造の駆動用トランジ
スタのオン電流をトランジスタサイズを増大させず向上
させ、さらに駆動用トランジスタ間でのソース領域の拡
散層抵抗アンバランスを減少させ、セル動作の安定性を
向上させる。 【構成】ＬＤＤ構造の駆動用トランジスタのソース領域
１０ａと接地配線層１１（Ｖｓｓ）とを接続するコンタ
クト孔Ｃｇ２ａを駆動用トランジスタのゲート電極４
（Ｑｄ２）に対してセルファラインに設け、コンタクト
孔を通して導入した不純物で構成されたソース領域によ
り駆動用トランジスタを非対称ソース・ドレイン構造と
している。
スタのオン電流をトランジスタサイズを増大させず向上
させ、さらに駆動用トランジスタ間でのソース領域の拡
散層抵抗アンバランスを減少させ、セル動作の安定性を
向上させる。 【構成】ＬＤＤ構造の駆動用トランジスタのソース領域
１０ａと接地配線層１１（Ｖｓｓ）とを接続するコンタ
クト孔Ｃｇ２ａを駆動用トランジスタのゲート電極４
（Ｑｄ２）に対してセルファラインに設け、コンタクト
孔を通して導入した不純物で構成されたソース領域によ
り駆動用トランジスタを非対称ソース・ドレイン構造と
している。
Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置に関
し、特に１個のフリップフロップ回路及び２個のスイッ
チングトランジスタで構成されるメモリセルを有する半
導体記憶装置に関する。
し、特に１個のフリップフロップ回路及び２個のスイッ
チングトランジスタで構成されるメモリセルを有する半
導体記憶装置に関する。
【０００２】
【従来の技術】従来、２個の駆動用トランジスタと２個
の負荷素子から成る１個のフリップフロップ回路及び２
個のスイッチングトランジタで構成されるメモリセルを
もつスタティック・ランダム・アクセス・メモリー（以
下、ＳＲＡＭと略する）としては、以下に示すものが知
られている。
の負荷素子から成る１個のフリップフロップ回路及び２
個のスイッチングトランジタで構成されるメモリセルを
もつスタティック・ランダム・アクセス・メモリー（以
下、ＳＲＡＭと略する）としては、以下に示すものが知
られている。
【０００３】図６にはＳＲＡＭセルの回路図が示されて
いる。ＳＲＡＭセルは、相補型データ線ＤＬ１、ＤＬ２
と１組のワード線ＷＬ１、ＷＬ２との交差部にあって、
スイッチングトランジスタＱｔ１、Ｑｔ２によってデー
タ線とワード線に接続されている。また、駆動トランジ
スタＱｄ１、Ｑｄ２のソース領域は接地配線Ｖｓｓに接
続され、負荷素子であるＭＯＳ型ＴＦＴＱｐ１、Ｑｐ２
のソース領域は電源配線Ｖｃｃに接続されている。
いる。ＳＲＡＭセルは、相補型データ線ＤＬ１、ＤＬ２
と１組のワード線ＷＬ１、ＷＬ２との交差部にあって、
スイッチングトランジスタＱｔ１、Ｑｔ２によってデー
タ線とワード線に接続されている。また、駆動トランジ
スタＱｄ１、Ｑｄ２のソース領域は接地配線Ｖｓｓに接
続され、負荷素子であるＭＯＳ型ＴＦＴＱｐ１、Ｑｐ２
のソース領域は電源配線Ｖｃｃに接続されている。
【０００４】図７は、このようなＳＲＡＭセルの断面図
である。図７では図６における駆動用トランジスタＱｄ
１、Ｑｄ２、Ｑｄ２のソース領域と接地配線とを接続す
るコンタクト孔Ｃｇ２を共有して隣接する別のＳＲＡＭ
セルの駆動用トランジスタＱｄ２Ａ、ＭＯＳ型ＴＦＴＱ
ｐ１の一部が示されている。
である。図７では図６における駆動用トランジスタＱｄ
１、Ｑｄ２、Ｑｄ２のソース領域と接地配線とを接続す
るコンタクト孔Ｃｇ２を共有して隣接する別のＳＲＡＭ
セルの駆動用トランジスタＱｄ２Ａ、ＭＯＳ型ＴＦＴＱ
ｐ１の一部が示されている。
【０００５】次に、この従来例についてその製造工程に
沿って説明する。先ず、図８（ａ）に示すように、Ｐ型
シリコン基板１上に素子分離のためのフィールド酸化膜
２を選択酸化により形成した後、基板上にゲート酸化膜
３を熱酸化により形成する。次に、Ｑｄ１、Ｑｄ２のド
レイン形成領域上のゲート酸化膜を選択的に除去する。
これはダイレクトコンタクトを形成するためである（図
７、図８（ａ）にはＱｄ２用のダイレクトコンタクト孔
ＤＣ２を示す）。次にＮ型にドープされた多結晶シリコ
ン膜によりなるゲート電極４（Ｑｄ２）を形成した後、
フィールド酸化膜２、ゲート電極４をマスクとしてリン
のイオン注入を行なう。Ｑｄ１、Ｑｄ２、Ｑｔ１、Ｑｔ
２のソース・ドレイン領域であるＮ型低濃度拡散層６を
形成するためである。続いてゲート電極４の側面に酸化
シリコン膜からなるスペーサ７を形成した後、ヒ素のイ
オン注入を行なう。Ｑｄ１、Ｑｄ２、Ｑｔ１、Ｑｔ２の
ソース・ドレイン領域であるであるＮ型高濃度拡散層８
を設けるためである。８ｄ−２はダイレクトコレクト部
のＮ型高濃度拡散層である。次に、図８（ｂ）に示すよ
うに酸化シリコンからなる層間絶縁膜を堆積後、フォト
レジスト膜１８をマスクにＱｄ１、Ｑｄ２のソース形成
領域にコンタクト孔Ｃｇ２を開孔する。
沿って説明する。先ず、図８（ａ）に示すように、Ｐ型
シリコン基板１上に素子分離のためのフィールド酸化膜
２を選択酸化により形成した後、基板上にゲート酸化膜
３を熱酸化により形成する。次に、Ｑｄ１、Ｑｄ２のド
レイン形成領域上のゲート酸化膜を選択的に除去する。
これはダイレクトコンタクトを形成するためである（図
７、図８（ａ）にはＱｄ２用のダイレクトコンタクト孔
ＤＣ２を示す）。次にＮ型にドープされた多結晶シリコ
ン膜によりなるゲート電極４（Ｑｄ２）を形成した後、
フィールド酸化膜２、ゲート電極４をマスクとしてリン
のイオン注入を行なう。Ｑｄ１、Ｑｄ２、Ｑｔ１、Ｑｔ
２のソース・ドレイン領域であるＮ型低濃度拡散層６を
形成するためである。続いてゲート電極４の側面に酸化
シリコン膜からなるスペーサ７を形成した後、ヒ素のイ
オン注入を行なう。Ｑｄ１、Ｑｄ２、Ｑｔ１、Ｑｔ２の
ソース・ドレイン領域であるであるＮ型高濃度拡散層８
を設けるためである。８ｄ−２はダイレクトコレクト部
のＮ型高濃度拡散層である。次に、図８（ｂ）に示すよ
うに酸化シリコンからなる層間絶縁膜を堆積後、フォト
レジスト膜１８をマスクにＱｄ１、Ｑｄ２のソース形成
領域にコンタクト孔Ｃｇ２を開孔する。
【０００６】次に、コンタクト抵抗の増加を抑えるた
め、コンタクト孔Ｃｇ２内に露出した基板面にリンのイ
オン注入を行なう。図８（ｃ）に示すように、Ｎ型高濃
度ソース領域１０を形成するためである。続いて、Ｎ型
高濃度ソース領域１０に接続する高融点金属シリサイド
膜１１により接地配線層１１（Ｖｓｓ）を形成する。
め、コンタクト孔Ｃｇ２内に露出した基板面にリンのイ
オン注入を行なう。図８（ｃ）に示すように、Ｎ型高濃
度ソース領域１０を形成するためである。続いて、Ｎ型
高濃度ソース領域１０に接続する高融点金属シリサイド
膜１１により接地配線層１１（Ｖｓｓ）を形成する。
【０００７】その後、図７に示される様に、層間絶縁膜
１２として酸化シリコン膜を形成し、駆動トランジスタ
のゲート電極（４（Ｑｄ１）等）上にコンタクト孔をあ
け、負荷素子のゲート電極（１３−１等）を形成し、Ｔ
ＦＴゲート酸化膜１４を形成し、コンタクト孔を設けＴ
ＦＴチャネル部等を形成し、ＢＰＳＧ膜１６を堆積し、
データ線用のコンタクト孔をあけアルミニウム膜１７か
らなるデータ線１７（Ｄｌ１等）を形成する。
１２として酸化シリコン膜を形成し、駆動トランジスタ
のゲート電極（４（Ｑｄ１）等）上にコンタクト孔をあ
け、負荷素子のゲート電極（１３−１等）を形成し、Ｔ
ＦＴゲート酸化膜１４を形成し、コンタクト孔を設けＴ
ＦＴチャネル部等を形成し、ＢＰＳＧ膜１６を堆積し、
データ線用のコンタクト孔をあけアルミニウム膜１７か
らなるデータ線１７（Ｄｌ１等）を形成する。
【０００８】図７には、駆動用トランジスタの接地用の
コンタクト孔Ｃｇ２がＱｄ２とＱｄ２Ａとの中心からず
れたものを示してある。このずれは、コンタクト孔Ｃｇ
２を開孔するためのマスク合せにともなうずれである。
このずれは、駆動用トランジスタのソース領域の不均一
をもたらす。図７ではＱｄ２にはＮ型低濃度拡散層６が
あり、Ｑｄ２ＡにはＮ型低濃度拡散層がない。同様のこ
とはＳＲＡＭセル内のもう一つの駆動トランジスタＱｄ
１についても起る。従って同一ＳＲＡＭセル内の２つの
駆動トランジスタの電流駆動能力にアンバランスが生じ
る。ＳＲＡＭセルの安定動作にはスイッチグトランジス
タに対する駆動用トランジスタの能力比（オン電流比）
が高いことが必要であるので、このアンバランスはＳＲ
ＡＭセルの動作の不安定を招く。
コンタクト孔Ｃｇ２がＱｄ２とＱｄ２Ａとの中心からず
れたものを示してある。このずれは、コンタクト孔Ｃｇ
２を開孔するためのマスク合せにともなうずれである。
このずれは、駆動用トランジスタのソース領域の不均一
をもたらす。図７ではＱｄ２にはＮ型低濃度拡散層６が
あり、Ｑｄ２ＡにはＮ型低濃度拡散層がない。同様のこ
とはＳＲＡＭセル内のもう一つの駆動トランジスタＱｄ
１についても起る。従って同一ＳＲＡＭセル内の２つの
駆動トランジスタの電流駆動能力にアンバランスが生じ
る。ＳＲＡＭセルの安定動作にはスイッチグトランジス
タに対する駆動用トランジスタの能力比（オン電流比）
が高いことが必要であるので、このアンバランスはＳＲ
ＡＭセルの動作の不安定を招く。
【０００９】
【発明が解決しようとする課題】上述した従来のＳＡＲ
Ｍは、メモリセルの駆動用トランジスタの高濃度ソース
領域とゲート電極との間の寸法にばらつきが生じ易く安
定動作の確保が困難であるという問題点がある。これ
は、隣接するメモリセル間の距離を大きくするなど集積
度上好ましくなない手段によって解決できるのはいうま
でもないがそれでは本質的な解決にはならない。
Ｍは、メモリセルの駆動用トランジスタの高濃度ソース
領域とゲート電極との間の寸法にばらつきが生じ易く安
定動作の確保が困難であるという問題点がある。これ
は、隣接するメモリセル間の距離を大きくするなど集積
度上好ましくなない手段によって解決できるのはいうま
でもないがそれでは本質的な解決にはならない。
【００１０】本発明の目的は、集積度を犠牲にすること
なく安定動作可能なＳＲＡＭを有する半導体記憶装置を
提供することにある。
なく安定動作可能なＳＲＡＭを有する半導体記憶装置を
提供することにある。
【００１１】
【課題を解決するための手段】本発明は、駆動用トラン
ジスタおよび負荷素子からなる２つのインバータを有
し、一方の前記インバータの入力端および出力端を他方
のインバータの出力端および入力端に接続したフリップ
フロップ回路をメモリセルに含む半導体記憶装置におい
て、前記駆動用トランジスタが、第１導電型半導体基板
の表面にゲート絶縁膜を介して選択的に形成されたゲー
ト電極と、前記ゲート電極の側面に設けられた絶縁性ス
ペーサと、前記絶縁性スペーサが設けられたゲート電極
を被覆する層間絶縁膜と、前記ゲート電極および絶縁性
スペーサにそれぞれ自己整合し前記半導体基板の表面部
に設けられた第２導電型低濃度ドレイン領域および第２
導電型高濃度ドレイン領域と、前記層間絶縁膜のうち前
記絶縁性スペーサの側面に被着する部分を境として前記
ドレイン領域と前記ゲート電極を間において対向する前
記半導体基板領域に達するコンタクト孔と、前記コンタ
クト孔の底部に自己整合し前記半導体基板方面に設けら
れた第２導電型ソース領域と、前記コンタクト孔を介し
て前記第２導電型ソース領域に接続する接地配線層とを
有しているというものである。
ジスタおよび負荷素子からなる２つのインバータを有
し、一方の前記インバータの入力端および出力端を他方
のインバータの出力端および入力端に接続したフリップ
フロップ回路をメモリセルに含む半導体記憶装置におい
て、前記駆動用トランジスタが、第１導電型半導体基板
の表面にゲート絶縁膜を介して選択的に形成されたゲー
ト電極と、前記ゲート電極の側面に設けられた絶縁性ス
ペーサと、前記絶縁性スペーサが設けられたゲート電極
を被覆する層間絶縁膜と、前記ゲート電極および絶縁性
スペーサにそれぞれ自己整合し前記半導体基板の表面部
に設けられた第２導電型低濃度ドレイン領域および第２
導電型高濃度ドレイン領域と、前記層間絶縁膜のうち前
記絶縁性スペーサの側面に被着する部分を境として前記
ドレイン領域と前記ゲート電極を間において対向する前
記半導体基板領域に達するコンタクト孔と、前記コンタ
クト孔の底部に自己整合し前記半導体基板方面に設けら
れた第２導電型ソース領域と、前記コンタクト孔を介し
て前記第２導電型ソース領域に接続する接地配線層とを
有しているというものである。
【００１２】
【実施例】次に本発明の実施例について説明する。
【００１３】図１は本発明の第１の実施例を示す断面図
である。図２および図３は一実施例の説明ための平面図
でそれぞれＳＲＡＭセルの駆動トランジスタとスイッチ
ングトランジスタの配置および負荷素子（ＭＯＳＴＦ
Ｔ）の配置を示す。ＳＲＡＭセルの平面図を便宜上２つ
に分けたものであり、両者に共通に示したコンタクト孔
Ｃｄｐ１、Ｃｄｐ２で重ね合せて合成することによって
全体を理解することができる。図１は図２、図３のＸ−
Ｘ線断面に相当する拡大断面図である。なお、図２、図
３においてメモリセルの境界を２点鎖線で表示してあ
る。
である。図２および図３は一実施例の説明ための平面図
でそれぞれＳＲＡＭセルの駆動トランジスタとスイッチ
ングトランジスタの配置および負荷素子（ＭＯＳＴＦ
Ｔ）の配置を示す。ＳＲＡＭセルの平面図を便宜上２つ
に分けたものであり、両者に共通に示したコンタクト孔
Ｃｄｐ１、Ｃｄｐ２で重ね合せて合成することによって
全体を理解することができる。図１は図２、図３のＸ−
Ｘ線断面に相当する拡大断面図である。なお、図２、図
３においてメモリセルの境界を２点鎖線で表示してあ
る。
【００１４】図１、図２、図３および図６を参照する
と、この実施例は駆動用トランジスタＱｄ１またはＱｄ
２および負荷素子Ｑｐ１またはＱｐ２からなる２つのイ
ンバータを有し、一方の前述のインバータの入力端およ
び出力端を他方のインバータの出力端および入力端に接
続したフリップフロップ回路をメモリセルに含む半導体
記憶装置において、駆動用トランジスタ（Ｑｄ１、Ｑｄ
２のうちＱｄ２を例として説明する）が、Ｐ型シリコン
基板の表面にゲート酸化膜３を介して選択的に形成され
たゲート電極４（Ｑｄ２）と、ゲート電極４（Ｑｄ２）
の側面に設けられた絶縁性スペーサ７と、絶縁性スペー
サ７が設けられたゲート電極を被覆する層間絶縁膜９ａ
と、ゲート電極４（Ｑｄ２）および絶縁性スペーサ７に
それぞれ自己整合しシリコン基板１の表面部に設けられ
たＮ型低濃度ドレイン領域６ｄおよびＮ型高濃度ドレイ
ン領域８ｄ−１と、層間絶縁膜９ａのうち絶縁性スペー
サ７の側面に被着する部分を境としてドレイン領域（６
ｄ、８ｄ−１）とゲート電極４（Ｑｄ２）を間において
対向するシリコン基板領域に達するコンタクトＣｇ２ａ
孔と、コンタクト孔Ｃｇ２ａの底部Ｃｇ２ａｂの底部に
自己整合しシリコン基板表面に設けられたＮ型ソース領
域１０ａと、コンタクト孔Ｃｇ２ａを介してＮ型ソース
領域１０ａに接続する接地配線層１１（Ｖｃｃ）とを有
している。
と、この実施例は駆動用トランジスタＱｄ１またはＱｄ
２および負荷素子Ｑｐ１またはＱｐ２からなる２つのイ
ンバータを有し、一方の前述のインバータの入力端およ
び出力端を他方のインバータの出力端および入力端に接
続したフリップフロップ回路をメモリセルに含む半導体
記憶装置において、駆動用トランジスタ（Ｑｄ１、Ｑｄ
２のうちＱｄ２を例として説明する）が、Ｐ型シリコン
基板の表面にゲート酸化膜３を介して選択的に形成され
たゲート電極４（Ｑｄ２）と、ゲート電極４（Ｑｄ２）
の側面に設けられた絶縁性スペーサ７と、絶縁性スペー
サ７が設けられたゲート電極を被覆する層間絶縁膜９ａ
と、ゲート電極４（Ｑｄ２）および絶縁性スペーサ７に
それぞれ自己整合しシリコン基板１の表面部に設けられ
たＮ型低濃度ドレイン領域６ｄおよびＮ型高濃度ドレイ
ン領域８ｄ−１と、層間絶縁膜９ａのうち絶縁性スペー
サ７の側面に被着する部分を境としてドレイン領域（６
ｄ、８ｄ−１）とゲート電極４（Ｑｄ２）を間において
対向するシリコン基板領域に達するコンタクトＣｇ２ａ
孔と、コンタクト孔Ｃｇ２ａの底部Ｃｇ２ａｂの底部に
自己整合しシリコン基板表面に設けられたＮ型ソース領
域１０ａと、コンタクト孔Ｃｇ２ａを介してＮ型ソース
領域１０ａに接続する接地配線層１１（Ｖｃｃ）とを有
している。
【００１５】ここでは１つのＳＲＡＭセルとそれに隣接
するＳＲＡＭセルの駆動トランジスタＱｄ２Ａの一部の
みを示してあるが、実際のＳＲＡＭはここに示したＳＲ
ＡＭと対称構造のものが複数個配置される。その場合、
互いに隣接する２つのＳＲＡＭは境界に関して面対称
（互いに鏡映反転の関係）をなす。
するＳＲＡＭセルの駆動トランジスタＱｄ２Ａの一部の
みを示してあるが、実際のＳＲＡＭはここに示したＳＲ
ＡＭと対称構造のものが複数個配置される。その場合、
互いに隣接する２つのＳＲＡＭは境界に関して面対称
（互いに鏡映反転の関係）をなす。
【００１６】次に、本実施例の製造方法について説明す
る。
る。
【００１７】先ず、図２、図４（ａ）に示すように、Ｐ
型シリコン基板１の表面に選択酸化により素子分離用に
厚さ３００〜６００ｎｍのフィールド酸化膜２を形成し
て素子形成領域（スイッチングトランジスタ形成領域Ａ
ｔ１、Ａｔ２、駆動用トランジスタ形成領域Ａｄ１、Ａ
ｄ２）を区画し、素子形成領域に厚さ１０〜２０ｎｍの
ゲート酸化膜３を熱酸化により形成する。次にダイレク
トコンタクト孔ＤＣ１、ＤＣ２を形成する。次に、Ｎ型
にドープされた多結晶シリコン膜４と厚さ１００ｎｍ〜
３００ｎｍの酸化シリコン膜５を堆積し、パターニング
して、ゲート電極４（Ｑｄ２）等を形成した後、フィー
ルド酸化膜２及びゲート電極４（Ｑｄ２）等をマスクに
エネルギー２０〜６０ｋｅＶ、ドーズ１×１０13〜３×
１０13ｃｍ-2でリンのイオン注入を行なう。ＬＤＤ構造
ＭＯＳＦＥＴのＮ型低濃度拡散層６を形成するためであ
る。続いて、１００ｎｍ〜３００ｎｍの厚さの酸化シリ
コン膜を堆積しエッチングバックを行なって絶縁性スペ
ーサ７をゲート電極４（Ｑｄ２）等の側面に設けた後、
エネルギー３０〜７０ｋｅＶ、ドーズ１×１０15〜１×
１０16ｃｍ-2でヒ素のイオン注入を行う。Ｎ型高濃度拡
散層８、８−１を形成するためである。８−ｄ２はダイ
レクトコンタクト部のＮ型高濃度拡散層である。こうし
て対称ＬＤＤ構造のＭＯＳトランジスタＱｔ１、Ｑｔ
２、Ｑｄ１、Ｑｄ２が一応完成する。
型シリコン基板１の表面に選択酸化により素子分離用に
厚さ３００〜６００ｎｍのフィールド酸化膜２を形成し
て素子形成領域（スイッチングトランジスタ形成領域Ａ
ｔ１、Ａｔ２、駆動用トランジスタ形成領域Ａｄ１、Ａ
ｄ２）を区画し、素子形成領域に厚さ１０〜２０ｎｍの
ゲート酸化膜３を熱酸化により形成する。次にダイレク
トコンタクト孔ＤＣ１、ＤＣ２を形成する。次に、Ｎ型
にドープされた多結晶シリコン膜４と厚さ１００ｎｍ〜
３００ｎｍの酸化シリコン膜５を堆積し、パターニング
して、ゲート電極４（Ｑｄ２）等を形成した後、フィー
ルド酸化膜２及びゲート電極４（Ｑｄ２）等をマスクに
エネルギー２０〜６０ｋｅＶ、ドーズ１×１０13〜３×
１０13ｃｍ-2でリンのイオン注入を行なう。ＬＤＤ構造
ＭＯＳＦＥＴのＮ型低濃度拡散層６を形成するためであ
る。続いて、１００ｎｍ〜３００ｎｍの厚さの酸化シリ
コン膜を堆積しエッチングバックを行なって絶縁性スペ
ーサ７をゲート電極４（Ｑｄ２）等の側面に設けた後、
エネルギー３０〜７０ｋｅＶ、ドーズ１×１０15〜１×
１０16ｃｍ-2でヒ素のイオン注入を行う。Ｎ型高濃度拡
散層８、８−１を形成するためである。８−ｄ２はダイ
レクトコンタクト部のＮ型高濃度拡散層である。こうし
て対称ＬＤＤ構造のＭＯＳトランジスタＱｔ１、Ｑｔ
２、Ｑｄ１、Ｑｄ２が一応完成する。
【００１８】次に、図４（ｂ）に示すように、全面に層
間絶縁膜９ａとして酸化シリコンを１００ｎｍ〜２００
ｎｍの厚さに堆積した後、フォトレジストパターン１８
ａをマスクに酸化シリコン膜（９ａ）の異方性エッチン
グにより接地用のコンタクト孔Ｃｇ２ａを開孔する。こ
こで、ゲート電極４（Ｑｄ２）、４（Ｑｄ２Ａ）上には
酸化シリコン膜５があるため過度のオーバーエッチング
をしない限りゲート電極４（Ｑｄ２）、４（Ｑｄ２Ａ）
は露出されない。また、コンタクト孔Ｃｇ２ａの底部Ｃ
ｇ２ａｂとゲート電極４（Ｑｄ２）、４（Ｑｄ２Ａ）の
間隔は、絶縁性スペーサ７の幅及びその側面に形成され
る層間絶縁膜７の厚さで決められるため、コンタクト孔
Ｃｇ２ａ形成時の位置合わせずれによらず均一に形成さ
れる。
間絶縁膜９ａとして酸化シリコンを１００ｎｍ〜２００
ｎｍの厚さに堆積した後、フォトレジストパターン１８
ａをマスクに酸化シリコン膜（９ａ）の異方性エッチン
グにより接地用のコンタクト孔Ｃｇ２ａを開孔する。こ
こで、ゲート電極４（Ｑｄ２）、４（Ｑｄ２Ａ）上には
酸化シリコン膜５があるため過度のオーバーエッチング
をしない限りゲート電極４（Ｑｄ２）、４（Ｑｄ２Ａ）
は露出されない。また、コンタクト孔Ｃｇ２ａの底部Ｃ
ｇ２ａｂとゲート電極４（Ｑｄ２）、４（Ｑｄ２Ａ）の
間隔は、絶縁性スペーサ７の幅及びその側面に形成され
る層間絶縁膜７の厚さで決められるため、コンタクト孔
Ｃｇ２ａ形成時の位置合わせずれによらず均一に形成さ
れる。
【００１９】次に、図４（ｃ）に示されるように、コン
タクト孔Ｃｇ２ａに露出した基板面にエネルギー３０〜
６０ｋｅＶ、ドーズ１×１０15〜１×１０16ｃｍ-2でリ
ンのイオン注入を行ない７００℃〜９００℃の熱処理を
行なってソース領域１０ａを形成する。ソース領域１０
ａ（Ｎ型高濃度拡散層）は、この熱処理によってゲート
電極４（Ｑｄ２）、４（Ｑｄ２Ａ）の端部直下まで拡が
って形成されるので、図４（ａ）のＮ型低濃度拡散層６
はなくなる。このソース領域１０ａの形成において、リ
ンのイオン注入を回転斜め注入で行うことにより熱処理
を軽減することができる。こうして駆動用トランジスタ
の非対称ソース・ドレイン構造が得られる。またソース
領域１０ａはゲート電極４（Ｑｄ２）、４（Ｑｄ２Ａ）
とそれぞれその底部Ｃｇ２ａｂが自己整合して設けられ
たコンタクト孔Ｃｇ２ａからの不純物導入により形成さ
れるため、余計なフォトリソグラフィー工程を必要とし
ない。更に、コンタクト孔の底部Ｃｇ２ａｂとゲート電
極４（Ｑｄ２）、４（Ｑｄ２Ａ）との間隔がコンタクト
孔Ｃｇ２ａの位置合わせずれによらず均一に形成される
ため、ソース領域の拡散層抵抗は駆動用トランジスタ間
でばらつきが少なく均一に形成される。その後、タング
ステンシリサイド膜１１により接地配線層１１（Ｖｃ
ｃ）を形成する。
タクト孔Ｃｇ２ａに露出した基板面にエネルギー３０〜
６０ｋｅＶ、ドーズ１×１０15〜１×１０16ｃｍ-2でリ
ンのイオン注入を行ない７００℃〜９００℃の熱処理を
行なってソース領域１０ａを形成する。ソース領域１０
ａ（Ｎ型高濃度拡散層）は、この熱処理によってゲート
電極４（Ｑｄ２）、４（Ｑｄ２Ａ）の端部直下まで拡が
って形成されるので、図４（ａ）のＮ型低濃度拡散層６
はなくなる。このソース領域１０ａの形成において、リ
ンのイオン注入を回転斜め注入で行うことにより熱処理
を軽減することができる。こうして駆動用トランジスタ
の非対称ソース・ドレイン構造が得られる。またソース
領域１０ａはゲート電極４（Ｑｄ２）、４（Ｑｄ２Ａ）
とそれぞれその底部Ｃｇ２ａｂが自己整合して設けられ
たコンタクト孔Ｃｇ２ａからの不純物導入により形成さ
れるため、余計なフォトリソグラフィー工程を必要とし
ない。更に、コンタクト孔の底部Ｃｇ２ａｂとゲート電
極４（Ｑｄ２）、４（Ｑｄ２Ａ）との間隔がコンタクト
孔Ｃｇ２ａの位置合わせずれによらず均一に形成される
ため、ソース領域の拡散層抵抗は駆動用トランジスタ間
でばらつきが少なく均一に形成される。その後、タング
ステンシリサイド膜１１により接地配線層１１（Ｖｃ
ｃ）を形成する。
【００２０】続いて、図１、図３に示すように、層間絶
縁膜１２を堆積し、ダイレクトコンタクト部にコンタク
ト孔Ｃｄｐ１、Ｃｄｐ２を形成し、Ｎ型にドーピングさ
れた多結晶シリコン膜を堆積しパターニングしＴＦＴＱ
ｐ１のゲート電極１３−１、Ｑｐ２のゲート電極１３−
２を形成する。次に、ＴＦＴゲート酸化膜１４を形成
し、コンタクト孔Ｃｐｇ１、Ｃｐｇ２を設け多結晶シリ
コン膜１５を堆積しパターニグを行ないＴＦＴのゲート
電極１３−１、１３−２直上のチャネル部（１５−１、
１５−２）を挟んでＰ型にドーピング（図３で斜線で縁
取りして表示した部分に）することによりＱｐ１、Ｑｐ
２および電源線１５（Ｖｃｃ）を形成する。次に、ＢＰ
ＳＧ膜１６を堆積し、コンタクト孔Ｃｄｌ１、Ｃｄｌ２
を設けアルミニウム膜１７からなるデータ線１７（ＤＬ
１）等を形成する。
縁膜１２を堆積し、ダイレクトコンタクト部にコンタク
ト孔Ｃｄｐ１、Ｃｄｐ２を形成し、Ｎ型にドーピングさ
れた多結晶シリコン膜を堆積しパターニングしＴＦＴＱ
ｐ１のゲート電極１３−１、Ｑｐ２のゲート電極１３−
２を形成する。次に、ＴＦＴゲート酸化膜１４を形成
し、コンタクト孔Ｃｐｇ１、Ｃｐｇ２を設け多結晶シリ
コン膜１５を堆積しパターニグを行ないＴＦＴのゲート
電極１３−１、１３−２直上のチャネル部（１５−１、
１５−２）を挟んでＰ型にドーピング（図３で斜線で縁
取りして表示した部分に）することによりＱｐ１、Ｑｐ
２および電源線１５（Ｖｃｃ）を形成する。次に、ＢＰ
ＳＧ膜１６を堆積し、コンタクト孔Ｃｄｌ１、Ｃｄｌ２
を設けアルミニウム膜１７からなるデータ線１７（ＤＬ
１）等を形成する。
【００２１】本実施例では、駆動トランジスタはそのソ
ース領域１０ａかＮ型高濃度拡散層からなり、低濃度拡
散層やオフセット領域を有していないので、寄生抵抗を
小さくトランジスタサイズを増大させずにオン電流を増
加でき、セル動作の安定性を向上させることができる。
このオン電流の増加分は、従来例のＮ型低濃度ソース領
域６の幅、濃度によって異なるが、オン電流の１０〜４
０％程度である。また、このソース領域１０ａはコンタ
クト孔の底部Ｃｇ２ａｂ、ゲート電極４（Ｑｄ２）に対
して自己整合的に形成されるため、位置合わせずれ等に
よるセル内駆動用トランジスタ間でのソース領域の拡散
層抵抗のアンバランスを減少させる。これは、ＳＲＡＭ
セル構成するフリップフロップ回路のバランスを保持し
てセル動作の安定性を向上させる。これはセルの微細化
に対して有効である。
ース領域１０ａかＮ型高濃度拡散層からなり、低濃度拡
散層やオフセット領域を有していないので、寄生抵抗を
小さくトランジスタサイズを増大させずにオン電流を増
加でき、セル動作の安定性を向上させることができる。
このオン電流の増加分は、従来例のＮ型低濃度ソース領
域６の幅、濃度によって異なるが、オン電流の１０〜４
０％程度である。また、このソース領域１０ａはコンタ
クト孔の底部Ｃｇ２ａｂ、ゲート電極４（Ｑｄ２）に対
して自己整合的に形成されるため、位置合わせずれ等に
よるセル内駆動用トランジスタ間でのソース領域の拡散
層抵抗のアンバランスを減少させる。これは、ＳＲＡＭ
セル構成するフリップフロップ回路のバランスを保持し
てセル動作の安定性を向上させる。これはセルの微細化
に対して有効である。
【００２２】次に第２の実施例について説明する。
【００２３】図５は第２の実施例を示す断面図である。
【００２４】この実施例の製造方法は、コンタクト孔Ｃ
ｇ２ａを形成するまでは第１の実施例の製造方法と同じ
である。
ｇ２ａを形成するまでは第１の実施例の製造方法と同じ
である。
【００２５】次に、コンタクト孔Ｃｇ２ａ内に露出した
基板面にエネルギー４０〜８０ｋｅＶ、ドーズ１×１０
12〜１×１０13ｃｍ-2でボロンを回転斜め注入法によっ
て注入し、続いてエネルギー３０〜６０ｋｅＶ、ドーズ
１×１０15〜１×１０16ｃｍ-2でリンのイオン注入を行
ない７００℃〜９００℃の熱処理を行なってＮ型高濃度
ソース領域１０ｂおよびＰ型拡散領域２１を形成する。
Ｎ型高濃度ソース領域１０ｂの側面および底面はＰ型拡
散領域２１で囲まれている。
基板面にエネルギー４０〜８０ｋｅＶ、ドーズ１×１０
12〜１×１０13ｃｍ-2でボロンを回転斜め注入法によっ
て注入し、続いてエネルギー３０〜６０ｋｅＶ、ドーズ
１×１０15〜１×１０16ｃｍ-2でリンのイオン注入を行
ない７００℃〜９００℃の熱処理を行なってＮ型高濃度
ソース領域１０ｂおよびＰ型拡散領域２１を形成する。
Ｎ型高濃度ソース領域１０ｂの側面および底面はＰ型拡
散領域２１で囲まれている。
【００２６】本実施例では、ソース領域１０ｂ（Ｎ型高
濃度拡散層）の外側にＰ型拡散領域２１が形成されてい
るのでドレイン領域の空乏層の拡がりがソース領域に達
するのを抑えることができ、駆動用トランジスタの短チ
ャネル化に有利になるといった利点がある。また、前述
の実施例と同様に余計なフォトリソグラフィー工程を必
要とせず、ソース領域の拡散層抵抗及びＰ型拡散領域２
１による上記の効果は駆動用トランジスタ間でばらつき
が少なく均一に実現される。
濃度拡散層）の外側にＰ型拡散領域２１が形成されてい
るのでドレイン領域の空乏層の拡がりがソース領域に達
するのを抑えることができ、駆動用トランジスタの短チ
ャネル化に有利になるといった利点がある。また、前述
の実施例と同様に余計なフォトリソグラフィー工程を必
要とせず、ソース領域の拡散層抵抗及びＰ型拡散領域２
１による上記の効果は駆動用トランジスタ間でばらつき
が少なく均一に実現される。
【００２７】
【発明の効果】以上説明したように本発明は、ＳＲＡＭ
セルを有する半導体記憶装置において駆動用トランジス
タのソース領域と接地配線層とを接続するコンタクト孔
（厳密にはその底部）を駆動用トランジスタのゲート電
極に対して自己整合的に設け、このコンタクト孔を通し
て導入した不純物で形成されたソース領域により駆動用
トランジスタを非対称ソース・ドレイン構造としたた
め、駆動用トランジスタのソース領域の拡散層抵抗を減
少させ、トランジスタサイズを増大させずに駆動用トラ
ンジスタのオン電流を増加でき、セル動作の安定性を向
上させることができる。また、このソース領域はグラン
ドコンタクト孔、ゲート電極に対して自己整合的に形成
されるため、位置合わせずれ等によるセル内駆動用トラ
ンジスタ間でのソース領域の拡散層抵抗アンバランスを
減少させる。これは、ＳＲＡＭセルを構成するフリップ
フロップ回路のバランスを保持してセル動作の安定性を
向上させ、特にセルの微細化に有効であるという効果を
有する。
セルを有する半導体記憶装置において駆動用トランジス
タのソース領域と接地配線層とを接続するコンタクト孔
（厳密にはその底部）を駆動用トランジスタのゲート電
極に対して自己整合的に設け、このコンタクト孔を通し
て導入した不純物で形成されたソース領域により駆動用
トランジスタを非対称ソース・ドレイン構造としたた
め、駆動用トランジスタのソース領域の拡散層抵抗を減
少させ、トランジスタサイズを増大させずに駆動用トラ
ンジスタのオン電流を増加でき、セル動作の安定性を向
上させることができる。また、このソース領域はグラン
ドコンタクト孔、ゲート電極に対して自己整合的に形成
されるため、位置合わせずれ等によるセル内駆動用トラ
ンジスタ間でのソース領域の拡散層抵抗アンバランスを
減少させる。これは、ＳＲＡＭセルを構成するフリップ
フロップ回路のバランスを保持してセル動作の安定性を
向上させ、特にセルの微細化に有効であるという効果を
有する。
【図１】本発明の第１の実施例を示す断面図である。
【図２】第１の実施例の説明のための平面図である。
【図３】第１の実施例の説明のための平面図である。
【図４】第１の実施例の製造方法の説明のため（ａ）〜
（ｃ）に分図して示す工程順断面図である。
（ｃ）に分図して示す工程順断面図である。
【図５】第２の実施例を示す断面図である。
【図６】ＳＲＡＭセルの回路図である。
【図７】従来例を示す断面図である。
【図８】従来例の製造方法の説明のため（ａ）〜（ｃ）
に分図して示す工程順断面図である。
に分図して示す工程順断面図である。
１ Ｐ型シリコン基板 ２ フィールド酸化膜 ３ ゲート酸化膜 ４ 多結晶シリコン膜 ４（Ｑｄ１），４（Ｑｄ２） ゲート電極 ４（ＷＬ１），４（ＷＬ２） ワード線 ５ 酸化シリンコン膜 ６ Ｎ型低濃度拡散層 ６ｓ Ｎ型低濃度ソース領域 ６ｄ Ｎ型低濃度ドレイン領域 ７ 絶縁性スペーサ ８，８−１，８ｄ−２ Ｎ型高濃度拡散層 ８ｄ−１ Ｎ型高濃度ドレイン領域 ９，９ａ 層間絶縁膜 １０，１０ａ Ｎ型高濃度ソース領域 １１ 高融点金属シリサイド膜 １１（Ｖｓｓ） 接地配線層 １２ 層間絶縁膜 １３−１，１３−２ ＴＦＴのゲート電極 １４ ＴＦＴゲート酸化膜 １５ 多結晶シリコン膜 １５−１，１５−２ ＴＦＴのチャネル層 １５（Ｖｃｃ） 電源配線 １６ ＢＰＳＧ膜 １７ アルミニウム膜 １７（ＤＬ１），１７（ＤＬ２） データ線
Claims (2)
- 【請求項１】 駆動用トランジスタおよび負荷素子から
なる２つのインバータを有し、一方の前記インバータの
入力端および出力端を他方のインバータの出力端および
入力端に接続したフリップフロップ回路をメモリセルに
含む半導体記憶装置において、前記駆動用トランジスタ
が、第１導電型半導体基板の表面にゲート絶縁膜を介し
て選択的に形成されたゲート電極と、前記ゲート電極の
側面に設けられた絶縁性スペーサと、前記絶縁性スペー
サが設けられたゲート電極を被覆する層間絶縁膜と、前
記ゲート電極および絶縁性スペーサにそれぞれ自己整合
し前記半導体基板の表面部に設けられた第２導電型低濃
度ドレイン領域および第２導電型高濃度ドレイン領域
と、前記層間絶縁膜のうち前記絶縁性スペーサの側面に
被着する部分を境として前記ドレイン領域と前記ゲート
電極を間において対向する前記半導体基板領域に達する
コンタクト孔と、前記コンタクト孔の底部に自己整合し
前記半導体基板方面に設けられた第２導電型ソース領域
と、前記コンタクト孔を介して前記第２導電型ソース領
域に接続する接地配線層とを有していること特徴とする
半導体記憶装置。 - 【請求項２】 負荷素子が第１導電型のＭＯＳ型ＴＦＴ
である請求項１記載の半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5317005A JP2658844B2 (ja) | 1993-12-16 | 1993-12-16 | 半導体記憶装置 |
| US08/357,338 US5504705A (en) | 1993-12-16 | 1994-12-16 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5317005A JP2658844B2 (ja) | 1993-12-16 | 1993-12-16 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07169858A true JPH07169858A (ja) | 1995-07-04 |
| JP2658844B2 JP2658844B2 (ja) | 1997-09-30 |
Family
ID=18083354
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5317005A Expired - Fee Related JP2658844B2 (ja) | 1993-12-16 | 1993-12-16 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5504705A (ja) |
| JP (1) | JP2658844B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6359319B1 (en) | 1997-04-25 | 2002-03-19 | Nec Corporation | Static random access memory cell having pocket regions adjacent to sources of drive transistors |
| US6531747B1 (en) | 1999-10-25 | 2003-03-11 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device |
| EP1962341A2 (en) | 2007-02-22 | 2008-08-27 | Fujitsu Limited | SRAM device integrated with a resistor and fabrication process thereof |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3436462B2 (ja) * | 1996-11-01 | 2003-08-11 | 三菱電機株式会社 | 半導体装置 |
| JPH10242299A (ja) * | 1997-02-27 | 1998-09-11 | Nec Corp | 半導体記憶装置及びその製造方法 |
| US7436696B2 (en) * | 2006-04-28 | 2008-10-14 | Taiwan Semiconductor Manufacturing Company, Ltd. | Read-preferred SRAM cell design |
| US9059032B2 (en) * | 2011-04-29 | 2015-06-16 | Texas Instruments Incorporated | SRAM cell parameter optimization |
| US9761302B1 (en) * | 2016-04-06 | 2017-09-12 | United Microelectronics Corp. | Static random access memory cell and manufacturing method thereof |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06216345A (ja) * | 1993-01-14 | 1994-08-05 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4864374A (en) * | 1987-11-30 | 1989-09-05 | Texas Instruments Incorporated | Two-transistor dram cell with high alpha particle immunity |
-
1993
- 1993-12-16 JP JP5317005A patent/JP2658844B2/ja not_active Expired - Fee Related
-
1994
- 1994-12-16 US US08/357,338 patent/US5504705A/en not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06216345A (ja) * | 1993-01-14 | 1994-08-05 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US6359319B1 (en) | 1997-04-25 | 2002-03-19 | Nec Corporation | Static random access memory cell having pocket regions adjacent to sources of drive transistors |
| US6531747B1 (en) | 1999-10-25 | 2003-03-11 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device |
| KR100377082B1 (ko) * | 1999-10-25 | 2003-03-26 | 미쓰비시덴키 가부시키가이샤 | 반도체 장치 |
| EP1962341A2 (en) | 2007-02-22 | 2008-08-27 | Fujitsu Limited | SRAM device integrated with a resistor and fabrication process thereof |
| US8378426B2 (en) | 2007-02-22 | 2013-02-19 | Fujitsu Semiconductor Limited | Semiconductor memory device and fabrication process thereof |
| US8652896B2 (en) | 2007-02-22 | 2014-02-18 | Fujitsu Semiconductor Limited | Semiconductor memory device and fabrication process thereof |
| US8723270B2 (en) | 2007-02-22 | 2014-05-13 | Fujitsu Semiconductor Limited | Semiconductor memory device and fabrication process thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| US5504705A (en) | 1996-04-02 |
| JP2658844B2 (ja) | 1997-09-30 |
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