KR100694477B1 - 에스램셀 및 그의 제조 방법 - Google Patents

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KR100694477B1
KR100694477B1 KR1020050134143A KR20050134143A KR100694477B1 KR 100694477 B1 KR100694477 B1 KR 100694477B1 KR 1020050134143 A KR1020050134143 A KR 1020050134143A KR 20050134143 A KR20050134143 A KR 20050134143A KR 100694477 B1 KR100694477 B1 KR 100694477B1
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drain
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gate
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salicide
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KR1020050134143A
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김윤장
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매그나칩 반도체 유한회사
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
    • H01L21/823418—
    • H01L21/823468—

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Abstract

본 발명은 이웃한 트랜지스터의 게이트라인간 스페이스가 좁아짐에 따라 발생하는 오픈전류 증가를 방지할 수 있는 에스램셀 및 그의 제조 방법을 제공하기 위한 것으로, 본 발명의 에스램셀은 반도체기판, 상기 반도체 기판 상에 좁은 스페이스를 갖고 이웃하며 게이트산화막과 게이트전극의 순서로 적층된 게이트라인, 상기 게이트라인 사이의 반도체기판 내에 형성된 저농도 소스/드레인, 상기 게이트라인의 측벽에 형성된 게이트스페이서, 상기 저농도 소스/드레인 상부의 상기 게이트라인 사이에 채워진 살리사이드방지막, 상기 게이트라인의 일측의 반도체기판 내에 형성된 저농도 및 고농도의 이중 농도 분포를 갖는 소스/드레인, 및 상기 이중 농도 분포를 갖는 소스/드레인과 상기 게이트전극의 표면에 형성된 살리사이드를 포함하고, 상술한 바와 같은 본 발명은 이웃하는 게이트라인 사이의 소스/드레인의 불순물 농도를 저농도(N-)로 하고, 더불어 나머지 소스/드레인 상부에서는 살리사이드를 형성하지 않으므로로써 소자 동작시 저항값을 높여 대기상태의 전류를 줄일 수 있는 효과가 있다.
에스램셀, 대기상태, 살리사이드, 저농도, 저항값

Description

에스램셀 및 그의 제조 방법{SRAM CELL AND METHOD FOR MANUFACTURING THE SAME}
도 1a는 종래기술에 따른 에스램(SRAM) 셀의 회로 구성도,
도 1b는 종래기술에 따른 에스램셀의 레이아웃 공정도,
도 2는 도 1b의 Ⅰ-Ⅰ'선에 따른 단면도,
도 3은 본 발명의 실시예에 따른 에스램셀의 구조를 도시한 도면,
도 4a 내지 도 4f는 본 발명의 실시예에 따른 에스램셀의 제조 방법을 도시한 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
31 : 반도체기판 32 : 필드산화막
33 : 게이트산화막 34 : 게이트전극
35 : 저농도 N- 소스/드레인 36 : 게이트스페이서
37 : 살리사이드방지막 38 : 고농도 N+ 소스/드레인
39 : 살리사이드 40 : 층간절연막
41 : 활성영역콘택 42 : 출력노드국부배선
본 발명은 반도체 소자 제조 방법에 관한 것으로, 특히 에스램셀(SRAM Cell)의 제조 방법에 관한 것이다.
일반적으로 에스램(Static Rndom Access Memory)은 리프레시(refresh) 동작이 필요없고, 동작 타이밍 조정이 용이하다는 편리함 때문에 마이크로컴퓨터와 엑세스 시간 및 싸이클 시간을 같게 할수 있고 바이폴라 램과 같이 고속 동작을 실현할 수 있도록 되어 있다.
또 대형 계산기의 버퍼 메모리, 슈퍼 컴퓨터의 메인 메모리, 제어 메모리 등에 광범위하게 사용되고 있다.
이와 같은 에스램(SRAM)은 플립 플롭 형태를 기본으로 하고 있으며, 그 부하 소자에 따라 E/D형 SRAM, CMOS형 SRAM, 고저항 부하형SRAM으로 구분된다. 이중 CMOS형 SRAM은 부하소자로 PMOS를 사용하고 있으며 소비 전력이 가장 적고 동작 타이밍 설정 측면에서 유리하다.
그러므로 최근에는 SRAM 셀의 특성을 개선하기 위하여 주로 full CMOS 타입의 SRAM 셀을 채택하고 있다.
이하, 첨부된 도면을 참고하여 종래 기술의 에스램에 관하여 설명 하면 다음과 같다.
도 1a는 종래기술에 따른 에스램(SRAM) 셀의 회로 구성도이다.
도 1a를 참조하면, SRAM 셀은 두 개의 엑세스 트랜지스터(TA1, TA2)와 CMOS 인버터 쌍(TL1와 TD1으로 된 인버터와 TL2와 TD2로 된 인버터)으로 이루어진다.
도 1a에 있어서, 제1엑세스트랜지스터(TA1) 및 제2엑세스트랜지스터(TA2)의 게이트들은 워드 라인(WL)과 접속하고, 그 소스들은 각각 비트라인(BL) 및 부비트라인(/BL)과 접속한다.
그리고, CMOS 인버터쌍 중에서 제1CMOS 인버터는 제1부하트랜지스터(TL1)와 제1드라이브트랜지스터(TD1)로 구성되는데, 입력단은 제2CMOS인버터의 출력단 및 제2엑세스트랜지스터(TA2)의 드레인과 접속하고 있으며, 출력단은 제1엑세스 트랜지스터(TA1)의 드레인 및 제2CMOS인버터의 입력단과 접속하고 있다. 제2CMOS 인버터는 제2부하트랜지스터(TL2)와 제2드라이브 트랜지스터(TD2)로 구성되는데, 입력단은 제1CMOS 인버터의 출력단 및 제1엑세스 트랜지스터(TA1)의 드레인과 접속하고 있으며, 출력단은 제2엑세스 트랜지스터(TA2)의 드레인 및 제1 CMOS 인버터의 입력단과 접속하고 있다. 또한, 제1 및 제2부하트랜지스터(TD1 및 TD2)의 드레인은 제1전원(Vcc)과 접속하고, 제1 및 제2드라이브트랜지스터(TD1 및 TD2)의 소스는 제2 전원(Vss)과 접속한다.
도 1b은 종래기술에 따른 에스램셀의 레이아웃 공정도이다.
도 1b에 도시된 바와 같이, 제1,2부하트랜지스터가 형성될 제1활성영역(11)과 제1,2드라이브트랜지스터와 제1,2엑세스트랜지스터가 형성될 제2활성영역(12)을 형성한다.
이어서, 제1활성영역(11)과 제2활성영역(12)의 제1,2드라이브트랜지스터가 형성될 영역의 상부를 동시에 가로지르는 제1,2게이트라인(13a, 13b)과 제2활성영역(12) 중에서 제1,2엑세스트랜지스터가 형성될 영역의 상부만을 가로지르는 워드라인(14)을 형성한다. 여기서, 워드라인(14)은 제1,2엑세스트랜지스터의 게이트라인을 겸하여, 워드라인(14)에 신호가 인가되는 경우 제1,2엑세스트랜지스터가 동시에 구동한다.
이어서, 각 활성영역에 소정의 활성영역콘택들(15a, 15b, 15c, 15d, 15e, 15f, 15g, 15h)을 형성하고, 제1,2게이트라인(13a, 13b)에 제1,2게이트라인콘택(16a, 16b)을 형성한다.
이어서, 제1게이트라인(13a), 제2부하트랜지스터의 일측 및 제2드라이브트랜지스터의 일측을 동시에 연결하는 제1출력노드국부배선(17a), 제2게이트라인(13b),제1부하트랜지스터의 일측 및 제1드라이브트랜지스터의 일측을 동시에 연결하는 제2출력노드국부배선(17b)을 형성하고, 이후 활성영역콘택(15f)을 통해 제1,2드라이브트랜지스터의 공통 소스에 연결되는 VSS 라인(17c)을 형성하고, 또한 활성영역콘택(15a)을 통해 제1,2부하트랜지스터의 공통 드레인에 연결되는 VCC 라인(17d)을 형성한다.
도시하지 않았지만, 비트라인, 부비트라인을 형성한다.
도 2는 도 1b의 Ⅰ-Ⅰ'선에 따른 단면도이다.
도 2를 참조하면, 반도체기판(10)의 소정영역에 제2활성영역(12)이 형성되고, 제2활성영역(12)을 이웃한 활성영역과 분리시키는 필드산화막(10b)이 형성되며, 반도체기판(10)의 소정 표면 상에 게이트산화막(18)과 게이트전극(13a)의 순서 로 적층된 제1게이트라인(13a)과 제2게이트라인(13b)이 형성된다. 여기서, 제1게이트라인(13a)과 제2게이트라인(13b)의 게이트전극(13c) 상부에는 살리사이드(Salicide, 20)가 형성된다.
그리고, 각 게이트라인의 양측벽에는 이중 게이트스페이서(21a, 21b)가 형성되고, 게이트라인 외측의 반도체기판(10) 내에 LDD(Lightly Doped Drain) 구조의 N+소스/드레인(22)이 형성되어 있다. 여기서, N+ 소스/드레인(21)의 표면에 살리사이드(20)가 형성되어 있다.
그리고, 반도체기판(10)의 전면에 층간절연막(23)이 형성되고, 층간절연막(23)을 관통하여 고농도의 N+ 소스/드레인(22)에 연결되는 활성영역콘택(15d, 15e)이 형성되고, 활성영역콘택(15d, 15e)에 연결되는 제1출력노드국부배선(17a)과 제2출력노드국부배선(17b)이 형성되어 있다.
그러나, 최근에 반도체 제품의 성능이 크게 개선되면서, 에스램의 밀도는 지속적으로 증가하게 되고, 제품 개발시 요구되는 칩사이즈의 제한으로, 셀사이즈 감소는 필연적으로 뒤따르게 된다.
에스램의 셀사이즈 감소는 제1게이트라인(13a)과 제2게이트라인(13b)간 스페이스 감소('S1')를 초래하고, 결국 트랜지스터의 오프전류(Off current) 증가에 의해서 소자의 특성 열화를 초래하게 된다. 즉, 이웃한 트랜지스터의 게이트라인이 매우 좁은 스페이스를 갖고 인접함에 따라 대기상태 상태에서도 전류가 흐르는 오프전류가 증가하여 누설전류를 발생시키게 된다.
본 발명은 상기 종래기술의 문제점을 해결하기 위해 제안된 것으로, 이웃한 트랜지스터의 게이트라인간 스페이스가 좁아짐에 따라 발생하는 오프전류 증가를 방지할 수 있는 에스램셀 및 그의 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 에스램셀은 반도체기판, 상기 반도체 기판 상에 좁은 스페이스를 갖고 이웃하며 게이트산화막과 게이트전극의 순서로 적층된 게이트라인, 상기 게이트라인 사이의 반도체기판 내에 형성된 저농도 소스/드레인, 상기 게이트라인의 측벽에 형성된 게이트스페이서, 상기 저농도 소스/드레인 상부의 상기 게이트라인 사이에 채워진 살리사이드방지막, 상기 게이트라인의 일측의 반도체기판 내에 형성된 저농도 및 고농도의 이중 농도 분포를 갖는 소스/드레인, 및 상기 이중 농도 분포를 갖는 소스/드레인과 상기 게이트전극의 표면에 형성된 살리사이드를 포함하는 것을 특징으로 한다.
그리고, 본 발명의 에스램셀의 제조 방법은 반도체기판 상부에 좁은 스페이스를 갖고 이웃하는 게이트라인을 형성하는 단계, 상기 게이트라인 양측의 반도체기판 내에 저농도 소스/드레인을 형성하는 단계, 상기 게이트라인의 양측벽에 접하는 게이트스페이서를 형성하는 단계, 상기 게이트스페이서 상에 상기 게이트라인 사이의 좁은 스페이스를 채우는 살리사이드방지막을 형성하는 단계, 상기 좁은 스페이스를 갖는 게이트라인 사이에는 상기 저농도 소스/드레인을 남기고 상기 게이 트라인 사이의 좁은 스페이스를 제외한 나머지 반도체기판 내에 고농도 소스/드레인을 형성하여 저농도 및 고농도의 농도분포를 갖는 소스/드레인을 형성하는 단계, 및 상기 게이트라인과 고농도 소스/드레인의 표면 상에 살리사이드를 형성하는 단계를 포함하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
후술하는 실시예에서는 이웃하는 트랜지스터의 게이트라인간 스페이스가 좁아짐에 따라 발생하는 오프전류 증가를 억제하고자, 게이트라인 사이의 소스/드레인의 불순물 농도를 저농도(N-)로 하여 종래의 저농도(LDD) 및 고농도(N+)가 결합된 소스/드레인보다 저항값을 수배 정도 증가시킨다. 이처럼, 이웃하는 게이트라인 사이의 소스/드레인의 불순물 농도를 저농도로 하면, 소자 동작시 오프전류를 감소시키고, 결국 에스램셀에서 대기상태 전류(Standby current)의 감소를 얻을 수 있다. 그리고, 이웃하는 게이트라인 사이의 소스/드레인을 제외한 나머지 트랜지스터의 소스/드레인은 종래와 동일하게 저농도(LDD) 및 고농도(N+)가 결합된 LDD 구조의 소스/드레인으로 형성한다.
도 3은 본 발명의 실시예에 따른 에스램셀의 구조를 도시한 도면이다.
도 3을 참조하면, 반도체기판(31) 상에 좁은 스페이스를 갖고 이웃하는 게이트라인이 형성되고, 게이트라인 사이의 반도체기판(31) 내에 저농도의 불순물이 이 온주입된 저농도 N- 소스/드레인(35)이 형성된다. 여기서, 게이트라인은 게이트산화막(33)과 게이트전극(34)의 순서로 적층된 것이다.
그리고, 저농도 N- 소스/드레인(35) 상부의 게이트라인 사이에는 게이트스페이서(36)와 살리사이드방지막(37)이 채워져 있다. 여기서, 게이트스페이서(36)는 게이트라인의 측벽에 형성된 것이고, 살리사이드방지막(37)은 저농도 N- 소스/드레인(35) 상부의 게이트라인 사이를 채우는 형태가 된다.
그리고, 게이트라인의 일측에는 게이트스페이서(37)와 살리사이드방지막(37)의 이중 구조로 된 스페이서가 형성되어 있으며, 이중 스페이서 외측의 반도체기판(31) 내에는 저농도 및 고농도의 이중 농도 분포를 갖는 저농도 N- 소스/드레인(35)과 고농도 N+ 소스/드레인(38)이 형성되어 있다.
그리고, 고농도 N+ 소스/드레인(38)의 표면과 게이트전극(34)의 표면에는 살리사이드(39)가 형성되고, 반도체기판(31)의 전면에 층간절연막(40)이 형성되며, 층간절연막(40)을 관통하여 고농도 N+ 소스/드레인(38)에 연결되는 활성영역콘택(41)이 형성된다. 그리고, 활성영역콘택(41)에는 출력노드국부배선(42)이 연결된다.
도 3에 따르면, 본 발명의 에스램셀은 좁은 스페이스를 갖는 이웃하는 게이트라인 사이의 소스/드레인이 저농도의 N형 불순물이 도핑된 저농도 N- 소스/드레 인(35)이 위치하고, 더불어, 저농도 N- 소스/드레인(35)의 표면 상에는 살리사이드(39)가 형성되어 있지 않으므로, 저항값을 높이게 되어 소자 동작시 오프전류를 감소시킨다.
도 4a 내지 도 4f는 본 발명의 실시예에 따른 에스램셀의 제조 방법을 도시한 공정 단면도이다. 본 발명의 에스램셀과 종래기술의 에스램셀의 레이아웃은 동일하므로, 이하, 제조 방법을 설명하기 위한 공정 단면도는 도 1b의 Ⅰ-Ⅰ'선에 따라 진행한 경우라 한다. 그리고, 제1게이트라인과 제2게이트라인을 설명의 편의상 '게이트라인'이라 약칭하고, 제1출력노드국부배선과 제2출력노드국부배선을 설명의 편의상 '출력노드국부배선'이라 약칭하기로 한다.
도 4a에 도시된 바와 같이, 반도체기판(31)에 이웃한 활성영역간의 분리를 위해 필드산화막(32)을 형성한다.
이어서, 반도체기판(31) 상부에 게이트산화막(33)을 형성하고, 게이트산화막(33) 상에 게이트전극(34)을 증착한다. 이후, 게이트패터닝 공정을 진행하여 게이트산화막(33)과 게이트전극(34)의 적층 구조로 된 게이트라인을 형성한다. 여기서, 게이트전극(34)의 물질은 폴리실리콘으로 형성한다. 그리고, 도 1b에서 알 수 있듯이, 게이트라인은 에스램셀을 구성하는 4개의 트랜지스터의 각 두 개의 트랜지스터의 공통 게이트라인으로서, 서로 이웃하여 배치되는 두 개의 게이트라인이다.
이어서, 게이트전극(34)을 이온주입배리어로 이용한 불순물의 이온주입을 진행하여 게이트라인 양측의 반도체기판(31) 내에 소스/드레인(35)을 형성한다. 이 때, 소스/드레인(35) 형성시, 주입되는 불순물은 저농도(N-)의 N형 불순물이며, 바람직하게는 비소(As)이며, 불순물의 농도는 1E18atoms/cm2이다. 참고로, 고농도라 함은 1E20atoms/cm2 이상을 의미한다.
이하, 저농도로 형성된 소스/드레인(35)을 '저농도 N- 소스/드레인(35)'이라고 약칭한다.
도 4b에 도시된 바와 같이, 게이트라인의 양측벽에 접하는 게이트스페이서(36)를 형성한다. 이때, 게이트스페이서(36)는 산화막을 증착한 후 전면식각(에치백)하여 형성한다.
도 4c에 도시된 바와 같이, 게이트스페이서(36)를 포함한 전면에 살리사이드반응방지(Non-salicide)를 위한 산화막을 증착한 후 마스크 및 식각을 통해 게이트스페이서(36)의 외벽에 접하는 살리사이드방지막(37)을 형성한다. 이때, 살리사이드방지막(37)은 이웃하는 게이트라인 사이에서는 스페이스가 매우 좁기 때문에 하부의 저농도 N- 소스/드레인(35) 상부를 완전히 채우는 형태로 형성되며, 각 게이트라인의 일측에서는 스페이서 형태로 형성된다. 바람직하게, 살리사이드방지막(37)은 이웃하는 게이트라인 사이의 좁은 스페이스를 완전히 채우는 두께로 형성한다.
그리고, 게이트라인들의 외측에서는 이웃하는 게이트라인이 존재하지 않으므로, 상대적으로 스페이스가 넓어 살리사이드방지막(37)이 단순히 스페이서 형태로 형성된다. 따라서, 게이트라인들의 외측에서는 게이트스페이서(36)와 살리사이드방 지막(37)의 이중 스페이서 구조가 된다.
도 4d에 도시된 바와 같이, 전면에 고농도의 불순물(N+) 이온주입을 진행하여 게이트라인 외측의 반도체기판(31) 내에 고농도 N+ 소스/드레인(38)을 형성한다. 이때, 고농도 N+ 소스/드레인(38) 형성시, 주입되는 불순물은 고농도(N+)의 N형 불순물이며, 바람직하게는 비소(As)이며, 불순물의 농도는 1E20atoms/cm2 이상으로 한다.
상기한 바와 같은, 고농도 N+ 소스/드레인(38) 형성을 위한 이온주입시, 이웃하는 게이트라인 사이에서는 게이트전극(34)은 물론 게이트스페이서(36)와 실리사이드방지막(37)이 이온주입배리어로 작용하므로, 저농도 N- 소스/드레인(35)의 구조가 되고, 나머지 게이트라인 일측의 반도체기판(31)에서는 저농도 N- 소스/드레인(35)과 고농도 N+ 소스/드레인(38)으로 이루어지는 LDD 구조의 소스/드레인이 된다.
위와 같이, 이웃하는 게이트라인 사이의 좁은 스페이스 아래에는 저농도 N- 소스/드레인(35)의 단일 농도분포의 소스/드레인 구조를 형성하고, 나머지 게이트라인 일측의 반도체기판(31) 즉, 게이트라인 사이의 좁은 스페이스를 제외한 나머지 반도체기판(31) 내에 저농도 N- 소스/드레인(35)과 고농도 N+ 소스/드레인(38)으로 이루어지는 이중 농도 분포의 LDD 구조의 소스/드레인을 형성한다.
따라서, 좁은 스페이스를 갖고 배치되는 이웃한 게이트라인 사이에는 저항값이 매우 높은 저농도의 저농도 N- 소스/드레인(35)만 위치하므로, 소자 동작시 동일한 크기의 셀에 비해서 상대적으로 오프전류가 감소한다. 즉, 저항이 높으면 상대적으로 전류가 감소하는 원리를 이용하는 것이다.
도 4e에 도시된 바와 같이, 살리사이드(Salicide) 공정을 진행하여 게이트전극(34) 및 고농도 N+ 소스/드레인(38)의 표면 상에 살리사이드(39)를 형성한다. 이때, 살리사이드(39)는 게이트전극(34)과 고농도 N+ 소스/드레인(38)이 실리콘 물질이므로 소정 금속층, 예컨대, 티타늄(Ti)을 증착한 후 열처리하여 티타늄과 실리콘물질의 실리사이드 반응을 유도하여 형성한다. 이후, 미반응 티타늄은 습식식각을 통해 제거해준다.
상기 살리사이드(39)는 이웃하는 게이트라인 사이의 저농도 N- 소스/드레인 (35)상에서는 형성되지 않는다. 이는, 살리사이드방지막(37)이 이웃하는 게이트라인 사이에 존재하기 때문이다.
위와 같이, 이웃하는 게이트라인 사이의 저농도 N- 소스/드레인(35) 상에 살리사이드(39)를 형성하지 않으면, 살리사이드(39)가 형성된 지역보다 저항값이 높아진다. 이는 결국, 오프전류를 감소시키게 된다.
도 4f에 도시된 바와 같이, 살리사이드(39)가 형성된 반도체기판(31)의 전면에 층간절연막(40)을 형성한 후, 층간절연막(40)을 선택적으로 콘택식각하여 고농 도 N+ 소스/드레인(38)의 상부를 개방시키는 콘택홀을 형성한다. 이후, 콘택홀에 활성영역콘택(41)을 매립시킨다. 이때, 활성영역콘택(41)은 텅스텐 또는 폴리실리콘을 콘택홀을 채울때까지 증착한 후 에치백 또는 CMP(Chemical Mechanical Polishing) 공정으로 평탄화시켜 형성할 수 있다.
이후, 활성영역콘택(41)에 연결되는 출력노드국부배선(42)을 형성한다.
상술한 실시예에서는, 도 1b의 Ⅰ-Ⅰ'선에 따라 진행한 경우가 되어 저농도 N- 소스/드레인(35)은 두 개의 드라이브트랜지스터 사이의 공통 소스, 즉 VSS 라인이 연결될 부분이나, 본 발명은 두 개의 부하트랜지스터 사이의 공통 드레인, 즉 VCC 라인에 연결될 부분도 저농도 N- 소스/드레인(35)의 구조로 형성한다. 참고로, 출력노드 역할을 하는 소스/드레인은 저농도 및 고농도의 이중 농도분포를 갖는 소스/드레인이 된다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같은 본 발명은 이웃하는 게이트라인 사이의 VSS라인 및 VCC 라 인이 연결될 소스/드레인의 불순물 농도를 저농도(N-)로 하고, 더불어 VSS라인 및 VCC 라인이 연결될 소스/드레인 상부에서는 살리사이드를 형성하지 않으므로로써 소자 동작시 저항값을 높여 오프전류를 감소시켜 고밀도의 에스램셀이 탑재된 반도체제품의 대기상태의 전류를 줄일 수 있는 효과가 있다.

Claims (8)

  1. 반도체기판;
    상기 반도체 기판 상에 좁은 스페이스를 갖고 이웃하며 게이트산화막과 게이트전극의 순서로 적층된 게이트라인;
    상기 게이트라인 사이의 반도체기판 내에 형성된 저농도 소스/드레인;
    상기 게이트라인의 측벽에 형성된 게이트스페이서;
    상기 저농도 소스/드레인 상부의 상기 게이트라인 사이에 채워진 살리사이드방지막;
    상기 게이트라인의 일측의 반도체기판 내에 형성된 저농도 및 고농도의 이중 농도 분포를 갖는 소스/드레인; 및
    상기 이중 농도 분포를 갖는 소스/드레인과 상기 게이트전극의 표면에 형성된 살리사이드
    를 포함하는 에스램셀.
  2. 제1항에 있어서,
    상기 저농도 소스/드레인은 N형 불순물이 저농도로 도핑되어 있고, 상기 고농도의 소스/드레인은 상기 저농도 소스/드레인보다 높은 농도로 N형 불순물이 도핑되어 있는 것을 특징으로 하는 에스램셀.
  3. 제1항에 있어서,
    상기 살리사이드방지막은, 산화막인 것을 특징으로 하는 에스램셀.
  4. 제1항에 있어서,
    상기 저농도 소스/드레인은 VCC 라인 또는 VSS 라인이 연결되고, 상기 저농도 및 고농도의 이중 농도 분포를 갖는 소스/드레인은 출력노드국부배선이 연결되는 것을 특징으로 하는 에스램셀.
  5. 반도체기판 상부에 좁은 스페이스를 갖고 이웃하는 게이트라인을 형성하는 단계;
    상기 게이트라인 양측의 반도체기판 내에 저농도 소스/드레인을 형성하는 단계;
    상기 게이트라인의 양측벽에 접하는 게이트스페이서를 형성하는 단계;
    상기 게이트스페이서 상에 상기 게이트라인 사이의 좁은 스페이스를 채우는 살리사이드방지막을 형성하는 단계;
    상기 좁은 스페이스를 갖는 게이트라인 사이에는 상기 저농도 소스/드레인을 남기고 상기 게이트라인 사이의 좁은 스페이스를 제외한 나머지 반도체기판 내에 고농도 소스/드레인을 형성하여 저농도 및 고농도의 농도분포를 갖는 소스/드레인을 형성하는 단계; 및
    상기 게이트라인과 고농도 소스/드레인의 표면 상에 살리사이드를 형성하는 단계
    를 포함하는 에스램셀의 제조 방법.
  6. 제5항에 있어서,
    상기 살리사이드방지막을 형성하는 단계는,
    상기 게이트스페이서를 포함한 전면에 살리사이드방지막용 물질을 형성하는 단계; 및
    마스크 및 식각을 통해 상기 좁은 스페이스를 갖는 게이트라인 사이를 채우는 형태로 상기 살리사이드방지막을 잔류시키는 단계
    를 포함하는 것을 특징으로 하는 에스램셀의 제조 방법.
  7. 제6항에 있어서,
    상기 살리사이드방지막은 산화막으로 형성하는 것을 특징으로 하는 에스램셀의 제조 방법.
  8. 제5항에 있어서,
    상기 저농도 소스/드레인에는 VCC 라인 또는 VSS 라인을 연결하고, 상기 저농도 및 고농도의 이중 농도 분포를 갖는 소스/드레인에는 출력노드국부배선을 연결하는 것을 특징으로 하는 에스램셀의 제조 방법.
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